JP6280369B2 - フラッシュメモリ、フラッシュメモリ装置及びその動作方法 - Google Patents

フラッシュメモリ、フラッシュメモリ装置及びその動作方法 Download PDF

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Description

本発明は、フラッシュメモリ、フラッシュメモリ装置及びその動作方法に係り、特に、正確に動作しつつも動作速度を向上させるフラッシュメモリ、フラッシュメモリ装置及びその動作方法に関する。
フラッシュメモリの集積度の増加のために研究がされている（たとえば、特許文献１参照）。しかし、フラッシュメモリの集積度などの増加によって動作エラーまたは動作速度が増加する問題が発生する。
特開２００１−３５８２３７号公報
本発明が解決しようとする課題は、正確に動作しつつも動作速度を向上させるフラッシュメモリ、フラッシュメモリ装置及びその動作方法を提供することである。
本発明の一実施形態によるフラッシュメモリの動作方法は、隣接して位置する第１対のしきい電圧散布を区別する第１基準読出し電圧及び前記第１基準読出し電圧と第１電圧差を持つ第１検索読出し電圧によって定義される第１基準しきい電圧領域と、前記第１基準読出し電圧及び前記第１基準読出し電圧と第２電圧差を持つ第２検索読出し電圧によって定義される第２基準しきい電圧領域とに含まれるしきい電圧を持つメモリセルの数を、それぞれカウントする段階と、前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数差に基づいて、第１最適読出し電圧を設定する段階と、を含む。
一実施形態によるフラッシュメモリ、フラッシュメモリ装置及びその動作方法によれば、最適の読出しレベルを短時間に検出できる長所がある。
一実施形態によるフラッシュメモリの動作方法を示すフローチャートである。 図１の第１基準しきい電圧領域及び第２基準しきい電圧領域を説明するための図面である。 図１の第１基準読出し電圧を示す図面である。 図１の第１電圧及び第２電圧の多様な例を示す図面である。 図１の一対の第１検索読出し電圧の例を示す図面である。 図１の第１最適読出し電圧を説明するための図面である。 図１の第１調節パラメータを説明するための図面である。 図１の第１調節パラメータを説明するための図面である。 他の実施形態によるフラッシュメモリの動作方法を説明するための図面である。 図９の各調節パラメータの関係を示す図面である。 さらに他の実施形態によるフラッシュメモリの動作方法を説明するための図面である。 図１１の隣接するしきい電圧散布の例を示す図面である。 さらに他の実施形態によるフラッシュメモリの動作方法を説明するための図面である。 一実施形態によるフラッシュメモリシステムを示す図面である。 図１４でカウンタ及び制御ロジッグが備えられる例を示す図面である。 図１４でカウンタ及び制御ロジッグが備えられる例を示す図面である。 図１４のメモリコントローラの例を示す図面である。 図１４のメモリシステムがＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）に適用された例を示す図面である。 図１８のＳＳＤを備えるサーバシステム及びネットワークシステムを示す図面である。 図１４のメモリシステムが備えられるコンピュータ装置を示す図面である。 図１４のフラッシュメモリの一例を示す図面である。
以下、添付した図面を参照して本発明の実施形態について詳細に説明する。本発明の実施形態は当業者に本発明をさらに完全に説明するために提供されるものである。本発明は多様な変更を加えられ、かつ多様な形態を持つことができるので、特定の実施形態を図面に例示して詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むと理解されねばならない。各図面を説明するに際して、類似した参照符号は類似した構成要素に付ける。添付した図面において、構造物の寸法は、本発明の明確性のために実際より拡大または縮小して示す。
本出願で使った用語は、単に特定の実施形態を説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明らかに異なって意味しない限り、複数の表現を含む。本出願で、“含む”または“持つ”などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在するということを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加の可能性を予め排除しないと理解されねばならない。
取り立てて定義されない限り、技術的または科学的な用語を含め、ここで使われるあらゆる用語は、当業者によって一般的に理解されることと同じ意味を持つ。一般的に使われる、辞書に定義されているような用語は、関連技術の文脈上持つ意味と一致する意味を持つと解釈されねばならず、本出願で明らかに定義しない限り、理想的または過度に形式的な意味と解釈してはならない。
図１は、一実施形態によるフラッシュメモリの動作方法を示すフローチャートである。
図１を参照すれば、一実施形態によるフラッシュメモリの動作方法は、第１基準読出し電圧、及び第１基準読出し電圧とそれぞれ第１電圧及び第２電圧差を持つ一対の第１検索読出し電圧によって定義される、第１基準しきい電圧領域及び第２基準しきい電圧領域に含まれるメモリセルの数をそれぞれカウントする段階（Ｓ１２０）、及び第１基準しきい電圧領域及び第２基準しきい電圧領域に含まれるメモリセルの数差に第１調節パラメータを演算した結果値を第１基準読出し電圧に反映して、第１基準しきい電圧領域及び第２基準しきい電圧領域を含む、隣接して位置するしきい電圧散布についての第１最適読出し電圧に設定する段階（Ｓ１４０）を含む。
一実施形態によるフラッシュメモリにプログラム動作を行えば、各メモリセルは、特定の状態情報を持つ。状態情報は、任意のビットまたはデータを示し、各状態情報に対応するようにしきい電圧散布が形成される。プログラム後、特定の状態情報を持つメモリセルを識別するために読出し動作が行われる。ところが、フラッシュメモリの環境が変わることでしきい電圧散布の変動が引き起こされ、元々プログラムされた状態情報と異なって読出されるエラーが発生する。例えば、温度の変化及びＰ／Ｅサイクル（Ｐｒｏｇｒａｍ／Ｅｒａｓｅ ｃｙｃｌｅ）の増加によって、読出しエラーが発生する。このような現象は、フラッシュメモリの集積度増加及び各メモリセルにプログラムされる状態情報のサイズ増加などによって激しくなっている。
読出しエラーは、フラッシュメモリ及びこれを備えるメモリシステムの信頼性に重大な影響を及ぼすため、これを訂正するための多様なスキームが開発、適用されている。例えば、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）、読み取り再試行（ｒｅａｄ ｒｅｔｒｙ）及び軟判定（Ｓｏｆｔ Ｄｅｃｉｓｉｏｎ）などがフラッシュメモリに適用される。
図１のフラッシュメモリの動作方法は、エラー発生確率を最小化できる第１最適読出し電圧の電圧レベルを早く予測ないし検出する方法を提示して、上記のようなエラー訂正にかかる手間を低減させる。これについて詳細に説明する。
図２は、図１の第１基準しきい電圧領域及び第２基準しきい電圧領域を説明するための図面である。
図１及び図２を参照すれば、一実施形態によるフラッシュメモリで隣接して位置するしきい電圧散布Ｓ１及びＳ２を識別するときにエラー発生確率を低めるためには、しきい電圧散布Ｓ１及びしきい電圧散布Ｓ２が交差する地点の電圧レベルを持つ読出し電圧によって読出し動作が行われねばならない。しきい電圧散布Ｓ１及びしきい電圧散布Ｓ２が交差する地点の電圧レベルを持つ読出し電圧は、最適の読出し電圧であり、一実施形態によるフラッシュメモリの動作方法では、第１最適読出し電圧ＯＲＶ１と称する。
一実施形態によるフラッシュメモリの動作方法では、第１最適読出し電圧ＯＲＶ１を早くかつ正確に検出するために、既知の読出し電圧（第１基準読出し電圧ＲＲＶ１）を基準として形成される第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂに含まれるメモリセルの数差に第１調節パラメータα１を演算（適用）して、第１基準読出し電圧ＲＲＶ１と第１最適読出し電圧ＯＲＶ１とがどれほど差があるかを検出する。例えば、第１基準読出し電圧ＲＲＶ１は、図１のカウントする段階（Ｓ１２０）以前の第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂの初期設定状態を識別するために設定された読出し電圧である。例えば、第１基準読出し電圧ＲＲＶ１は、第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂの初期設定状態を識別するために設定された初期読出し電圧である。
第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂは、第１基準読出し電圧ＲＲＶ１及び一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２によって定義される。第１基準読出し電圧ＲＲＶ１は、図３に示したように、隣接して位置するしきい電圧散布の初期設定状態ｉｎｉ＿Ｓ１及びｉｎｉ＿Ｓ２を識別するための初期読出し電圧（ｉｎｉｔｉａｌ ｒｅａｄ ｖｏｌｔａｇｅ、ＩＲＶ）である。前述したように、フラッシュメモリの環境変化につれて、しきい電圧散布も図３のｉｎｉ＿Ｓ１及びｉｎｉ＿Ｓ２から図２のＳ１及びＳ２に変動しうるが、初期読出し電圧ＩＲＶは、図３の初期設定されたしきい電圧散布ｉｎｉ＿Ｓ１及びｉｎｉ＿Ｓ２を識別するために、しきい電圧散布ｉｎｉ＿Ｓ１及びｉｎｉ＿Ｓ２間の電圧レベルを持つ。
再び図１及び図２を参照すれば、一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２は、第１基準読出し電圧ＲＲＶ１とそれぞれ第１電圧△Ｖ１及び第２電圧△Ｖ２の差を持つ。例えば、第１検索読出し電圧ＳＲＶ１１は、第１基準読出し電圧ＲＲＶ１より第１電圧△Ｖ１程度小さな電圧レベルに設定され、第１検索読出し電圧ＳＲＶ１２は、第１基準読出し電圧ＲＲＶ１より第２電圧△Ｖ２程度大きい電圧レベルに設定され、第１電圧△Ｖ１及び第２電圧△Ｖ２は、図４Ａに示したものと同一である。但し、これに限定されるものではない。図４Ｂに示したように、第１電圧△Ｖ１が第２電圧△Ｖ２より大きいか、または図４Ｃに示したように、第１電圧△Ｖ１が第２電圧△Ｖ２より小さくてもよい。
図２の一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２は、図５に示される軟判定動作時に使われる一対のソフトリード電圧ＳＲＶ１、ＳＲＶ２である。軟判定動作を簡単に説明すれば、先ず、ハードリード電圧ＨＲＶをフラッシュメモリの任意のページについての任意のアドレスに印加して、当該ページの各メモリセルのしきい電圧がハードリード電圧ＨＲＶより大きいか、または小さいかを識別する。ハードリード電圧ＨＲＶより小さなしきい電圧を持つメモリセルは１と識別され、ハードリード電圧ＨＲＶより小さなしきい電圧を持つメモリセルは０と識別される。
ハードリード電圧ＨＲＶは、図２の第１基準読出し電圧ＲＲＶ１と同じ電圧レベルを持つ。但し、図５では、軟判定動作に対する説明の便宜のために、第１しきい電圧散布Ｓ１及び第２しきい電圧散布Ｓ２が交差する地点の電圧レベルを持つと図示する。ハードリード電圧ＨＲＶによって識別されたデータを、ハードデータＨＤＴＡと称する。
次いで、軟判定動作は、一対をなしてそれぞれハードリード電圧ＨＲＶと第１電圧△Ｖ１及び第２電圧△Ｖ２の差を持つ第１ソフトリード電圧ＳＲＶ１及び第２ソフトリード電圧ＳＲＶ２を順次、ハードリード電圧ＨＲＶを印加した同じアドレスに印加してソフトデータＳＤＴＡをセンシングする。前述したように、第１ソフトリード電圧ＳＲＶ１及び第２ソフトリード電圧ＳＲＶ２は、図２の一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２である。
第１ソフトリード電圧ＳＲＶ１より低いしきい電圧を持つメモリセルは、１と識別され、第１ソフトリード電圧ＳＲＶ１より高くて第２ソフトリード電圧ＳＲＶ２より低いしきい電圧を持つメモリセルは、０と識別される。そして、第２ソフトリード電圧ＳＲＶ２より高いしきい電圧を持つメモリセルは、１と識別される。ソフトデータＳＤＴＡは、第１ソフトリード電圧ＳＲＶ１によるメモリセルのオン／オフによるビット値と、第２ソフトリード電圧ＳＲＶ２によるメモリセルのオン／オフによるビット値との反転された値を排他的論理和して形成される。
図５の例で、フラッシュメモリまたはフラッシュメモリを備えるメモリシステムでは、ハードデータＨＤＴＡ及びソフトデータＳＤＴＡに基づいて、区間（１）、（２）、（３）、（４）（図中、丸で囲まれた数字として表示）についてそれぞれ１１、１０、００及び０１の信頼性データを生成する。但し、これに限定されるものではなく、各区間についての信頼性データは他の値を持ってもよい。フラッシュメモリまたはフラッシュメモリを備えるメモリシステムでは、例えば、信頼性データが１１と識別される区間（１）に含まれるしきい電圧を持つメモリセルから読出されたデータ（ビット）を、ストロング１（ｓｔｒｏｎｇ１：該データ（ビット）値が１と識別され、１である確率が高いことを示す）に処理できる。すなわち、信頼性データが１１と識別される区間（１）に含まれるしきい電圧を持つメモリセルから読出されたデータ（ビット）について、ストロング１という加重値が付与される。そして、信頼性データが１０と識別される区間（２）に含まれるしきい電圧を持つメモリセルから読出されたデータ（ビット）を、ウイーク１（ｗｅａｋ１：該データ（ビット）値が１と識別されるが、１である確率が低いことを示す）に処理できる。すなわち、信頼性データが１０と識別される区間（２）に含まれるしきい電圧を持つメモリセルから読出されたデータ（ビット）について、ウイーク１という加重値が付与される。
同様に、信頼性データが００と識別される区間（３）に含まれるしきい電圧を持つメモリセルから読出されたデータ（ビット）について、ウイーク０（該データ（ビット）値が０と識別され、０である確率が高いことを示す）という加重値が付与され、信頼性データが０１と識別される区間（４）に含まれるしきい電圧を持つメモリセルから読出されたデータ（ビット）を、ストロング０（該データ（ビット）値が０と識別されるが、０である確率が低いことを示す）という加重値が付与されて処理される。このように軟判定実行結果で得られる加重値は、エラー訂正の基準になる。
再び図１及び図２を参照すれば、しきい電圧散布Ｓ１及びＳ２についての第１最適読出し電圧ＯＲＶ１を求めるために、先ず、第１基準読出し電圧ＲＲＶ１をフラッシュメモリのメモリセルアレイに印加して、第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルの数をカウントする。第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルは１に読出され、第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルから０が読出される。よって、第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルの数は、第１基準読出し電圧ＲＲＶ１をフラッシュメモリのメモリセルアレイに印加して読出される１の数である。
次いで、第１検索読出し電圧ＳＲＶ１１をフラッシュメモリのメモリセルアレイに印加して、第１検索読出し電圧ＳＲＶ１１より低いしきい電圧を持つメモリセルの数をカウントする。第１検索読出し電圧ＳＲＶ１１より低いしきい電圧を持つメモリセルの数をカウントする方法は、前述した第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルの数をカウントする方法と同一である。第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルの数から、第１検索読出し電圧ＳＲＶ１１より低いしきい電圧を持つメモリセルの数を引けば、第１基準しきい電圧領域Ａに含まれるメモリセルの数がカウントされる。同じ方式で第１検索読出し電圧ＳＲＶ１２より低いしきい電圧を持つメモリセルの数から、第１基準読出し電圧ＲＲＶ１より低いしきい電圧を持つメモリセルの数を引けば、第２基準しきい電圧領域Ｂに含まれるメモリセルの数がカウントされる。
図１の一実施形態によるフラッシュメモリの動作方法によれば、次の数式１のように、前記のようにカウントされた第１基準しきい電圧領域Ａに含まれるメモリセルの数ｎ（Ａ）と第２基準しきい電圧領域Ｂに含まれるメモリセルの数ｎ（Ｂ）の差に第１調節パラメータα１を演算（適用）した結果値△Ｖを求める。
（数式１）
△Ｖ＝ＲＲＶ１ＯＲＶ１＝α１（ｎ（Ｂ）−ｎ（Ａ））
結果値△Ｖは、第１最適読出し電圧ＯＲＶ１と第１基準読出し電圧ＲＲＶ１との差を示す。すなわち、第１最適読出し電圧ＯＲＶ１は、第１基準読出し電圧ＲＲＶ１から結果値△Ｖほど離隔した電圧レベルを持つと検出される。第１調節パラメータα１についての具体的な説明は後述する。
図６は、図１の第１最適読出し電圧を説明するための図面である。
図１、図２及び図６を参照すれば、上記数式１によって求められた結果値△Ｖを第１基準読出し電圧ＲＲＶ１に反映して、第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂを含む、隣接して位置するしきい電圧散布についての第１最適読出し電圧ＯＲＶ１に設定する。例えば、第１調節パラメータα１は正の実数であり、図２の第２基準しきい電圧領域Ｂに含まれるメモリセルの数が、第１基準しきい電圧領域Ａに含まれるメモリセルの数より少ない場合、結果値△Ｖは負の値を持つ。この場合、図６に示したように、第１最適読出し電圧ＯＲＶ１は、第１基準読出し電圧ＲＲＶ１より結果値△Ｖだけ高い電圧レベルを持つ。
このように設定された第１最適読出し電圧ＯＲＶ１によって、図２の第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂは、第３しきい電圧領域Ａ’及び第４しきい電圧領域Ｂ’に変更される。図６の第３しきい電圧領域Ａ’及び第４しきい電圧領域Ｂ’は、第１最適読出し電圧ＯＲＶ１及び一対の調節読出し電圧ＳＲＶ’１１、ＳＲＶ’１２によって定義される。一対の調節読出し電圧ＳＲＶ’１１、ＳＲＶ’１２は、一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２とそれぞれ結果値△Ｖだけ電圧差を持つ。第１最適読出し電圧ＯＲＶ１を基準として分けられる、隣接して位置するしきい電圧散布Ｓ１、Ｓ２についての第３しきい電圧領域Ａ’及び第４しきい電圧領域Ｂ’それぞれに含まれるメモリセルの数は、同一である。
このように、一実施形態によるフラッシュメモリの動作方法で、隣接して位置するしきい電圧散布の識別において、エラー発生を最小化できる最適読出し電圧は、３回の読出し動作で検出される。よって、一実施形態によるフラッシュメモリの動作方法によれば、短時間に最適の読出し電圧を設定でき、フラッシュメモリ及びこれを備えるシステムの動作速度を向上させる。
以下では、一実施形態によるフラッシュメモリの動作方法で、最適の読出し電圧を求めるのに要求される第１調節パラメータの特性について説明する。
図７及び図８はそれぞれ、図１の第１調節パラメータを説明するための図面である。
先に、図７Ａを参照すれば、隣接して位置するしきい電圧散布Ｓ１、Ｓ２は、ガウス分布で形成される。図７Ａは、標準偏差σが０．２５であり、平均値（中心、ｍ１及びｍ２）がそれぞれ−０．７５及び＋０．７５である例を図示する。そして、各平均値（中心、ｍ１及びｍ２）に隣接して位置するしきい電圧散布Ｓ１、Ｓ２が交差する地点（図７Ａの例で、しきい電圧Ｖｔｈ＝０である地点）までの距離は、図７Ａのしきい電圧散布Ｓ１、Ｓ２の標準偏差σの３倍である。また、図７Ａは、図２の第１電圧△Ｖ１及び第２電圧△Ｖ２がいずれも０．３である例を図示する。
メモリセルのしきい電圧とメモリセルの数との関係が、図７Ａのような分布を持つ場合、メモリセルのしきい電圧及び第１基準しきい電圧領域Ａに含まれるメモリセルの数ｎ（Ａ）と、第２基準しきい電圧領域Ｂに含まれるメモリセルの数ｎ（Ｂ）との差（ｎ（Ｂ）−ｎ（Ａ））は、図７ＢのグラフＧ１の通りである。図７ＢのグラフＧ１は、任意の３次方程式などで表現される。第１調節パラメータα１は、図７ＢのグラフＧ１を示す任意の方程式の一次項の係数である。言い換えれば、第１調節パラメータα１は、図７ＢのグラフＧ１の原点での接線勾配である。
第１地点Ｖａ及び第２地点Ｖｂの間で第１調節パラメータα１は、第１基準しきい電圧領域Ａに含まれるメモリセルの数ｎ（Ａ）と、第２基準しきい電圧領域Ｂに含まれるメモリセルの数ｎ（Ｂ）との差（ｎ（Ｂ）−ｎ（Ａ））について定数値を持つ。第１地点Ｖａ及び第２地点Ｖｂはそれぞれ、図７Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２の中心（ｍ１及びｍ２）で、しきい電圧Ｖｔｈが０である方向に標準偏差σほど近くなった地点である。図２の第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂは、図７Ｂの第１地点Ｖａと第２地点Ｖｂとの間に存在するように設定される。図７Ｂは、第１地点Ｖａと第２地点Ｖｂとの間で第１調節パラメータα１は１／９．４である例を図示する。
次いで、図８Ａを参照すれば、図８Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２は、図７Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２と標準偏差σを除いて同じ分布で形成される。図８Ａは、標準偏差σが０．３５である例を図示する。図７Ａと図８Ａとの散布の標準偏差が変わっても、図７Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２の中心（ｍ１及びｍ２）と、図８Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２の中心（ｍ３及びｍ４）とは、ガウス分布の特性上一定に維持される。
メモリセルのしきい電圧とメモリセルの数との関係が図８Ａのような分布を持つ場合、メモリセルのしきい電圧及び第１基準しきい電圧領域Ａに含まれるメモリセルの数ｎ（Ａ）と、第２基準しきい電圧領域Ｂに含まれるメモリセルの数ｎ（Ｂ）との差（ｎ（Ｂ）−ｎ（Ａ））は、図８ＢのグラフＧ２と同一である。図８Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２と、図７Ａの隣接して位置するしきい電圧散布Ｓ１、Ｓ２とが異なる（標準偏差σが異なる）ため、図７ＢのグラフＧ１及び図８ＢのグラフＧ２も異なる。
それにも係わらず、第１地点Ｖａと第２地点Ｖｂとの間で第１調節パラメータα１は、図７ＢのグラフＧ１及び図８ＢのグラフＧ２で類似している。例えば、図７Ｂで第１調節パラメータα１は、１／９．４であり、図８Ｂで第１調節パラメータα１は、１／９．１である。このように、第１調節パラメータα１は、隣接して位置するしきい電圧散布Ｓ１、Ｓ２の標準偏差σにあまり影響されない。
言い換えれば、一実施形態による第１調節パラメータα１は、図２の第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂが含まれる第１地点Ｖａと第２地点Ｖｂとの間の区間で定数値を持ち、標準偏差σに従属していない特性を持つ。よって、一実施形態によるフラッシュメモリの動作方法によれば、多様な形態のしきい電圧散布についても、第１調節パラメータα１を適用して第１最適読出し電圧ＯＲＶ１を設定する。
以上では、隣接する２つのしきい電圧散布に限って記述された。しかし、これに限定されるものではない。他の実施形態によるフラッシュメモリの動作方法によれば、複数のしきい電圧散布についても、前述した最適の読出し電圧を検出するスキームが適用される。これについて説明する。
図９は、他の実施形態によるフラッシュメモリの動作方法を説明するための図面である。
図９を参照すれば、フラッシュメモリについて３つ以上のしきい電圧散布が設定され、それぞれのしきい電圧散布について２ビット以上のデータが設定される。このような構造のフラッシュメモリを、マルチレベルセル（ＭＬＣ）フラッシュメモリと称する。但し、メモリセルに３ビットのデータがプログラムされるフラッシュメモリの場合、ＴＬＣ（Ｔｒｉｐｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）フラッシュメモリと称することもあるが、説明の便宜のために、以下では、メモリセルに２ビット以上のデータがプログラムされるＮＡＮＤフラッシュメモリを、ＭＬＣ ＮＡＮＤフラッシュメモリと通称する。ＭＬＣ ＮＡＮＤフラッシュメモリで、４つ以上のしきい電圧範囲を識別するために、基準読出し電圧が３つ以上の電圧レベルに設定される。
次いで、図９を参照すれば、図９は、４つのしきい電圧散布Ｓ１、Ｓ２、Ｓ３、Ｓ４を図示する。図９の４つのしきい電圧散布Ｓ１、Ｓ２、Ｓ３、Ｓ４は、例えば、２ビットＭＬＣフラッシュメモリの４つのしきい電圧散布であり、３ビットＭＬＣフラッシュメモリの８つのしきい電圧散布のうち一部でありうる。図９で、隣接して位置するしきい電圧散布Ｓ１及びＳ２、Ｓ２及びＳ３、及びＳ３及びＳ４についての基準読出し電圧はそれぞれ、第１基準読出し電圧ＲＲＶ１、第２基準読出し電圧ＲＲＶ２及び第３基準読出し電圧ＲＲＶ３である。第１基準読出し電圧ＲＲＶ１、第２基準読出し電圧ＲＲＶ２及び第３基準読出し電圧ＲＲＶ３はそれぞれ、４個のしきい電圧散布Ｓ１、Ｓ２、Ｓ３、Ｓ４を識別するために設定された初期読出し電圧である。第１基準読出し電圧ＲＲＶ１、第２基準読出し電圧ＲＲＶ２及び第３基準読出し電圧ＲＲＶ３それぞれと、これに対応する検索読出し電圧ＳＲＶ１１、ＳＲＶ１２、ＳＲＶ２１、ＳＲＶ２２、ＳＲＶ３１、ＳＲＶ３２によって、図９で隣接して位置するしきい電圧散布Ｓ１及びＳ２、Ｓ２及びＳ３、及びＳ３及びＳ４に含まれる各領域Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆが定義される。
そして、図９で隣接して位置するしきい電圧散布Ｓ１及びＳ２、Ｓ２及びＳ３、及びＳ３及びＳ４についての最適の読出し電圧はそれぞれ、第１最適読出し電圧ＯＲＶ１、第２最適読出し電圧ＯＲＶ２及び第３最適読出し電圧ＯＲＶ３である。第１最適読出し電圧ＯＲＶ１、第２最適読出し電圧ＯＲＶ２及び第３最適読出し電圧ＯＲＶ３は、前述したように、２つの領域に含まれるメモリセルの数差に対応する調節パラメータを適用し、これを基準読出し電圧に反映することで求められる。
例えば、第１最適読出し電圧ＯＲＶ１は、領域Ａ及びＢに含まれるメモリセルの数差に第１調節パラメータα１を適用して求められ、第２最適読出し電圧ＯＲＶ２は、領域Ｃ及びＤに含まれるメモリセルの数差に第２調節パラメータα２を適用して求められ、第３最適読出し電圧ＯＲＶ３は、領域Ｅ及びＦに含まれるメモリセルの数差に第３調節パラメータα３を適用して求められる。
例えば、図１０Ａに示したように、第１調節パラメータα１、第２調節パラメータα２及び第３調節パラメータα３は同一である。または図１０Ｂに示したように、第１調節パラメータα１、第２調節パラメータα２及び第３調節パラメータα３は相異なる。
各調節パラメータの相違如何は、フラッシュメモリまたはフラッシュメモリを備えるメモリシステムの要求に応じて定められる。例えば、一般的に同じフラッシュメモリでのしきい電圧散布の変動は類似して発生するが、フラッシュメモリまたはフラッシュメモリを備えるメモリシステムの資源が足りない場合、前述した図７及び図８で説明したように、調節パラメータは、しきい電圧Ｖｔｈ及び２つの領域についてのメモリセルの数差（ｎ（Ｂ）−ｎ（Ａ））を示すグラフの原点での接線の勾配であり、ガウス分布の特性上、その接線の勾配が散布の相違に敏感ではないため、図１０Ａのように、第１調節パラメータα１、第２調節パラメータα２及び第３調節パラメータα３を同一にして調節パラメータの設定を簡単に行える。一方、フラッシュメモリまたはフラッシュメモリを備えるメモリシステムの信頼性が重要視される場合、さらに正確な最適の読出し電圧を設定するために、図１０Ｂのように、第１調節パラメータα１、第２調節パラメータα２及び第３調節パラメータα３をそれぞれ、隣接して位置する散布について個別的に設定する。
図１１は、さらに他の実施形態によるフラッシュメモリの動作方法を説明するための図面である。
図１１を参照すれば、さらに他の実施形態によるフラッシュメモリの動作方法は、隣接して位置するしきい電圧散布Ｓ１、Ｓ２が非対称である場合に適用される。隣接して位置するしきい電圧散布Ｓ１、Ｓ２が非対称である場合には、図１１Ａのように散布の幅が異なるか（ｗ１≠ｗ２）、または図１１Ｂのように散布の勾配が異なる（ａ１≠ａ２）場合である。
隣接して位置するしきい電圧散布Ｓ１、Ｓ２が非対称である場合、第１最適読出し電圧ＯＲＶ１の検出に使われる調節パラメータが、基準読出し電圧の電圧レベルによって異なって設定される。例えば、第１基準読出し電圧ＲＲＶ１ａの電圧レベルが隣接して位置するしきい電圧散布Ｓ１、Ｓ２が重なる地点を基準として第１しきい電圧散布Ｓ１側に該当する場合、図２の第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂに含まれるメモリセルの数差（ｎ（Ｂ）−ｎ（Ａ））が負の値を持ち、これに対応する第１調節パラメータα１が設定される。一方、第１基準読出し電圧ＲＲＶ１ｂの電圧レベルが隣接して位置するしきい電圧散布Ｓ１、Ｓ２が重なる地点を基準として第２しきい電圧散布Ｓ２側に該当する場合、図２の第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂに備えられるメモリセルの数差（ｎ（Ｂ）−ｎ（Ａ））が正の値を持ち、これに対応する第２調節パラメータα２が第１調節パラメータα１と異なる値に設定される。
図１２は、図１１の隣接するしきい電圧散布の例を示す図面である。
図１１及び図１２Ａを参照すれば、隣接して位置する第１しきい電圧散布Ｓ１及び第２しきい電圧散布Ｓ２はそれぞれ、散布の幅が相異なる消去状態Ｅ及び第１プログラム状態Ｐ１を示す。
または、図１１及び図１２Ｂを参照すれば、隣接して位置する第１しきい電圧散布Ｓ１及び第２しきい電圧散布Ｓ２はそれぞれ、散布の勾配の相異なる任意のプログラム状態Ｐａ及びＰｂを示す。特に、図１１及び図１２Ｃを参照すれば、隣接して位置する第１しきい電圧散布Ｓ１及び第２しきい電圧散布Ｓ２はそれぞれ、散布の勾配の相異なる任意のプログラム状態のうち最もしきい電圧が高い散布Ｐｌａｓｔと、これに隣接している散布Ｐｌａｓｔ−１を示す。例えば、２ビットＭＬＣフラッシュメモリで、図１２Ｃの散布Ｐｌａｓｔ−１及びＰｌａｓｔはそれぞれ、第２プログラム状態及び第３プログラム状態を示し、３ビットＭＬＣフラッシュメモリで、図１２Ｃの散布Ｐｌａｓｔ−１及びＰｌａｓｔはそれぞれ、第６プログラム状態及び第７プログラム状態を示す。
図１３は、さらに他の実施形態によるフラッシュメモリの動作方法を説明するための図面である。
図２及び図１３を参照すれば、さらに他の実施形態によるフラッシュメモリの動作方法は、第１調節パラメータα１を該メモリセルについての消去回数によって異なって設定する。例えば、第１調節パラメータα１は、第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂが含まれる、隣接して位置するしきい電圧散布に含まれるしきい電圧を持つメモリセルについて、Ｐ／Ｅサイクルに対して異なって設定される。例えば、Ｐ／Ｅサイクルが第１区間Ｐｅｒ１である時に、第１調節パラメータα１はＸに設定され、Ｐ／Ｅサイクルが第２区間Ｐｅｒ２である時に、第１調節パラメータα１はＹに設定される。同様に、Ｐ／Ｅサイクルが第ｍ区間Ｐｅｒｍである時に、第１調節パラメータα１はＺに設定される。Ｘ、Ｙ及びＺは、互いに異なる値である。Ｐ／Ｅサイクルが増加するにつれて、しきい電圧散布の幅または勾配などが変動され、これに適応的な第１調節パラメータα１を個別的に設定することで、フラッシュメモリまたはこれを備えるメモリシステムでの信頼性を向上させる。Ｐ／Ｅサイクルに対応して設定される第１調節パラメータα１は、図１３のようにテーブルに保存される。
図１４は、一実施形態によるフラッシュメモリシステムを示す図面である。
図１４を参照すれば、一実施形態によるメモリシステムＭＳＹＳは、メモリコントローラＭＣｔｒｌ及びフラッシュメモリＭＥＭを備える。一実施形態によるフラッシュメモリＭＥＭは、ＮＡＮＤフラッシュメモリである。フラッシュメモリＭＥＭは、メモリコントローラＭＣｔｒｌから制御信号ＸＣＯＮを受信し、制御信号ＸＣＯＮに対応する動作を行える。フラッシュメモリＭＥＭは、制御信号ＸＣＯＮに対応する動作の実行結果ＸＲＳＴをメモリコントローラＭＣｔｒｌに伝送する。例えば、フラッシュメモリＭＥＭは、制御信号ＸＣＯＮに応答して読出し、プログラム及び消去動作を行うか、または読出しデータ、プログラム完了如何及び消去完了如何などをメモリコントローラＭＣｔｒｌに伝送する。
例えば、フラッシュメモリＭＥＭは、読出し命令ＲＣＭＤを示す制御信号ＸＣＯＮに応答して、前述した第１最適読出し電圧ＯＲＶ１を設定し、これに関する情報及び第１最適読出し電圧ＯＲＶ１による読出し結果（データ、ＲＤＴＡＯＲＶ１）を、メモリコントローラＭＣｔｒｌに実行結果ＸＲＳＴとして伝送する。但し、第１最適読出し電圧ＯＲＶ１に関する情報は、メモリコントローラＭＣｔｒｌに伝送されないこともある。
例えば、フラッシュメモリＭＥＭは、前述した方式で設定された第１最適読出し電圧ＯＲＶ１に関する情報を含む読出し命令ＲＣＭＤを示す制御信号ＲＣＭＤ（ＯＲＶ１）に応答して、第１最適読出し電圧ＯＲＶ１による読出し結果ＲＤＴＡを、メモリコントローラＭＣｔｒｌに実行結果ＸＲＳＴとして伝送する。
図１５及び図１６はそれぞれ、図１４でカウンタ及び制御ロジッグが備えられる例を示す図面である。
図２及び図１５を参照すれば、一実施形態によるメモリシステムＭＳＹＳのメモリコントローラＭＣｔｒｌは、カウンタＣＮＴ及び制御ロジッグＣＬＧを備える。カウンタＣＮＴは、第１基準読出し電圧ＲＲＶ１及び、第１基準読出し電圧ＲＲＶ１とそれぞれ第１電圧及び第２電圧差を持つ一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２によって定義される、第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂに含まれるメモリセルの数をそれぞれカウントする。制御ロジッグＣＬＧは、第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂに含まれるメモリセルの数差に第１調節パラメータα１を適用した結果値を第１基準読出し電圧ＲＲＶ１に反映して、第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂを含む、隣接して位置するしきい電圧散布Ｓ１、Ｓ２についての第１最適読出し電圧ＯＲＶ１に設定する。カウンタＣＮＴ及び制御ロジッグＣＬＧの具体的な動作は、前述した通りである。
図１５の場合、メモリコントローラＭＣｔｒｌから第１最適読出し電圧ＯＲＶ１が設定され、第１最適読出し電圧ＯＲＶ１に関する情報を含む読出し命令ＲＣＭＤを示す制御信号ＲＣＭＤ（ＯＲＶ１）がフラッシュメモリＭＥＭに伝送される。これに応答して、図１５のフラッシュメモリＭＥＭは、第１最適読出し電圧ＯＲＶ１による読出し結果（データ、ＲＤＴＡＯＲＶ１）を、メモリコントローラＭＣｔｒｌに実行結果ＸＲＳＴとして伝送する。
一方、図２及び図１６を参照すれば、一実施形態によるメモリシステムＭＳＹＳのフラッシュメモリＭＥＭのオンチップコントローラＯＣＣは、カウンタＣＮＴ及び制御ロジッグＣＬＧを備える。カウンタＣＮＴ及び制御ロジッグＣＬＧは、図１５のカウンタＣＮＴ及び制御ロジッグＣＬＧと同一である。図１６の場合、フラッシュメモリＭＥＭは、読出し命令ＲＣＭＤを示す制御信号ＸＣＯＮに応答して、前述した第１最適読出し電圧ＯＲＶ１を設定し、これに関する情報及び第１最適読出し電圧ＯＲＶ１による読出し結果（データ、ＲＤＴＡＯＲＶ１）を、メモリコントローラＭＣｔｒｌに実行結果ＸＲＳＴとして伝送する。但し、前述したように、第１最適読出し電圧ＯＲＶ１に関する情報は、メモリコントローラＭＣｔｒｌに伝送されないこともある。
図１６のオンチップコントローラＯＣＣは、読出し命令ＲＣＭＤを示す制御信号ＸＣＯＮに応答して、メモリセルアレイＭＡに第１基準読出し電圧ＲＲＶ１及び一対の第１検索読出し電圧ＳＲＶ１１、ＳＲＶ１２を印加し、それについてのセンシング結果に基づいて、前述した第１基準しきい電圧領域Ａ及び第２基準しきい電圧領域Ｂに含まれるメモリセルの数差をカウントし、これに第１調節パラメータα１を適用した結果値に基づいて第１最適読出し電圧ＯＲＶ１を設定する。
図１７は、図１４のメモリコントローラの例を示す図面である。
図１４を参照すれば、図１４のメモリコントローラＭＣｔｒｌは、ホストインターフェース部ＨＩＦ、メモリインターフェース部ＭＩＦ、ローカルメモリＬＭＥＭ、バッファＢＵＦ及びプロセッサＰＲＯがバスＢＵＳに連結される。
ホストインターフェース部ＨＩＦは、外部のホスト装置ＨＯＳＴとのインターフェースを提供する。例えば、ホストインターフェース部ＨＩＦは、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）またはＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）プロトコルのインターフェースを提供する。但し、これに限定されるものではない。ホストインターフェース部ＨＩＦは、ＳＡＴＡまたはＳＡＳプロトコル以外に、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍａｎ Ｍａｃｈｉｎｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＰＣＩ−Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｅｖｉｃｅ Ｉｎｔｅｒｆａｃｅ）、そしてＩＤＥ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などの多様なインターフェースプロトコルに、ホスト装置ＨＯＳＴとのインターフェースを提供する。
メモリインターフェース部ＭＩＦは、ホスト装置ＨＯＳＴからの要請に応答して、メモリ装置ＭＤＥＶにデータをプログラムまたはリードするために、メモリ装置ＭＤＥＶとのインターフェースを提供する。例えば、ホスト装置ＨＯＳＴから伝送される論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）から、メモリ装置ＭＤＥＶのページについての物理アドレスに変換された結果を、メモリインターフェース部ＭＩＦはメモリ装置ＭＤＥＶに提供する。
バッファＢＵＦは、ホスト装置ＨＯＳＴとメモリ装置ＭＤＥＶとの円滑なデータ伝送のために使われる。例えば、バッファＢＵＦは、ホスト装置ＨＯＳＴの要請に応じてメモリ装置ＭＤＥＶにプログラムされるデータを臨時に保存する。またはバッファＢＵＦは、ホスト装置ＨＯＳＴの要請に応じてメモリ装置ＭＤＥＶからリードされるデータを臨時に保存する。バッファＢＵＦは、ＤＲＡＭまたはＳＲＡＭのような揮発性メモリ、またはＭＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）またはフラッシュメモリのような不揮発性メモリで具現される。
ローカルメモリＬＭＥＭは、メモリコントローラＭＣｔｒｌがホスト装置ＨＯＳＴの要請がメモリ装置ＭＤＥＶで処理されるように制御する際、データ及び制御モジュールまたは制御プログラムをローディングまたは保存する。例えば、ローカルメモリＬＭＥＭには、ファームウエアが保存される。ファームウエアは、そのメモリシステムＭＳＹＳを駆動する命令及びデータを含むソフトウェアが特定保存手段に保存されてハードウェア化されたものであり、メモリシステムＭＳＹＳについてのホスト装置の要請を行うために、ホスト装置の要請についての機械語処理、データ伝送、リスト処理、浮動小数点演算及びチャネル制御など少なくとも一つ以上の処理を行う。ファームウエアは、前述した本発明の実施形態によるノルマルリード命令ＲＣＭＤ＿Ｎ及び軟判定命令ＲＣＭＤ＿Ｓと、それに対応するリード電圧レベルの設定を制御する。
その他に、ローカルメモリＬＭＥＭは、運用体制及びアドレスマッピングに参照されるマッピングテーブルなどが保存されるか、またはローディングされる。ローカルメモリＬＭＥＭは、バッファと同様に、ＤＲＡＭまたはＳＲＡＭのような揮発性メモリ、またはＭＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）またはフラッシュメモリのような不揮発性メモリで具現される。但し、ファームウエアを形成するローカルメモリは、不揮発性メモリで具現される。ローカルメモリＬＭＥＭは、少なくとも一つ以上の同種または異種のメモリで具現される。
プロセッサＰＲＯは、メモリコントローラＭＣｔｒｌの各構成要素の動作を制御し、ローカルメモリＬＭＥＭに保存またはローディングされる制御モジュールまたは制御プログラムを解釈して実行させて、ホスト装置ＨＯＳＴからの要請を処理する。
図１４のメモリシステムＭＳＹＳがソリッドステートドライブ（以下、ＳＳＤ）を含むか、またはＳＳＤに備えられる場合、図１４のメモリコントローラＭＣｔｒｌは、図１８のＳＳＤコントローラＳＣｔｒｌに備えられる。
図１８は、図１４のメモリシステムがＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）に適用された例を示す図面である。
図１８を参照すれば、ＳＳＤ（ＭＳＹＳ）は、ＳＳＤコントローラＳＣｔｒｌ及びメモリ装置ＭＤＥＶを備える。ＳＳＤコントローラＳＣｔｒｌは、ＳＳＤ（ＭＳＹＳ）の第１ポートＰＴ１を通じてホスト装置ＨＯＳＴから受信される信号ＳＩＧに応答してメモリ装置ＭＤＥＶを制御する。ＳＳＤコントローラＳＣｔｒｌは、複数のチャネルＣｈ１〜ＣＨｎを通じてメモリ装置ＭＤＥＶと連結される。メモリ装置ＭＤＥＶは、複数のフラッシュメモリを備える。複数のフラッシュメモリは、前述した本発明の実施形態によるフラッシュメモリＭＥＭである。但し、これに限定されるものではなく、他のフラッシュメモリまたは他の不揮発性メモリを含む。
ＳＳＤ（ＭＳＹＳ）は補助電源装置ＤＳＰをさらに備え、第２ポートＰＴ２を通じてホスト装置ＨＯＳＴから電源ＰＷＲを入力される。但し、これに限定されるものではなく、ＳＳＤ（ＭＳＹＳ）は、ホスト装置ＨＯＳＴ以外の外部装置から電源を供給される。
ＳＳＤ（ＭＳＹＳ）は、第１ポートＰＴ１を通じてホスト装置ＨＯＳＴの要請を処理した結果ＳＩＧを出力する。ＳＳＤ（ＭＳＹＳ）から出力される信号ＳＩＧは、前述したメイン応答ＭＲＳＰである。
図１９は、図１８のＳＳＤを備えるサーバシステム及びネットワークシステムを示す図面である。
図１９を参照すれば、一実施形態によるネットワークシステムＮＳＹＳは、ネットワークを通じて連結されるサーバシステムＳＶＳＹＳ、及び複数の端末ＴＥＭ１〜ＴＥＭｎを備える。一実施形態によるサーバシステムＳＶＳＹＳは、ネットワークに連結される複数の端末ＴＥＭ１〜ＴＥＭｎから受信される要請を処理するサーバＳＥＲＶＥＲ、及び端末ＴＥＭ１〜ＴＥＭｎから受信される要請に対応するデータを保存するＳＳＤを備える。この時、図１９のＳＳＤは、図１８のＳＳＤである。
図２０は、図１４のメモリシステムが備えられるコンピュータ装置を示す図面である。
図２０を参照すれば、一実施形態によるコンピュータシステムＣＳＹＳは、バスＢＵＳに電気的に連結されたプロセッサＣＰＵ、ユーザインターフェースＵＩ及びメモリシステムＭＳＹＳを備える。メモリシステムＭＳＹＳは、図１４のメモリシステムＭＳＹＳである。一実施形態によるコンピュータシステムＣＳＹＳは、パワー供給装置ＰＳをさらに備える。また、一実施形態によるコンピュータシステムＣＳＹＳは、プロセッサＣＰＵとメモリシステムＭＳＹＳとの間のデータ送受信のための揮発性メモリ装置（例えば、ＲＡＭ）をさらに備える。
一実施形態によるコンピュータシステムＣＳＹＳがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー及びベースバンドチップセットのようなモデムがさらに提供される。また、本発明の実施形態によるコンピュータシステムＣＳＹＳには応用チップセット、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供できるということは、当業者に明らかな事項であるところ、さらに詳細な説明は略する。
以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語があったが、これらは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載の本発明の範囲を制限するために使われたものではない。
例えば、以上で説明されたフラッシュメモリは、２次元のＮＡＮＤフラッシュメモリである。または、以上で説明されたフラッシュメモリは、図２１に示したように、３次元に積層された垂直ＮＡＮＤフラッシュメモリである。
図２１を参照すれば、３次元のフラッシュメモリＭＥＭは、基板１１０、複数のメモリセルストリングＳＴ、ワードラインＷＬ＜０＞ないしＷＬ＜３＞、及びビットラインＢＬ＜０＞ないしＢＬ＜３＞を備える。メモリセルストリングＳＴは、基板１１０から突出した方向（例えば、垂直方向Ｚ）に延びる。メモリセルストリングＳＴそれぞれは、Ｚ軸方向にメモリセルＭＣ、ソース選択トランジスタＳＳＴ、及びグラウンド選択トランジスタＧＳＴを備える。ソース選択トランジスタＳＳＴは、列方向Ｙに延びたソース選択ラインＳＳＬ＜０＞ないしＳＳＬ＜３＞と連結されて制御され、グラウンド選択トランジスタＧＳＴは、行方向Ｘ及び列方向Ｙに延びたグラウンド選択ラインＧＳＬと連結されて制御される。ワードラインＷＬ＜０＞ないしＷＬ＜３＞は、基板１１０と垂直な方向Ｚに配列される。ワードラインＷＬ＜０＞ないしＷＬ＜３＞それぞれは、メモリセルストリングＳＴ内のメモリセルＭＣそれぞれが存在する階の一部に位置する。ワードラインＷＬ＜０＞ないしＷＬ＜３＞それぞれは、基板１１０上のＸ軸及びＹ軸のマトリックスに配列されたメモリセルＭＣと結合される。ビットラインＢＬ＜０＞ないしＢＬ＜３＞は、行方向Ｘに配列されたメモリセルストリングと連結される。メモリセルストリングＳＴ内のメモリセルＭＣ、ソース選択トランジスタＳＳＴ、及びグラウンド選択トランジスタＧＳＴは、同じチャネルを共有する。前記チャネルは基板１１０と垂直な方向Ｚに延びるように形成される。例えば、前記チャネルは、ゲート及び絶縁層構造が形成された後でチャネルが形成されるチャネル・ラスト構造（例えば、ＢｉＣＳ（ｂｉｔ−ｃｏｓｔ ｓｃａｌａｂｌｅ）構造）であってもよく、チャネルが先ず形成された後でゲート及び絶縁層構造が形成されるチャネル・ファースト構造（例えば、ＴＣＡＴ（ｔｅｒａｂｉｔ ｃｅｌｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）構造）のチャネルであってもよい。図２１のビットライン及びワードラインなどの数は、例示的なものに過ぎない。
制御部は、ワードラインＷＬ＜０＞ないしＷＬ＜３＞及びビットラインＢＬ＜０＞ないしＢＬ＜３＞に適当な電圧を印加して、メモリセルＭＣについてのプログラム動作及び／または検証動作を行える。制御部は、ソース選択トランジスタＳＳＴと連結されたソース選択ラインＳＳＬ＜０＞ないしＳＳＬ＜３＞及びビットラインＢＬ＜０＞ないしＢＬ＜３＞に設定された電圧を印加して、任意のメモリセルストリングＳＴを選択でき、ワードラインＷＬ＜０＞ないしＷＬ＜３＞に設定された電圧を印加して選択されたメモリセルストリングＳＴのうち任意のメモリセルＭＣを選択することで、選択されたメモリセルＭＣについての読出し、プログラム及び／または検証動作を行える。図２１のフラッシュメモリＭＥＭで前述した最適の読出し電圧を用いることで、最適の読出しレベルを短時間に検出する。
したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。よって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
本発明は、フラッシュメモリ、フラッシュメモリ装置関連の技術分野に好適に用いられる。
Ａ 第１基準しきい電圧領域、
Ｂ 第２基準しきい電圧領域、
Ｓ１、Ｓ２ しきい電圧散布、
ＯＲＶ１ 第１最適読出し電圧、
ＲＲＶ１ 第１基準読出し電圧、
ＳＲＶ１１、ＳＲＶ１２ 第１検索読出し電圧、
ＳＲＶ１、ＳＲＶ２ ソフトリード電圧、
ＨＲＶ ハードリード電圧、
ＳＲＶ’１１、ＳＲＶ’１２ 調節読出し電圧。

Claims (25)

  1. 隣接して位置する第１対のしきい電圧散布を区別する第１基準読出し電圧、及び前記第１基準読出し電圧と第１電圧差を持つ第１検索読出し電圧によって定義される第１基準しきい電圧領域と、前記第１基準読出し電圧及び前記第１基準読出し電圧と第２電圧差を持つ第２検索読出し電圧によって定義される第２基準しきい電圧領域と、に含まれるしきい電圧を持つメモリセルの数を、それぞれカウントする段階と、
    前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数差に基づいて、第１最適読出し電圧を設定する段階と、を含むことを特徴とするフラッシュメモリの動作方法。
  2. 前記第１最適読出し電圧を設定する段階は、第１調節パラメータを前記数差に反映して生成された結果を用いて計算することで行われ、
    前記第１調節パラメータは、前記数差について定数値を持つパラメータであることを特徴とする請求項１に記載のフラッシュメモリの動作方法。
  3. 前記第１最適読出し電圧は、前記第１基準読出し電圧から前記結果値だけ離隔した電圧レベルを持つことを特徴とする請求項１または請求項２に記載のフラッシュメモリの動作方法。
  4. 前記隣接して位置するしきい電圧散布は、ガウス分布で形成され、前記第１調節パラメータは、前記隣接して位置するしきい電圧散布の標準偏差に従属していないことを特徴とする請求項２に記載のフラッシュメモリの動作方法。
  5. 前記第１調節パラメータは、前記数差と、前記第１基準読出し電圧及び前記第１最適読出し電圧間の差の関係を示す方程式の一次項係数であることを特徴とする請求項２に記載のフラッシュメモリの動作方法。
  6. 前記第１調節パラメータは、前記第１対のしきい電圧散布に含まれるしきい電圧を持つメモリセルの消去回数によって異なって設定されることを特徴とする請求項２に記載のフラッシュメモリの動作方法。
  7. 隣接して位置する第２対のしきい電圧散布を区別する第２基準読出し電圧、及び前記第２基準読出し電圧と少なくとも一つ以上の第３電圧差を持つ第３検索読出し電圧によって定義される第３しきい電圧領域、及び前記第２基準読出し電圧と第４電圧差を持つ第４検索読出し電圧によって定義される第４しきい電圧領域に含まれるしきい電圧を持つメモリセルの数をそれぞれカウントする段階と、
    それぞれ少なくとも一つ以上の前記第３しきい電圧領域及び前記第４しきい電圧領域に含まれるしきい電圧を持つメモリセルの数差に第２調節パラメータを演算した結果値に基づいて、第２最適読出し電圧に設定する段階と、を含むことを特徴とする請求項２に記載のフラッシュメモリの動作方法。
  8. 前記第１調節パラメータ及び前記少なくとも一つ以上の第２調節パラメータは、同一であることを特徴とする請求項７に記載のフラッシュメモリの動作方法。
  9. 前記第１調節パラメータ及び前記少なくとも一つ以上の第２調節パラメータは、それぞれ異なることを特徴とする請求項７に記載のフラッシュメモリの動作方法。
  10. 前記第１対のしきい電圧散布は、消去状態及び第１プログラム状態を含むことを特徴とする請求項１〜９のいずれか一項に記載のフラッシュメモリの動作方法。
  11. 前記第１対のしきい電圧散布は、任意の２つのプログラム状態を含むことを特徴とする請求項１〜９のいずれか一項に記載のフラッシュメモリの動作方法。
  12. 前記第１対のしきい電圧散布はそれぞれ、前記フラッシュメモリについて設定されたしきい電圧散布のうち、しきい電圧が最も高いプログラム状態を含むことを特徴とする請求項１〜９のいずれか一項に記載のフラッシュメモリの動作方法。
  13. 前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数をそれぞれカウントする前に、前記第１基準読出し電圧を前記第１対のしきい電圧散布の初期状態に基づいて設定する段階をさらに含むことを特徴とする請求項１〜１２のいずれか一項に記載のフラッシュメモリの動作方法。
  14. 前記第１検索読出し電圧及び前記第２検索読出し電圧は、前記第１対のしきい電圧散布に対する一対のソフトリード電圧であることを特徴とする請求項１〜１３のいずれか一項に記載のフラッシュメモリの動作方法。
  15. 前記第１電圧差及び前記第２電圧差は、同一であることを特徴とする請求項１〜１４のいずれか一項に記載のフラッシュメモリの動作方法。
  16. 前記第１電圧差及び前記第２電圧差は、相異なることを特徴とする請求項１〜１４のいずれか一項に記載のフラッシュメモリの動作方法。
  17. 前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域それぞれに含まれるしきい電圧を持つメモリセルの数は、同一であることを特徴とする請求項１〜１６のいずれか一項に記載のフラッシュメモリの動作方法。
  18. 前記フラッシュメモリは、３次元に積層された垂直型ＮＡＮＤフラッシュメモリであることを特徴とする請求項１〜１７のいずれか一項に記載のフラッシュメモリの動作方法。
  19. 少なくとも一つ以上の基準読出し電圧、及び前記少なくとも一つ以上の基準読出し電圧とそれぞれ第１電圧及び第２電圧差を持つ一対の検索読出し電圧によって定義される、それぞれ少なくとも一つ以上の第１基準しきい電圧領域及び第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数をそれぞれカウントする段階と、
    前記少なくとも一つ以上の第１基準しきい電圧領域及び前記第２基準しきい電圧領域にそれぞれ含まれるしきい電圧を持つメモリセルの数差に調節パラメータを演算した結果値を、前記少なくとも一つ以上の基準読出し電圧にそれぞれ反映し、少なくとも一つ以上の最適読出し電圧に設定する段階と、
    を含むことを特徴とするマルチレベルセルＮＡＮＤフラッシュメモリの動作方法。
  20. 前記調節パラメータは、前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域に含まれるメモリセルの数差について定数値を持ち、前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域を含み、ガウス分布で形成される、隣接して位置するしきい電圧散布の標準偏差に従属していないことを特徴とする請求項１９に記載のマルチレベルセルＮＡＮＤフラッシュメモリの動作方法。
  21. 少なくとも一つ以上の基準読出し電圧、及び前記少なくとも一つ以上の基準読出し電圧とそれぞれ第１電圧及び第２電圧差を持つ一対の検索読出し電圧によって定義される、それぞれ少なくとも一つ以上の第１基準しきい電圧領域及び第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数をそれぞれカウントする段階と、
    前記少なくとも一つ以上の第１基準しきい電圧領域及び前記第２基準しきい電圧領域にそれぞれ含まれるしきい電圧を持つメモリセルの数差に調節パラメータを演算した結果値を、前記少なくとも一つ以上の基準読出し電圧にそれぞれ反映して、少なくとも一つ以上の最適読出し電圧に設定する段階と、
    を含むことを特徴とするマルチレベルセルＮＡＮＤフラッシュメモリシステムの動作方法。
  22. 第１基準読出し電圧、及び前記第１基準読出し電圧とそれぞれ第１電圧及び第２電圧差を持つ一対の第１検索読出し電圧によって定義される、第１基準しきい電圧領域及び第２基準しきい電圧領域に含まれるメモリセルの数をそれぞれカウントするカウンタと、
    前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数差に第１調節パラメータを演算した結果値を前記第１基準読出し電圧に反映して、第１最適読出し電圧に設定する制御ロジックと、
    を備えることを特徴とするフラッシュメモリシステム。
  23. 前記カウンタ及び前記制御ロジックのうち少なくとも一つは、前記フラッシュメモリシステムに備えられるメモリコントローラに備えられることを特徴とする請求項２２に記載のフラッシュメモリシステム。
  24. 前記カウンタ及び前記制御ロジックのうち少なくとも一つは、前記フラッシュメモリシステムに備えられるフラッシュメモリに備えられることを特徴とする請求項２２に記載のフラッシュメモリシステム。
  25. 前記第１調節パラメータは、前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域に含まれるしきい電圧を持つメモリセルの数差について定数値を持ち、前記第１基準しきい電圧領域及び前記第２基準しきい電圧領域を含み、かつガウス分布で形成される第１しきい電圧散布及び第２しきい電圧散布の標準偏差に従属していないことを特徴とする請求項２２〜２４のいずれか一項に記載のフラッシュメモリシステム。
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