JP6262574B2 - プログラマブルロジックデバイス - Google Patents

プログラマブルロジックデバイス Download PDF

Info

Publication number
JP6262574B2
JP6262574B2 JP2014047326A JP2014047326A JP6262574B2 JP 6262574 B2 JP6262574 B2 JP 6262574B2 JP 2014047326 A JP2014047326 A JP 2014047326A JP 2014047326 A JP2014047326 A JP 2014047326A JP 6262574 B2 JP6262574 B2 JP 6262574B2
Authority
JP
Japan
Prior art keywords
wiring
bline
transistor
configuration data
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014047326A
Other languages
English (en)
Other versions
JP2014200082A (ja
Inventor
黒川　義元
義元 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014047326A priority Critical patent/JP6262574B2/ja
Publication of JP2014200082A publication Critical patent/JP2014200082A/ja
Application granted granted Critical
Publication of JP6262574B2 publication Critical patent/JP6262574B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Description

本発明の一態様は、半導体装置及びプログラマブルロジックデバイスに関する。
近年、プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が注目されている。ＰＬＤは、コンフィギュレーションメモリに格納されるコンフィギュレーションデータによりスイッチのオン又はオフを制御し、ロジックエレメント間の結線関係を切り替えることによって、製品出荷後にユーザーによる内部の論理回路の設計変更が可能なデバイスである（特許文献１参照）。
特開２０１２−８７１５号公報
ところで、上記特許文献１では、コンフィギュレーションデータがコンフィギュレーションメモリに正しく書き込まれているか、またプログラマブルロジックデバイスの動作中にコンフィギュレーションデータが正しく保持されているかが不明である。そこで、本発明の一態様は、コンフィギュレーションデータが正しく書き込まれているか、また正しく保持されているかを検証することを課題の一とする。また、本発明の一態様は、信頼性の向上、消費電力の削減、高集積化、素子数の削減、及び／又は誤動作の防止等を課題とする。また、本発明の一態様は、新規の構造の半導体装置の提供を課題とする。
本発明の一態様は、第１の配線に入力されたコンフィギュレーションデータを格納するコンフィギュレーションメモリと、コンフィギュレーションメモリに格納されたコンフィギュレーションデータに応じて第２の配線と第３の配線との導通又は非導通を制御するスイッチと、を有する。そして、第２の配線の電位と第１の配線に入力されたコンフィギュレーションデータとを比較することにより、第１の配線に入力されたコンフィギュレーションデータと実際にコンフィギュレーションメモリに格納されたコンフィギュレーションデータとが一致しているかを検証する。
上記本発明の一態様において、第２の配線の電位と第１の配線に入力されるコンフィギュレーションデータとを比較する間、第３の配線に所定の電位を供給することが好ましい。
上記本発明の一態様において、第２の配線と接続されたロジックエレメントの出力の第２の配線への出力を行わないことが好ましい。
本発明の一態様は、メモリ回路と、スイッチと、第１の回路と、第２の回路と、を有する。メモリ回路は、第１の配線に入力されたコンフィギュレーションデータを格納する機能を有する。スイッチは、メモリ回路に格納されたコンフィギュレーションデータに応じて第２の配線と第３の配線との導通又は非導通を制御する機能を有する。第２の回路は、第１の配線の電位と第２の配線の電位とを比較し、第１の配線の電位と第２の配線の電位との比較結果に基づいた信号を出力する機能、または第２の配線の電位を検出し、第２の配線の電位に応じた信号を出力する機能を有する。
上記本発明の一態様において、メモリ回路はトランジスタを有し、該トランジスタは酸化物半導体を有していてもよい。トランジスタのソース又はドレインの一方は前記第１の配線と電気的に接続され、前記トランジスタのソース又はドレインの他方は前記スイッチの制御端子と電気的に接続される。
上記本発明の一態様において、第３の配線に所定の電位を供給する回路を設けてもよい。
上記本発明の一態様において、第２の配線と電気的に接続されたプルアップ回路を設けてもよい。
本発明の一態様は、コンフィギュレーションデータのコンフィギュレーションメモリへの格納を行うとともに、コンフィギュレーションメモリにコンフィギュレーションメモリが正しく格納されたかを検証することができる。よって、信頼性の向上を図ることができる。
半導体装置の構成を説明する回路図。 半導体装置の構成を説明する回路図。 半導体装置の構成を説明する回路図。 半導体装置の構成を説明する回路図。 半導体装置の動作を説明するタイミングチャート。 ＰＬＤの構成を説明する回路図。 ＰＬＤの構成を説明する回路図。 ＰＬＤの構成を説明する回路図。 ＰＬＤの動作を説明するタイミングチャート。 ＰＬＤの動作を説明するタイミングチャート。 トランジスタ又は容量素子の断面構造を説明する断面図。 トランジスタ又は容量素子の断面構造を説明する断面図。 電子部品を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明のプログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の一例について説明する。本発明の一態様に係る半導体装置は、プログラマブルロジックデバイス（以下、「ＰＬＤ」ともいう）に適用可能である。
図１は半導体装置の回路図を例示する。図１の半導体装置は、セル１００（「コンフィギュレーションメモリ兼配線間スイッチ」又は「スイッチ」ともいう）、ロジックエレメント２００、イネーブルバッファ２１０、リセット回路３００、及び読み出し回路４００を有する。セル１００は、配線ＢＬＩＮＥ、配線ＩＮ、配線ＣＯＮＴＥＸＴ、配線ＷＬＩＮＥ、及び配線ＯＵＴと接続される。配線ＯＵＴはロジックエレメント２００の入力に接続される。ロジックエレメント２００は、イネーブルバッファ２１０を介して配線ＩＮと接続される。イネーブルバッファ２１０は、ロジックエレメント２００、配線ＥＮ、及び配線ＩＮと接続される。リセット回路３００は、配線ＩＮＩＴ、及び配線ＯＵＴと接続される。読み出し回路４００は、配線ＣＯＭＰ、配線ＩＮ、及び配線ＢＬＩＮＥと接続される。また、配線ＢＬＩＮＥにはコンフィギュレーションデータＶＢＬＩＮＥが入力され、配線ＣＯＮＴＥＸＴには信号ＶＣＯＮＴＥＸＴが入力され、配線ＷＬＩＮＥには信号ＶＷＬＩＮＥが入力され、配線ＥＮにはイネーブル信号ＶＥＮが入力され、配線ＩＮＩＴにはリセット信号ＶＩＮＩＴが入力され、配線ＣＯＭＰからは信号ＶＣＯＭＰが出力される。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
セル１００は、配線ＩＮと配線ＯＵＴとの導通又は非導通を制御する機能を有する。具体的には、セル１００は、信号ＶＷＬＩＮＥに応じてコンフィギュレーションデータＶＢＬＩＮＥを格納する機能を有する。そして、セル１００は、格納したコンフィギュレーションデータＶＢＬＩＮＥに応じて配線ＩＮと配線ＯＵＴとの導通又は非導通を制御する機能を有する。また、セル１００は、信号ＶＣＯＮＴＥＸＴに応じて、格納したコンフィギュレーションデータＶＢＬＩＮＥに係わらず配線ＩＮと配線ＯＵＴとを非導通にする機能を有する。
セル１００としては、メモリ回路１１０（「コンフィギュレーションメモリ」ともいう）、トランジスタ１０２、及びトランジスタ１０３を有する構成を適用可能である（図１参照）。メモリ回路１１０は、配線ＢＬＩＮＥ、配線ＷＬＩＮＥ及びトランジスタ１０２のゲートと接続される。トランジスタ１０２は、第１の端子が配線ＩＮと接続され、第２の端子がトランジスタ１０３の第１の端子と接続され、ゲートがメモリ回路１１０と接続される。トランジスタ１０３は、第１の端子がトランジスタ１０２の第２の端子と接続され、第２の端子が配線ＯＵＴと接続され、ゲートが配線ＣＯＮＴＥＸＴと接続される。メモリ回路１１０は、信号ＶＷＬＩＮＥに応じてコンフィギュレーションデータＶＢＬＩＮＥを格納する機能を有する。トランジスタ１０２は、メモリ回路１１０に格納されたコンフィギュレーションデータＶＢＬＩＮＥ応じて配線ＩＮとトランジスタ１０３の第１の端子との導通又は非導通を制御する機能を有する。また、トランジスタ１０３は、信号ＶＣＯＮＴＥＸＴに応じてトランジスタ１０２の第２の端子と配線ＯＵＴとの導通又は非導通を制御する機能を有する。
なお、図１のセル１００において、トランジスタ１０３及び配線ＣＯＮＴＥＸＴを省略してもよい（図２（Ａ）参照）。これにより、セル１００を構成する素子数を減らすことができるため、高集積化を図ることができる。トランジスタ１０３及び配線ＣＯＮＴＥＸＴを省略する場合、トランジスタ１０２の第２の端子が配線ＯＵＴと接続される。そして、トランジスタ１０２は、メモリ回路１１０に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて配線ＩＮと配線ＯＵＴとの導通又は非導通を制御する機能を有する。
なお、図１のセル１００において、トランジスタ１０３を配線ＩＮとトランジスタ１０２の第１の端子との間に設けてもよい（図２（Ｂ）参照）。これにより、配線ＯＵＴに生じる信号ＶＣＯＮＴＥＸＴに起因するノイズを抑制することができる。よって、配線ＯＵＴに接続されたロジックエレメント等の誤動作を防止することができる。トランジスタ１０３を配線ＩＮとトランジスタ１０２の第１の端子との間に設ける場合、トランジスタ１０３の第１の端子が配線ＩＮと接続され、トランジスタ１０３の第２の端子がトランジスタ１０２の第１の端子と接続され、トランジスタ１０２の第２の端子が配線ＯＵＴと接続される。そして、トランジスタ１０３は信号ＶＣＯＮＴＥＸＴに応じて配線ＩＮとトランジスタ１０２の第１の端子との導通又は非導通を制御する機能を有し、トランジスタ１０２はメモリ回路１１０に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じてトランジスタ１０３の第２の端子と配線ＯＵＴとの導通又は非導通を制御する機能を有する。
なお、トランジスタにおいて、第１の端子とはソース又はドレインの一方を意味し、第２の端子とはソース又はドレインの他方を意味する。そして、トランジスタのソースとは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。また、トランジスタのソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。一方、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。
メモリ回路１１０として、トランジスタ１０１及び容量素子１０４を有する構成を適用可能である（図１参照）。このような構成をメモリ回路１１０に適用することにより、素子数を減らすことができるため、高集積化を図ることができる。トランジスタ１０１は、第１の端子が配線ＢＬＩＮＥと接続され、第２の端子がトランジスタ１０２のゲートと接続され、ゲートが配線ＷＬＩＮＥと接続される。容量素子１０４は、第１の電極がトランジスタ１０２のゲートと接続され、第２の電極が所定の電位が供給される配線と接続される。トランジスタ１０１は、信号ＶＷＬＩＮＥに応じて配線ＢＬＩＮＥとトランジスタ１０２のゲートとの導通又は非導通を制御する機能を有する。また、容量素子１０４は、トランジスタ１０２のゲートと第２の電極が接続された配線との電位差を保持する機能を有する。
なお、図１のメモリ回路１１０において、容量素子１０４を省略してもよい。これにより、素子数をさらに減らすことができるため、高集積化を図ることができる。
なお、図１のメモリ回路１１０において、容量素子１０４をインバータ回路１１１及びインバータ回路１１２に置き換えてもよい（図３（Ａ）参照）。これにより、ノイズに強くすることができる。インバータ回路１１１は、入力端子がトランジスタ１０１の第２の端子、トランジスタ１０２のゲート及びインバータ回路１１２の出力端子と接続され、出力端子がインバータ回路１１２の入力端子と接続される。ただし、トランジスタ１０２のゲートをインバータ回路１１１の出力端子及びインバータ回路１１２の入力端子と接続してもよい。また、インバータ回路１１１及びインバータ回路１１２として、それぞれ、インバータ回路としての機能を有する回路、すなわち入力信号を反転して出力する機能を有する回路（例えば、ＮＡＮＤ回路、ＮＯＲ回路、クロックドインバータ回路等）を適用してもよい。
なお、図１、図２（Ａ）及び図２（Ｂ）のメモリ回路１１０において、トランジスタ１０１のオフ電流は著しく小さいことが好ましい。これにより、トランジスタ１０２のゲート又は容量素子１０４に保持されている電荷のトランジスタ１０１を介したリークを防ぐことができる。よって、コンフィギュレーションデータＶＢＬＩＮＥを長時間保持することができる。オフ電流が著しく小さいトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜をチャネル形成領域に用いることで実現できる。このような半導体としては、酸化物半導体、炭化シリコン又は窒化ガリウムなどがある。これらはシリコンの２倍以上の大きなバンドギャップを有する。
なお、図１、図２（Ａ）及び図２（Ｂ）のメモリ回路１１０において、トランジスタ１０１のＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）は、トランジスタ１０２及び／又はトランジスタ１０３のＷ／Ｌよりも大きいことが好ましい。これにより、トランジスタ１０１として移動度が低いトランジスタを適用した場合でも、コンフィギュレーションデータＶＢＬＩＮＥの格納を素早く行うことができる。
ロジックエレメント２００は、フリップフロップ及び／又はルックアップテーブル等によって構成される。ロジックエレメント２００の出力を、セル１００を介して、他のロジックエレメントに入力し、ロジックエレメント２００は、配線ＣＫから入力されるクロック信号ＶＣＫの立ち上がりエッジに同期してデータを取り込むフリップフロップ、所謂エッジセンシティブラッチを有する構成を適用可能である（図３（Ｂ）参照）。
イネーブルバッファ２１０は、イネーブル信号ＶＥＮに応じてロジックエレメント２００の出力信号（該出力信号に基づいた信号も含む）の配線ＩＮへの出力の有無を制御する機能を有する。そして、イネーブルバッファ２１０は、ロジックエレメント２００の出力信号を配線ＩＮに出力しない場合には、出力をハイインピーダンスにする機能を有する。イネーブルバッファ２１０として、出力をハイインピーダンスとすることができる機能を有する回路（例えばアナログスイッチ等のスイッチ、スリーステートバッファ若しくはクロックドインバータ等、又はこれらのいずれか一を有する回路）を適用可能である。
なお、ロジックエレメント２００が出力をハイインピーダンスにする機能を有していてもよい。この場合、イネーブルバッファ２１０を省略してもよい。
リセット回路３００は、配線ＯＵＴの電位を初期化する機能を有する。具体的には、リセット回路３００は、リセット信号ＶＩＮＩＴに応じて電位ＶＲＥＳＴの配線ＯＵＴへの供給の有無を制御する機能を有する。電位ＶＲＥＳＴは、配線ＯＵＴの電位をロウレベルにする電位又は配線ＯＵＴの電位をハイレベルにする電位の一方であることが好ましい。
リセット回路３００として、トランジスタ３０１を有する構成を適用可能である（図１参照）。トランジスタ３０１は、第１の端子が配線ＯＵＴと接続され、第２の端子が配線と接続され、ゲートが配線ＩＮＩＴと接続される。トランジスタ３０１は、リセット信号ＶＩＮＩＴに応じて配線ＯＵＴと第２の端子が接続された配線との導通又は非導通を制御する機能を有する。また、トランジスタ３０１の第２の端子が接続される配線には、電位ＶＲＥＳＴが供給される。
なお、配線ＩＮＩＴにイネーブル信号ＶＥＮ又はそれに応じた信号を入力することにより、リセット回路３００をイネーブル信号ＶＥＮ又はそれに応じた信号により制御してもよい。これにより、信号の種類を減らすことができる。
なお、容量素子１０４の第２の電極をトランジスタ３０１の第２の端子と接続してもよい。これにより、配線の数を少なくすることができる。
なお、トランジスタ３０１には、配線ＯＵＴ又は配線ＩＮの電位をロウレベルとする程度の電流供給能力があればよい。そのため、トランジスタ３０１のＷ／Ｌは、トランジスタ１０１、トランジスタ１０２及び／又はトランジスタ１０３のＷ／Ｌよりも小さいことが好ましい。これにより、高集積化を図ることができる。
読み出し回路４００は、配線ＩＮの電位を検出し、その検出結果に基づいた信号ＶＣＯＭＰを配線ＣＯＭＰに出力する機能を有する。例えば、読み出し回路４００は、配線ＩＮの電位と配線ＢＬＩＮＥの電位との比較し、その比較結果に基づいた信号ＶＣＯＭＰを配線ＣＯＭＰに出力する機能を有する。或いは、読み出し回路４００は、配線ＩＮの電位がハイレベルかロウレベルかを判断し、その判断結果に基づいた信号ＶＣＯＭＰを配線ＣＯＭＰに出力する機能を有する。この場合、読み出し回路４００は、配線ＢＬＩＮＥと接続されていなくてもよい。
読み出し回路４００としては、排他的論理和回路４０１を有する構成を適用可能である（図４（Ａ）参照）。排他的論理和回路４０１は、第１の入力端子が配線ＩＮと接続され、第２の入力端子が配線ＢＬＩＮＥと接続され、出力端子が配線ＣＯＭＰと接続される。そして、排他的論理和回路４０１は、配線ＩＮの電位とコンフィギュレーションデータＶＢＬＩＮＥとのハイレベル又はロウレベルが異なる場合にはハイレベルの信号ＶＣＯＭＰを配線ＣＯＭＰに出力し、配線ＩＮの電位とコンフィギュレーションデータＶＢＬＩＮＥとのハイレベル又はロウレベルが一致する場合にはロウレベルの信号ＶＣＯＭＰを配線ＣＯＭＰに出力する。ただし、読み出し回路４００としては、排他的論理和回路４０１に限定されず、センスアンプなどの公知の読み出し回路を適用してもよい。
ここで、図１の半導体装置に配線ＩＮと接続された回路５００を設けてもよい（図４（Ｂ）参照）。回路５００としては、配線ＩＮをハイレベルにプルアップする機能を有する回路、配線ＩＮをロウレベルにプルダウンする機能を有する回路、又は所定の電位を配線ＩＮに供給する機能を有する回路等を適用可能である。また、回路５００が配線ＩＮに供給する電位は、電位ＶＲＥＳＴと異なる電位であることが好ましい。例えば、回路５００が配線ＩＮに供給する電位は、電位ＶＲＥＳＴが配線ＯＵＴの電位をロウレベルにする電位である場合には配線ＩＮの電位をハイレベルにする電位であることが好ましく、電位ＶＲＥＳＴが配線ＯＵＴの電位をハイレベルにする電位である場合には配線ＩＮの電位をロウレベルにする電位であることが好ましい。
また、図１の半導体装置に配線ＯＵＴと接続されたラッチ回路６００を設けてもよい（図４（Ｃ）参照）。ラッチ回路６００は、配線ＯＵＴの電位をラッチして保持する機能を有する。図１の半導体装置がラッチ回路６００を有することにより、配線ＩＮと配線ＯＵＴとが非導通であっても、配線ＯＵＴの電位を一定の値に保つことができる。よって、ノイズに強くすることができる。
ラッチ回路６００としては、トランジスタ６０１及びインバータ回路６０２を有する構成を適用可能である（図４（Ｃ）参照）。トランジスタ６０１は、第１の端子が配線ＯＵＴと接続され、第２の端子が所定の電位が供給された配線と接続される。インバータ回路６０２は、入力端子が配線ＯＵＴと接続され、出力端子がトランジスタ６０１のゲートと接続される。トランジスタ６０１は、インバータ回路６０２の出力信号に応じて、配線ＯＵＴと第２の端子が接続された配線との導通又は非導通を制御する機能を有する。インバータ回路６０２は、配線ＯＵＴの電位が反転した信号をトランジスタ６０１のゲートに出力する機能を有する。例えば、トランジスタ６０１がＰチャネル型であり、且つトランジスタ６０１の第２の端子が接続された配線に配線ＯＵＴの電位をハイレベルにする電位が供給されているとする。この場合、配線ＯＵＴの電位がハイレベルになると、インバータ回路６０２がロウレベルの信号をトランジスタ６０１のゲートに出力する。よって、トランジスタ６０１がオンになるため、配線ＯＵＴの電位がハイレベルになる電位が配線ＯＵＴにトランジスタ６０１を介して供給される。
次に、図１の半導体装置の動作の一例について説明する。
なお、便宜上、セル１００又はメモリ回路１１０において、信号ＶＷＬＩＮＥがハイレベルである場合にコンフィギュレーションデータＶＢＬＩＮＥが格納され、信号ＶＷＬＩＮＥがロウレベルである場合にはコンフィギュレーションデータＶＢＬＩＮＥの格納は行われないものとする。具体的には、トランジスタ１０１は、信号ＶＷＬＩＮＥがハイレベルである場合にオンになり、信号ＶＷＬＩＮＥがロウレベルである場合にオフになるものとする。また、セル１００において、信号ＶＣＯＮＴＥＸＴがハイレベルであって且つセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルである場合に配線ＩＮと配線ＯＵＴとが導通し、信号ＶＣＯＮＴＥＸＴがハイレベルであって且つセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルである場合に配線ＩＮと配線ＯＵＴとが非導通になり、信号ＶＣＯＮＴＥＸＴがロウレベルである場合にはセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥに係わらず配線ＩＮと配線ＯＵＴとが非導通になるものとする。具体的には、トランジスタ１０２は、メモリ回路１１０に格納されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルである場合にオンになり、メモリ回路１１０に格納されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルである場合にオフになるものとする。また、トランジスタ１０３は、信号ＶＣＯＮＴＥＸＴがハイレベルの場合にオンになり、信号ＶＣＯＮＴＥＸＴがロウレベルの場合にオフになるものとする。また、イネーブルバッファ２１０において、イネーブル信号ＶＥＮがハイレベルである場合にロジックエレメント２００の出力信号がイネーブルバッファ２１０を介して配線ＩＮに出力され、イネーブル信号ＶＥＮがロウレベルである場合にロジックエレメント２００の出力信号の配線ＩＮへの出力は行われず、イネーブルバッファ２１０の出力がハイインピーダンスになるものとする。また、リセット回路３００において、リセット信号ＶＩＮＩＴがハイレベルである場合に電位ＶＲＥＳＥＴが配線ＯＵＴに供給され、リセット信号ＶＩＮＩＴがロウレベルである場合に電位ＶＲＥＳＥＴの配線ＯＵＴへの供給は行われないものとする。また、電位ＶＲＥＳＥＴは配線ＯＵＴの電位をロウレベルにする電位であるものとする。また、配線ＩＮはハイレベルにプルアップされているものとする。
図５は、図１の半導体装置に適用可能なタイミングチャートを例示する。図５のタイミングチャートにおいて、時刻ｔ１乃至ｔ２は、コンフィギュレーションデータＶＢＬＩＮＥをセル１００に格納するとともに、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に正しく格納されたか否かを判断する期間である。また、時刻ｔ３以降は、時刻ｔ１乃至ｔ２においてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて配線ＩＮと配線ＯＵＴとの接続関係を設定する期間である。なお、図５のタイミングチャートには、時刻ｔ１乃至ｔ２においてハイレベルのコンフィギュレーションデータＶＢＬＩＮＥがセル１００に格納された場合を例示する。
まず、時刻ｔ１乃至ｔ２において、リセット信号ＶＩＮＩＴがハイレベルになることにより、電位ＶＲＥＳＥＴがリセット回路３００によって配線ＯＵＴに供給される。また、イネーブル信号ＶＥＮがロウレベルになることにより、イネーブルバッファ２１０の出力がハイインピーダンスになる。そして、時刻ｔ１乃至ｔ２のうち時刻ｔａ乃至ｔｂにおいて、信号ＶＷＬＩＮＥがハイレベルになることにより、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に格納される。具体的には、トランジスタ１０１がオンになり、コンフィギュレーションデータＶＢＬＩＮＥがトランジスタ１０２のゲート及び容量素子１０４の第１の電極に入力される。また、信号ＶＣＯＮＴＥＸＴがハイレベルになっている。よって、セル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて、配線ＩＮと配線ＯＵＴとの導通又は非導通が制御される。具体的には、トランジスタ１０３がオンになるため、トランジスタ１０２のオン又はオフによって配線ＩＮと配線ＯＵＴとの導通又は非導通が制御される。セル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルであれば、配線ＩＮと配線ＯＵＴとが導通する。具体的には、トランジスタ１０２及びトランジスタ１０３の双方がオンになり、配線ＩＮと配線ＯＵＴとが導通する。この場合、配線ＯＵＴに供給された電位ＶＲＥＳＥＴがセル１００を介して配線ＩＮに供給されるため、配線ＩＮの電位がロウレベルになる。一方、セル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルであれば、配線ＩＮと配線ＯＵＴとが非導通になる。具体的には、トランジスタ１０３がオンになるもののトランジスタ１０２がオフになるため、配線ＩＮと配線ＯＵＴとが非導通になる。この場合、電位ＶＲＥＳＥＴの配線ＩＮへの供給は行われないため、配線ＩＮが浮遊状態になる。よって、配線ＩＮがハイレベルにプルアップされていれば、配線ＩＮの電位がハイレベルになる。
配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥ、及びセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がハイレベルであれば、配線ＩＮの電位がロウレベルになるため、読み出し回路４００によって配線ＣＯＭＰに出力される信号ＶＣＯＭＰがハイレベルになる。一方、配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥ、及びセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がロウレベルであれば、配線ＩＮの電位がハイレベルになるため、読み出し回路４００によって配線ＣＯＭＰに出力される信号ＶＣＯＭＰがハイレベルになる。
ここで、信号ＶＣＯＭＰがハイレベルになることは、配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥと実際にセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥとが一致していることを示す。つまり、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に正しく格納されたことを示す。反対に、信号ＶＣＯＭＰがロウレベルになることは、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に正しく格納されていないことを示す。例えば、配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルであるにも係わらず配線ＩＮと配線ＯＵＴとが非導通になったとする。この場合、電位ＶＲＥＳＥＴの配線ＩＮへの供給は行われないため、配線ＩＮの電位がハイレベルになる。よって、信号ＶＣＯＭＰがロウレベルになる。また、配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルであるにも係わらず配線ＩＮと配線ＯＵＴとが導通したとする。この場合、電位ＶＲＥＳＥＴがセル１００を介して配線ＩＮに供給されるため、配線ＩＮの電位がロウレベルになる。よって、信号ＶＣＯＭＰがロウレベルになる。
なお、時刻ｔ１乃至ｔ２において、クロック信号ＶＣＫの配線ＣＫへの供給を止めることが好ましい。これにより、消費電力の削減を図ることができる。
次に、時刻ｔ３以降では、リセット信号ＶＩＮＩＴがロウレベルになるため、電位ＶＲＥＳＥＴの配線ＯＵＴへの供給は行われない。また、イネーブル信号ＶＥＮがハイレベルになることにより、ロジックエレメント２００の出力信号がイネーブルバッファ２１０によって配線ＩＮに出力される。また、信号ＶＷＬＩＮＥがロウレベルになるため、コンフィギュレーションデータＶＢＬＩＮＥのセル１００への格納は行われない。ただし、セル１００には、時刻ｔ１乃至ｔ２において格納されたコンフィギュレーションデータＶＢＬＩＮＥが保持されている。具体的には、トランジスタ１０１がオフになることにより、トランジスタ１０２のゲート及び容量素子１０４の第１の電極が浮遊状態になる。ただし、トランジスタ１０２のゲート容量及び容量素子１０４には時刻ｔ１乃至ｔ２において入力されたコンフィギュレーションデータＶＢＬＩＮＥに応じた電荷が保存されているため、トランジスタ１０２のゲート及び容量素子１０４の第１の電極の電位は時刻ｔ１乃至ｔ２において入力されたコンフィギュレーションデータＶＢＬＩＮＥに応じた電位となっている。また、信号ＶＣＯＮＴＥＸＴがハイレベルになっている。よって、時刻ｔ１乃至ｔ２においてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて、配線ＩＮと配線ＯＵＴとの導通又は非導通が制御される。具体的には、トランジスタ１０３がオンになるため、トランジスタ１０２のオン又はオフによって配線ＩＮと配線ＯＵＴとの導通又は非導通が制御される。時刻ｔ１乃至ｔ２においてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルであれば、配線ＩＮと配線ＯＵＴとが導通する。具体的には、トランジスタ１０２及びトランジスタ１０３の双方がオンになり、配線ＩＮと配線ＯＵＴとが導通する。この場合、配線ＩＮに出力されたロジックエレメント２００の出力信号はセル１００を介して配線ＯＵＴに出力される。一方、時刻ｔ１乃至ｔ２においてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルであれば、配線ＩＮと配線ＯＵＴとが非導通になる。具体的には、トランジスタ１０３がオンになるもののトランジスタ１０２がオフになるため、配線ＩＮと配線ＯＵＴとが非導通になる。この場合、配線ＩＮに出力されたロジックエレメント２００の出力信号の配線ＯＵＴへの出力は行われない。
以上のとおり、セル１００に格納したコンフィギュレーションデータＶＢＬＩＮＥにしたがって、配線ＩＮと配線ＯＵＴとの導通又は非導通を制御することができる。つまり、ロジックエレメント２００の出力信号の配線ＯＵＴへの出力の有無を制御することができる。そして、コンフィギュレーションデータＶＢＬＩＮＥのセル１００への格納時にコンフィギュレーションデータＶＢＬＩＮＥがセル１００に正しく格納されたか否かを容易に確認することができる。よって、信頼性の向上を図ることができる。
なお、半導体装置の動作中において、新たなコンフィギュレーションデータＶＢＬＩＮＥをセル１００に格納し、配線ＩＮと配線ＯＵＴとの導通又は非導通を変更してもよい。以下に、時刻ｔ３以降の期間のうち時刻ｔｃ乃至ｔｄにおいて、新たなコンフィギュレーションデータＶＢＬＩＮＥをセル１００に格納する場合の半導体装置の動作について説明する。時刻ｔｃ乃至ｔｄは、クロック信号ＶＣＫの連続する２つの立ち上がりエッジの間の期間である。なお、図５のタイミングチャートは、時刻ｔｃ乃至ｔｄにおいてロウレベルのコンフィギュレーションデータＶＢＬＩＮＥをセル１００に格納する場合を例示する。
時刻ｔｃ乃至ｔｄにおいて、リセット信号ＶＩＮＩＴがハイレベルになることにより、電位ＶＲＥＳＥＴがリセット回路３００によって配線ＯＵＴに供給される。また、イネーブル信号ＶＥＮがロウレベルになることにより、イネーブルバッファ２１０の出力がハイインピーダンスになる。また、信号ＶＷＬＩＮＥがハイレベルになることにより、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に格納される。また、信号ＶＣＯＮＴＥＸＴがハイレベルになっている。よって、セル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて、配線ＩＮと配線ＯＵＴとの導通又は非導通が制御される。セル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルであれば、配線ＩＮと配線ＯＵＴとが導通する。この場合、配線ＯＵＴに供給された電位ＶＲＥＳＥＴがセル１００を介して配線ＩＮに供給されるため、配線ＩＮの電位がロウレベルになる。一方、セル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルであれば、配線ＩＮと配線ＯＵＴとが非導通になる。この場合、電位ＶＲＥＳＥＴの配線ＩＮへの供給は行われないため、配線ＩＮが浮遊状態になる。よって、配線ＩＮがハイレベルにプルアップされていれば、配線ＩＮの電位がハイレベルになる。
配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥ、及びセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がハイレベルであれば、配線ＩＮの電位がロウレベルになるため、読み出し回路４００によって配線ＣＯＭＰに出力される信号ＶＣＯＭＰがハイレベルになる。一方、配線ＢＬＩＮＥに入力されたコンフィギュレーションデータＶＢＬＩＮＥ、及びセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がロウレベルであれば、配線ＩＮの電位がハイレベルになるため、読み出し回路４００によって配線ＣＯＭＰに出力される信号ＶＣＯＭＰがハイレベルになる。
次に、時刻ｔｄ以降では、リセット信号ＶＩＮＩＴがロウレベルになるため、電位ＶＲＥＳＥＴの配線ＯＵＴへの供給は行われない。また、イネーブル信号ＶＥＮがハイレベルになることにより、ロジックエレメント２００の出力信号がイネーブルバッファ２１０によって配線ＩＮに出力される。また、信号ＶＷＬＩＮＥがロウレベルになるため、コンフィギュレーションデータＶＢＬＩＮＥのセル１００への格納は行われない。ただし、セル１００には、時刻ｔｃ乃至ｔｄにおいて格納されたコンフィギュレーションデータＶＢＬＩＮＥが保持されている。また、信号ＶＣＯＮＴＥＸＴがハイレベルになっている。よって、時刻ｔｃ乃至ｔｄにおいてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて、配線ＩＮと配線ＯＵＴとの導通又は非導通が制御される。時刻ｔｃ乃至ｔｄにおいてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがハイレベルであれば、配線ＩＮと配線ＯＵＴとが導通する。この場合、配線ＩＮに出力されたロジックエレメント２００の出力信号はセル１００を介して配線ＯＵＴに出力される。一方、時刻ｔｃ乃至ｔｄにおいてセル１００に格納されたコンフィギュレーションデータＶＢＬＩＮＥがロウレベルであれば、配線ＩＮと配線ＯＵＴとが非導通になる。この場合、配線ＩＮに出力されたロジックエレメント２００の出力信号の配線ＯＵＴへの出力は行われない。
以上のとおり、半導体装置の動作時においてもコンフィギュレーションデータＶＢＬＩＮＥをセル１００に新たに格納することができるとともに、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に正しく格納されたか否かを容易に確認することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１の半導体装置を適用したＰＬＤの一例を示す。
図６は本発明の一態様に係るＰＬＤの回路図を例示し、図７はセル部１０の回路図を例示する。図６のＰＬＤは、セル部１０、ロジックエレメント部２０、読み出し部４０、書き込みドライバ６０、駆動回路７０、駆動回路８０及びリセット回路３００を有する。セル部１０は、ｎ（ｎは２以上の自然数）本の配線ＩＮ（以下、「配線ＩＮ［１］乃至配線ＩＮ［ｎ］」とも示す）、ｎ本の配線ＢＬＩＮＥ（以下、「配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｎ］」とも示す）、ｍ（ｍは２以上の自然数）本の配線ＣＯＮＴＥＸＴ（以下、「配線ＣＯＮＴＥＸＴ［１］乃至配線ＣＯＮＴＥＸＴ［ｍ］」とも示す）、ｍ本の配線ＷＬＩＮＥ（以下、「配線ＷＬＩＮＥ［１］乃至配線ＷＬＩＮＥ［ｍ］」とも示す）、配線ＯＵＴと接続される。ロジックエレメント部２０は、配線ＩＮ［１］乃至配線ＩＮ［ｎ］及び配線ＥＮと接続される。読み出し部４０は、配線ＩＮ［１］乃至配線ＩＮ［ｎ］、配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｍ］、及びｎ本の配線ＣＯＭＰ（以下、「配線ＣＯＭＰ［１］乃至配線ＣＯＭＰ［ｎ］」ともいう）と接続される。書き込みドライバ６０は、配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｎ］と接続される。駆動回路７０は、配線ＣＯＮＴＥＸＴ［１］乃至配線ＣＯＮＴＥＸＴ［ｍ］と接続される。駆動回路８０は、配線ＷＬＩＮＥ［１］乃至配線ＷＬＩＮＥ［ｍ］と接続される。リセット回路３００は、配線ＯＵＴ及び配線ＩＮＩＴと接続される。また、配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｎ］には書き込みドライバ６０からコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］がそれぞれ入力される。配線ＣＯＮＴＥＸＴ［１］乃至配線ＣＯＮＴＥＸＴ［ｍ］には駆動回路７０から信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］がそれぞれ入力される。配線ＷＬＩＮＥ［１］乃至配線ＷＬＩＮＥ［ｍ］には駆動回路８０から信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］がそれぞれ入力される。配線ＣＯＭＰ［１］乃至配線ＣＯＭＰ［ｎ］には読み出し部４０から信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］がそれぞれ出力される。
セル部１０は、配線ＩＮ［１］乃至配線ＩＮ［ｎ］のそれぞれと配線ＯＵＴとの導通又は非導通を制御する機能を有する。具体的には、セル部１０は、ｍ行ｎ列のセル１００（以下、「セル１００［１、１］乃至セル１００［ｍ、ｎ］」とも示す）を有する（図７参照）。セル１００［１、１］乃至セル１００［ｍ、ｎ］のそれぞれは、実施の形態１のセル１００に対応し同様の機能を有する。ｉ（ｉは１乃至ｍのいずれか一）行ｊ（ｊは１乃至ｎのいずれか一）列目を例に説明する。セル１００［ｉ、ｊ］は、配線ＩＮ［ｊ］、配線ＢＬＩＮＥ［ｊ］、配線ＣＯＮＴＥＸＴ［ｉ］、配線ＷＬＩＮＥ［ｉ］及び配線ＯＵＴと接続される。そして、セル１００［ｉ、ｊ］は、配線ＩＮ［ｊ］と配線ＯＵＴとの導通又は非導通を制御する機能を有する。
なお、セル１００としてトランジスタ１０３を有していない構成を適用する場合（例えば図２（Ａ）参照）、セル１００［１、１］乃至セル１００［ｍ、ｎ］において１行分のみ設けるとともに、配線ＣＯＮＴＥＸＴ［１］乃至配線ＣＯＮＴＥＸＴ［ｍ］及び駆動回路７０を省略してもよい。
なお、セル１００として容量素子１０４を有する構成を適用する場合（例えば図１参照）、容量素子１０４の第２の電極を別の行の配線ＷＬＩＮＥ又は別の行の配線ＣＯＮＴＥＸＴと接続してもよい。これにより、配線の数を減らすことができる。ｉ行目を例にして説明する。セル１００［ｉ、１］乃至セル１００［ｉ、ｎ］において、容量素子１０４の第２の電極を配線ＷＬＩＮＥ［１］乃至配線ＷＬＩＮＥ［ｉ−１］のいずれか一、配線ＷＬＩＮＥ［ｉ＋１］乃至配線ＷＬＩＮＥ［ｍ］のいずれか一、配線ＣＯＮＴＥＸＴ［１］乃至配線ＣＯＮＴＥＸＴ［ｉ−１］のいずれか一、又は配線ＣＯＮＴＥＸＴ［ｉ＋１］乃至配線ＣＯＮＴＥＸＴ［ｍ］のいずれか一と接続すればよい。ただし、容量素子１０４の第２の電極を別の行の配線ＷＬＩＮＥ又は別の行の配線ＣＯＮＴＥＸＴと接続した場合、容量結合によりメモリ回路１１０に保持されたコンフィギュレーションデータＶＢＬＩＮＥが反転することがある。しかしながら、容量結合によりメモリ回路１１０に保持されたコンフィギュレーションデータＶＢＬＩＮＥが反転する場合には少なくともトランジスタ１０３がオフであるため、セル１００が誤動作を起こすことはない。また、トランジスタ１０３がオンである場合には、容量素子１０４の第２の電極を接続した配線ＷＬＩＮＥ又は配線ＣＯＮＴＥＸＴの電位をコンフィギュレーションデータＶＢＬＩＮＥ書き込み時の電位に戻せば、メモリ回路１１０に保持されたコンフィギュレーションデータＶＢＬＩＮＥが元に戻るため、セル１００が誤動作を起こすことはない。
ロジックエレメント部２０は、ｎ個のロジックエレメント２００（以下、「ロジックエレメント２００［１］乃至ロジックエレメント２００［ｎ］」ともいう）、及びｎ個のイネーブルバッファ２１０（以下、「イネーブルバッファ２１０［１］乃至イネーブルバッファ２１０［ｎ］ともいう」）を有する（図８（Ａ）参照）。ロジックエレメント２００［１］乃至ロジックエレメント２００［ｎ］のそれぞれは、実施の形態１のロジックエレメント２００に対応し同様の機能を有する。また、イネーブルバッファ２１０［１］乃至イネーブルバッファ２１０［ｎ］のそれぞれは、実施の形態１のイネーブルバッファ２１０に対応し同様の機能を有する。ｊ列目を例にして説明する。ロジックエレメント２００［ｊ］は、イネーブルバッファ２１０［ｊ］を介して配線ＩＮ［ｊ］と接続される。また、イネーブルバッファ２１０［ｊ］は、ロジックエレメント２００［ｊ］、配線ＩＮ［ｊ］及び配線ＥＮと接続される。
読み出し部４０は、ｎ個の読み出し回路４００（以下、「読み出し回路４００［１］乃至読み出し回路４００［ｎ］」ともいう）を有する（図８（Ｂ）参照）。読み出し回路４００［１］乃至読み出し回路４００［ｎ］のそれぞれは、実施の形態１の読み出し回路４００に対応し同様の機能を有する。ｊ列目を例にして説明する。読み出し回路４００［ｊ］は、配線ＩＮ［ｊ］、配線ＢＬＩＮＥ［ｊ］、及び配線ＣＯＭＰ［ｊ］と接続される。
なお、読み出し部４０において、信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］の全てを外部に出力してもよい。この場合、各セル１００においてコンフィギュレーションデータＶＢＬＩＮＥが正しく格納されたか否かを検出することができるため、コンフィギュレーションデータＶＢＬＩＮＥが正しく格納されていないセル１００の特定を容易に行うことができる。
なお、読み出し部４０において、信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］の論理積を出力してもよい。この場合、各行においてセル１００の全てにコンフィギュレーションデータＶＢＬＩＮＥが正しく格納されたか否かを検出することができるとともに、外部に出力する信号の数を大幅に減らすことができる。
書き込みドライバ６０は、配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｎ］にコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］をそれぞれ出力する機能を有する。書き込みドライバ６０としては、シフトレジスタを有する構成を適用可能である。
駆動回路７０は、配線ＣＯＮＴＥＸＴ［１］乃至配線ＣＯＮＴＥＸＴ［ｍ］に信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］をそれぞれ出力する機能を有する。駆動回路７０としては、シフトレジスタ又はデコーダを有する構成を適用可能である。
駆動回路８０は、配線ＷＬＩＮＥ［１］乃至配線ＷＬＩＮＥ［ｍ］に信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］をそれぞれ出力する機能を有する。駆動回路８０としては、シフトレジスタ又はデコーダを有する構成を適用可能である。
次に、図７のＰＬＤの動作の一例について説明する。
図９及び図１０は、図７のＰＬＤに適用可能タイミングチャートを例示する。図９のタイミングチャートには、セル１００［１、１］乃至セル１００［ｍ、ｎ］のそれぞれにおいてコンフィギュレーションデータＶＢＬＩＮＥを格納するとともにコンフィギュレーションデータＶＢＬＩＮＥを正しく格納できたか否かを判断する時刻ｔ１乃至ｔ２を示す。また、図１０のタイミングチャートには、時刻ｔ１乃至ｔ２においてセル１００［１、１］乃至セル１００［ｍ、ｎ］のそれぞれに格納したコンフィギュレーションデータＶＢＬＩＮＥ、及び信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］に応じて、配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの接続関係を設定する時刻ｔ３以降を示す。
まず、時刻ｔ１乃至ｔ２において、リセット信号ＶＩＮＩＴがハイレベルになることにより、電位ＶＲＥＳＥＴがリセット回路３００によって配線ＯＵＴに供給される。
イネーブル信号ＶＥＮがロウレベルになることにより、イネーブルバッファ２１０［１］乃至イネーブルバッファ２１０［ｎ］の出力がハイインピーダンスになる。
信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］及び信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］が１行目から順次ハイレベルになることにより、セル１００［１、１］乃至セル１００［ｍ、ｎ］が１行ずつ選択される。ｉ−１行目乃至ｉ＋１行目を例にして説明する。まず信号ＶＷＬＩＮＥ［ｉ−１］及び信号ＶＣＯＮＴＥＸＴ［ｉ−１］がハイレベルになることにより、セル１００［ｉ−１、１］乃至セル１００［ｉ−１、ｎ］が選択される。その後、信号ＶＷＬＩＮＥ［ｉ−１］及び信号ＶＣＯＮＴＥＸＴ［ｉ−１］がロウレベルになるとともに、信号ＶＷＬＩＮＥ［ｉ］及び信号ＶＣＯＮＴＥＸＴ［ｉ］がハイレベルになることにより、セル１００［ｉ、１］乃至セル１００［ｉ、ｎ］が選択される。その後、信号ＶＷＬＩＮＥ［ｉ］及び信号ＶＣＯＮＴＥＸＴ［ｉ］がロウレベルになるとともに、信号ＶＷＬＩＮＥ［ｉ＋１］及び信号ＶＣＯＮＴＥＸＴ［ｉ＋１］がハイレベルになることにより、セル１００［ｉ＋１、１］乃至セル１００［ｉ＋１、ｎ］が選択される。
なお、信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］及び信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］を任意の順番でハイレベルにしてもよい。
なお、信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］及び信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］において、コンフィギュレーションデータＶＢＬＩＮＥの書き換えが必要な行に対応する信号のみをハイレベルにしてもよい。
選択された行に属するセル１００において、コンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］の格納がそれぞれ行われるとともに、格納されたコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］に応じて配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの導通又は非導通がそれぞれ制御される。ｉ行目が選択された場合のｊ列目を例にして説明する。セル１００［ｉ、ｊ］において、コンフィギュレーションデータＶＢＬＩＮＥ［ｊ］が格納されるとともに、格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］に応じて配線ＩＮ［ｊ］と配線ＯＵＴとの導通又は非導通が制御される。セル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］がハイレベルであれば、配線ＩＮ［ｊ］と配線ＯＵＴとが導通する。この場合、電位ＶＲＥＳＥＴがセル１００［ｉ、ｊ］を介して配線ＩＮ［ｊ］に供給されるため、配線ＩＮ［ｊ］の電位がロウレベルになる。一方、セル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］がロウレベルであれば、配線ＩＮ［ｊ］と配線ＯＵＴとが非導通になる。この場合、電位ＶＲＥＳＥＴの配線ＩＮ［ｊ］への供給は行われないため、配線ＩＮ［ｊ］が浮遊状態になる。よって、配線ＩＮ［ｊ］がハイレベルにプルアップされていれば、配線ＩＮ［ｊ］の電位がハイレベルになる。
配線ＩＮ［１］乃至配線ＩＮ［ｎ］の電位と配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｎ］に入力されたコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］とに応じて、読み出し回路４００［１］乃至読み出し回路４００［ｎ］によって配線ＣＯＭＰ［１］乃至配線ＣＯＭＰ［ｎ］に出力される信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］がそれぞれ決定される。ｉ行目が選択された場合のｊ列目を例に説明する。配線ＢＬＩＮＥ［ｊ］に入力されたコンフィギュレーションデータＶＢＬＩＮＥ及びセル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がハイレベルであれば、配線ＩＮ［ｊ］の電位がロウレベルになる。よって、読み出し回路４００［ｊ］によって配線ＣＯＭＰ［ｊ］に出力される信号ＶＣＯＭＰ［ｊ］がハイレベルになる。一方、配線ＢＬＩＮＥ［ｊ］に入力されたコンフィギュレーションデータＶＢＬＩＮＥ及びセル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がロウレベルであれば、配線ＩＮ［ｊ］の電位がハイレベルになる。よって、読み出し回路４００［ｊ］によって配線ＣＯＭＰ［ｊ］に出力される信号ＶＣＯＭＰ［ｊ］がハイレベルになる。
ここで、信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］がハイレベルであれば、選択された行に属するセル１００に正しくコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］が格納されたことを示す。ｉ行目が選択された場合のｊ列目を例にして説明する。信号ＶＣＯＭＰ［ｊ］がハイレベルであれば、セル１００［ｉ、ｊ］にコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］が正しく格納されたことを示す。
なお、信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］の論理積を出力する場合には、論理積の出力がハイレベルであれば、選択された行に属するセル１００の全てに正しくコンフィギュレーションデータＶＢＬＩＮＥが格納されたことを示す。一方、論理積の出力がロウレベルであれば、選択された行に属するセル１００の少なくとも１つに正しくコンフィギュレーションデータＶＢＬＩＮＥが格納されなかったことを示す。
次に、時刻ｔ３以降では、リセット信号ＶＩＮＩＴがロウレベルになるため、電位ＶＲＥＳＥＴの配線ＯＵＴへの供給は行われない。
イネーブル信号ＶＥＮがハイレベルになることにより、ロジックエレメント２００［１］乃至ロジックエレメント２００［ｎ］の出力信号がイネーブルバッファ２１０［１］乃至イネーブルバッファ２１０［ｎ］によって配線ＩＮ［１］乃至配線ＩＮ［ｎ］にそれぞれ出力される。ｊ列目を例にして説明する。ロジックエレメント２００［ｊ］の出力信号がイネーブルバッファ２１０［ｊ］によって配線ＩＮ［ｊ］に出力される。
信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］がロウレベルになるため、セル１００［１、１］乃至セル１００［ｍ、ｎ］にはコンフィギュレーションデータＶＢＬＩＮＥの格納は行われない。ただし、セル１００［１、１］乃至セル１００［ｍ、ｎ］には時刻ｔ１乃至ｔ２において格納されたコンフィギュレーションデータＶＢＬＩＮＥがそれぞれ保持されている。ｉ行ｊ列目を例にして説明する。セル１００［ｉ、ｊ］には時刻ｔ１乃至ｔ２において格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］が保持されている。
信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］のいずれか一がハイレベルになることにより、セル１００［１、１］乃至セル１００［ｍ、ｎ］のいずれか一行が選択される。ｉ行目を例にして説明する。信号ＶＣＯＮＴＥＸＴ［ｉ］がハイレベルになることにより、セル１００［ｉ、１］乃至セル１００［ｉ、ｎ］が選択される。
なお、信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］をハイレベルにする順番は、ＰＬＤによって構成する回路に応じて適宜設定すればよい。
選択された行に属するセル１００において、時刻ｔ１乃至ｔ２において格納されたコンフィギュレーションデータＶＢＬＩＮＥに応じて、配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの導通又は非導通がそれぞれ制御される。ｉ行目が選択された場合のｊ列目を例にして説明する。セル１００［ｉ、ｊ］において、時刻ｔ１乃至ｔ２において格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］に応じて、配線ＩＮ［ｊ］と配線ＯＵＴとの導通又は非導通が制御される。セル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］がハイレベルであれば、配線ＩＮ［ｊ］と配線ＯＵＴとが導通する。この場合、配線ＩＮ［ｊ］に出力されたロジックエレメント２００［ｊ］の出力信号がセル１００［ｉ、ｊ］を介して配線ＯＵＴに出力される。一方、セル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］がロウレベルであれば、配線ＩＮ［ｊ］と配線ＯＵＴとが非導通になる。この場合、配線ＩＮ［ｊ］に出力されたロジックエレメント２００［ｊ］の出力信号の配線ＯＵＴへの出力は行われない。
以上のとおり、セル１００［１、１］乃至セル１００［ｍ、ｎ］のそれぞれに格納されたコンフィギュレーションデータＶＢＬＩＮＥにしたがって、配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの接続関係を設定することができる。特に、信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］によって、配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの接続関係をｍ通り設定することができる。そして、コンフィギュレーションデータＶＢＬＩＮＥのセル１００［１、１］乃至セル１００［ｍ、ｎ］への格納時にコンフィギュレーションデータＶＢＬＩＮＥがセル１００［１、１］乃至セル１００［ｍ、ｎ］に正しく格納されたか否かを容易に確認することができる。よって、信頼性の向上を図ることができる。
なお、ＰＬＤの動作中において、新たなコンフィギュレーションデータＶＢＬＩＮＥをセル１００に格納し、配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの接続関係を変更してもよい。つまり、ＰＬＤの動作中にＰＬＤで構成される回路を変更してもよい。以下に、時刻ｔ３以降の期間のうち時刻ｔｃ乃至ｔｄにおいて、新たなコンフィギュレーションデータＶＢＬＩＮＥをセル１００に格納する場合のＰＬＤの動作について説明する。
時刻ｔｃ乃至ｔｄにおいて、リセット信号ＶＩＮＩＴがハイレベルになることにより、電位ＶＲＥＳＥＴがリセット回路３００によって配線ＯＵＴに供給される。
イネーブル信号ＶＥＮがロウレベルになることにより、イネーブルバッファ２１０［１］乃至イネーブルバッファ２１０［ｎ］の出力がハイインピーダンスになる。
信号ＶＷＬＩＮＥ［１］乃至信号ＶＷＬＩＮＥ［ｍ］のいずれか一及び信号ＶＣＯＮＴＥＸＴ［１］乃至信号ＶＣＯＮＴＥＸＴ［ｍ］のいずれか一がハイレベルになることにより、いずれか１行に属するセル１００が選択される。ｉ行目を例にして説明する。信号ＶＷＬＩＮＥ［ｉ］及び信号ＶＣＯＮＴＥＸＴ［ｉ］がハイレベルになることにより、セル１００［ｉ、１］乃至セル１００［ｉ、ｎ］が選択される。
選択された行に属するセル１００において、コンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］の格納がそれぞれ行われるとともに、格納されたコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］に応じて配線ＩＮ［１］乃至配線ＩＮ［ｎ］と配線ＯＵＴとの導通又は非導通がそれぞれ制御される。ｉ行目が選択された場合のｊ列目を例にして説明する。セル１００［ｉ、ｊ］において、コンフィギュレーションデータＶＢＬＩＮＥ［ｊ］が格納されるとともに、格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］に応じて配線ＩＮ［ｊ］と配線ＯＵＴとの導通又は非導通が制御される。セル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］がハイレベルであれば、配線ＩＮ［ｊ］と配線ＯＵＴとが導通する。この場合、電位ＶＲＥＳＥＴがセル１００［ｉ、ｊ］を介して配線ＩＮ［ｊ］に供給されるため、配線ＩＮ［ｊ］の電位がロウレベルになる。一方、セル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥ［ｊ］がロウレベルであれば、配線ＩＮ［ｊ］と配線ＯＵＴとが非導通になる。この場合、電位ＶＲＥＳＥＴの配線ＩＮ［ｊ］への供給は行われないため、配線ＩＮ［ｊ］が浮遊状態になる。よって、配線ＩＮ［ｊ］がハイレベルにプルアップされていれば、配線ＩＮ［ｊ］の電位がハイレベルになる。
配線ＩＮ［１］乃至配線ＩＮ［ｎ］の電位と配線ＢＬＩＮＥ［１］乃至配線ＢＬＩＮＥ［ｎ］に入力されたコンフィギュレーションデータＶＢＬＩＮＥ［１］乃至コンフィギュレーションデータＶＢＬＩＮＥ［ｎ］とに応じて、読み出し回路４００［１］乃至読み出し回路４００［ｎ］によって配線ＣＯＭＰ［１］乃至配線ＣＯＭＰ［ｎ］に出力される信号ＶＣＯＭＰ［１］乃至信号ＶＣＯＭＰ［ｎ］がそれぞれ決定される。ｉ行目が選択された場合のｊ列目を例に説明する。配線ＢＬＩＮＥ［ｊ］に入力されたコンフィギュレーションデータＶＢＬＩＮＥ及びセル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がハイレベルであれば、配線ＩＮ［ｊ］の電位がロウレベルになる。よって、読み出し回路４００［ｊ］によって配線ＣＯＭＰ［ｊ］に出力される信号ＶＣＯＭＰ［ｊ］がハイレベルになる。一方、配線ＢＬＩＮＥ［ｊ］に入力されたコンフィギュレーションデータＶＢＬＩＮＥ及びセル１００［ｉ、ｊ］に格納されたコンフィギュレーションデータＶＢＬＩＮＥの双方がロウレベルであれば、配線ＩＮ［ｊ］の電位がハイレベルになる。よって、読み出し回路４００［ｊ］によって配線ＣＯＭＰ［ｊ］に出力される信号ＶＣＯＭＰ［ｊ］がハイレベルになる。
以上のとおり、ＰＬＤの動作時においてもコンフィギュレーションデータＶＢＬＩＮＥをセル１００に新たに格納することができるとともに、コンフィギュレーションデータＶＢＬＩＮＥがセル１００に正しく格納されたか否かを容易に確認することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、トランジスタの半導体層に適用可能な酸化物半導体について説明する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又は実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置又はＰＬＤに適用可能なトランジスタ及び容量素子の一例について説明する。
図１１は、実施の形態１及び２において説明したトランジスタ１０１、トランジスタ１０２及び容量素子１０４の断面構造を例示する。
トランジスタ１０１は、トランジスタ１０２上に形成されている。つまり、トランジスタ１０１とトランジスタ１０２とが積層されている。これにより、高集積化を図ることができる。
トランジスタ１０１の半導体層としては、酸化物半導体を適用可能である。
トランジスタ１０２は、単結晶のシリコン基板に形成されている。ただし、トランジスタ１０２の半導体層として、薄膜のシリコン又はゲルマニウムなどを用いてもよい。該シリコン又はゲルマニウムは、非晶質、微結晶、多結晶又は単結晶である。また、薄膜のシリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
図１１では、半導体基板８００にｎチャネル型のトランジスタ１０２が形成されている。
半導体基板８００は、例えば、ｎ型又はｐ型の導電性を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１１では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
トランジスタ１０２は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。具体的に、トランジスタ１０２は、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１０２上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。
配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。
配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。
絶縁膜８２０上にトランジスタ１０１及び容量素子１０４が形成されている。
トランジスタ１０１は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。
ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子１０４として機能する。
なお、図１１では、容量素子１０４がトランジスタ１０１と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子１０４は、トランジスタ１０２と共に、絶縁膜８２０の下に設けられていても良い。
トランジスタ１０１、容量素子１０４上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。
なお、図１１において、トランジスタ１０１は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１０１が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０１の閾値電圧を制御することができる。
なお、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ１０１の構成例を、図１２（Ａ）に示す。トランジスタ１０１は、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。また、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物層である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
なお、図１２（Ｂ）に示すように、酸化物半導体層８３０ｃは、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したトランジスタで構成される回路を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１３、図１４を用いて説明する。
図１３（Ａ）では上述の実施の形態で説明したトランジスタで構成される回路を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
図１１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程は、図１３（Ａ）に示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経てＰＬＤを含む回路部を有する電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、本発明の一態様に係る半導体装置又はＰＬＤ等を含む構成とすることができる。そのため、信頼性の高い電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１３（Ｂ）に示す。図１３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１３（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１４（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、本発明の一態様に係る半導体装置又はＰＬＤを有する実装基板が設けられている。そのため、小型化、軽量化又は低消費電力化が図られた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１４（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１４（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１４（Ａ）に示す携帯型の情報端末は、図１４（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１４（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１４（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１４（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１４（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、本発明の一態様に係る半導体装置又はＰＬＤを有する実装基板が設けられている。そのため、小型化、軽量化又は低消費電力化が図られた電子書籍が実現される。
図１４（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、本発明の一態様に係る半導体装置又はＰＬＤを有する実装基板が搭載されている。そのため、小型化、軽量化又は低消費電力化が図られたテレビジョン装置が実現される。
図１４（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、本発明の一態様に係る半導体装置又はＰＬＤを有する実装基板が設けられている。そのため小型化、軽量化又は低消費電力化が図られたスマートフォンが実現される。
図１４（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、本発明の一態様に係る半導体装置又はＰＬＤを有する実装基板が設けられている。そのため、小型化、軽量化又は低消費電力化が図られたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、本発明の一態様に係る半導体装置又はＰＬＤを有する実装基板が搭載されている。このため、信頼性の高い電子機器が実現される。
１０ セル部
２０ ロジックエレメント部
４０ 部
６０ ドライバ
７０ 駆動回路
８０ 駆動回路
１００ セル
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１０ メモリ回路
１１１ インバータ回路
１１２ インバータ回路
２００ ロジックエレメント
２１０ イネーブルバッファ
３００ リセット回路
３０１ トランジスタ
４００ 回路
４０１ 排他的論理和回路
５００ 回路
６００ ラッチ回路
６０１ トランジスタ
６０２ インバータ回路
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ 不純物領域
８０４ ゲート電極
８０５ ゲート絶縁膜
８０９ 絶縁膜
８１０ 配線
８１１ 配線
８１２ 配線
８１５ 配線
８１６ 配線
８１７ 配線
８２０ 絶縁膜
８２１ 配線
８３０ 半導体膜
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
８３５ 導電膜
８４１ 絶縁膜
８４３ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
ＢＬＩＮＥ 配線
ＣＯＭＰ 配線
ＣＯＮＴＥＸＴ 配線
ＥＮ 配線
ＩＮ 配線
ＷＬＩＮＥ 配線
ＯＵＴ 配線
ＣＫ 配線
ＩＮＩＴ 配線

Claims (4)

  1. 第１の配線に入力されたコンフィギュレーションデータを格納するメモリ回路と、
    前記メモリ回路に格納された前記コンフィギュレーションデータに応じて、第２の配線と第３の配線との導通又は非導通を制御するスイッチと、
    ロジックエレメントの出力信号の前記第２の配線への出力の有無を制御する第１の回路と、
    前記第１の配線の電位と前記第２の配線の電位とを比較し、前記第１の配線の電位と前記第２の配線の電位との比較結果に基づいた信号を出力する第２の回路と、
    前記第３の配線に所定の電位を供給する第３の回路と、を有することを特徴とするプログラマブルロジックデバイス。
  2. 第１の配線に入力されたコンフィギュレーションデータを格納するメモリ回路と、
    前記メモリ回路に格納された前記コンフィギュレーションデータに応じて、第２の配線と第３の配線との導通又は非導通を制御するスイッチと、
    ロジックエレメントの出力信号の前記第２の配線への出力の有無を制御する第１の回路と、
    前記第２の配線の電位を検出し、前記第２の配線の電位に応じた信号を出力する第２の回路と、
    前記第３の配線に所定の電位を供給する第３の回路と、を有することを特徴とするプログラマブルロジックデバイス。
  3. 請求項１又は請求項２において、
    前記メモリ回路は、トランジスタを有し、
    前記トランジスタは、酸化物半導体を有し、
    前記トランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記トランジスタのソース又はドレインの他方は、前記スイッチの制御端子と電気的に接続されることを特徴とするプログラマブルロジックデバイス。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第２の配線と電気的に接続されたプルアップ回路を有することを特徴とするプログラマブルロジックデバイス。
JP2014047326A 2013-03-12 2014-03-11 プログラマブルロジックデバイス Expired - Fee Related JP6262574B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014047326A JP6262574B2 (ja) 2013-03-12 2014-03-11 プログラマブルロジックデバイス

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013048616 2013-03-12
JP2013048616 2013-03-12
JP2014047326A JP6262574B2 (ja) 2013-03-12 2014-03-11 プログラマブルロジックデバイス

Publications (2)

Publication Number Publication Date
JP2014200082A JP2014200082A (ja) 2014-10-23
JP6262574B2 true JP6262574B2 (ja) 2018-01-17

Family

ID=51524827

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014047326A Expired - Fee Related JP6262574B2 (ja) 2013-03-12 2014-03-11 プログラマブルロジックデバイス

Country Status (2)

Country Link
US (1) US8947121B2 (ja)
JP (1) JP6262574B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201513128A (zh) * 2013-07-05 2015-04-01 Semiconductor Energy Lab 半導體裝置
JP6625328B2 (ja) 2014-03-06 2019-12-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9419622B2 (en) * 2014-03-07 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
WO2016092416A1 (en) * 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63309023A (ja) * 1987-06-11 1988-12-16 Fujitsu Ltd プログラマブル論理回路装置
JPH04183113A (ja) * 1990-11-19 1992-06-30 Fujitsu Ltd プログラマブル・ロジック・デバイス
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6418045B2 (en) * 2000-06-28 2002-07-09 Adaptive Silicon, Inc. Efficient and robust random access memory cell suitable for programmable logic configuration control
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7499315B2 (en) * 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP4791195B2 (ja) * 2006-01-30 2011-10-12 パナソニック株式会社 ダイナミック回路
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5533330B2 (ja) 2010-06-23 2014-06-25 富士ゼロックス株式会社 データ処理装置
US8159266B1 (en) * 2010-11-16 2012-04-17 Raminda Udaya Madurawe Metal configurable integrated circuits
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
US8581625B2 (en) * 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6125850B2 (ja) 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9654107B2 (en) 2012-04-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Programmable LSI
SG11201505224PA (en) 2012-05-02 2015-08-28 Semiconductor Energy Lab Programmable logic device
CN104321967B (zh) 2012-05-25 2018-01-09 株式会社半导体能源研究所 可编程逻辑装置及半导体装置
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device

Also Published As

Publication number Publication date
JP2014200082A (ja) 2014-10-23
US20140266301A1 (en) 2014-09-18
US8947121B2 (en) 2015-02-03

Similar Documents

Publication Publication Date Title
JP6711939B2 (ja) 半導体装置
JP6336770B2 (ja) プログラマブルロジックデバイス及び半導体装置
US9922692B2 (en) Semiconductor device including refresh circuit for memory cell
TWI649857B (zh) 半導體裝置、電子構件以及電子裝置
US20160307607A1 (en) Semiconductor device
JP6426437B2 (ja) 半導体装置
JP6262574B2 (ja) プログラマブルロジックデバイス
JP6396671B2 (ja) 半導体装置
JP6329843B2 (ja) 半導体装置
US9721968B2 (en) Semiconductor device, electronic component, and electronic appliance
JP6280794B2 (ja) 半導体装置及びその駆動方法
US20150187778A1 (en) Semiconductor device
US10249347B2 (en) Semiconductor device and method for driving semiconductor device
JP2015179555A (ja) 半導体装置、電子部品、及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171214

R150 Certificate of patent or registration of utility model

Ref document number: 6262574

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees