JP6252656B2 - インターポーザー用基板及びその製造方法 - Google Patents

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Description

本発明は、インターポーザー用基板に関し、更に詳しく述べると、配線基板と、該配線基板に搭載される電子素子（例えば、半導体チップ）との間に介挿されて半導体装置やその他の電子装置を構成するために用いられるインターポーザーを作製するためのインターポーザー用基板に関する。本発明は、また、そのようなインターポーザー用基板の製造方法に関する。
周知の通り、半導体装置は、例えば多層回路基板のような配線基板（実装基板などとも呼ばれる）の上にＩＣチップ、ＬＳＩチップのような半導体チップを搭載して構成されている。また、配線基板と半導体チップを電気的に接続するため、ボンディングワイヤを接続手段として使用したワイヤボンディング法（ＷＢ法）が用いられている。
しかし、ＷＢ法の場合、接続手段として使用するボンディングワイヤは機械的強度が弱く、広い配線スペースを必要とするなどの欠点があり、最近の高密度配線やデバイスの小型化、薄型化などの要求に十分に対応できないという問題があった。このような問題を解決するため、最近では、多層回路基板のような配線基板の上にＩＣチップ、ＬＳＩチップのような半導体チップをはんだバンプを介して搭載する方法が広く用いられている。この方法は、フリップチップ（ＦＣ）法と呼ばれるもので、半導体チップにＦＣ接続用のはんだバンプを形成する方法としては、例えば、半導体チップの回路形成面のアルミニウム電極にはんだを盛り上げ、更にそのはんだを加熱して半球状にバンプを形成する方法や、金ワイヤをアルミニウム電極にボンディングして小球状のバンプを形成する方法などが採用されている。また、配線基板と半導体チップの間は、デバイスの機械的強度を上げ、耐水性を高めるため、例えばエポキシ樹脂のような絶縁性の封止樹脂（アンダーフィル材とも呼ばれる）で封止されている。
しかしながら、ＦＣ法によって高密度に配線を形成した半導体装置にも欠点がある。即ち、配線基板と半導体チップとは、はんだバンプによって接合されているだけであるので、半導体装置に下方や側面からストレスがかかった場合、たとえ樹脂封止していたとしても、配線基板から半導体チップが外れてしまうことがある。また、配線基板、半導体チップ、そしてアンダーフィル材は、それぞれ線膨張率を異にしているので、線膨張率のミスマッチにより配線基板や半導体チップに大きな反りが発生し、チップの破損や外れ、異常動作の発生が問題となっている。また、配線基板を硬質の材料で構成して反りの問題を防止することも考えられるが、最近の傾向として半導体チップの基板は薄く脆い材料から形成されているので、配線基板の改善ですべての問題が解決できるわけでない。
これらの問題を解決するため、例えば配線基板と半導体チップの間にインターポーザーを介挿して半導体装置を構成する方法が提案されている。
例えば、特開平１１−２８８９７８号公報（特許文献１）では、半導体チップが配線基板から容易に外れるのを防止するため、はんだ付けのための電極を下面に備えたインターポーザーの上にはんだバンプを介して半導体チップを載置する方法を提案している。この半導体装置の場合、インターポーザーの側面に４つの角（端面）に、配線基板にはんだ付けが可能な電極を更に有していることを特徴とする。
また、特開２０００−３１３４５号公報（特許文献２）では、充填後のアンダーフィル材の硬化時に半導体チップの表面（配線等）にダメージが与えられるのを防止するため、半導体チップをはんだバンプによりインターポーザーと接続し、更にインターポーザーの電極パッドを配線基板に接続する方法を提案している。この半導体装置の場合、アンダーフィル材をエポキシ樹脂系の封止樹脂とそれに分散されたシリカ、アルミナ等の充填材とから構成するとともに、充填材の分布密度をインターポーザーの側で「密」に、半導体チップの側で「疎」に調整していることを特徴としている。
以上の方法によれば、インターポーザーを配線基板と半導体チップの間に介挿して実装強度の向上やチップの外れ防止などが達成される。
特開平１１−２８８９７８号公報 特開２０００−３１３４５号公報
しかしながら、最近の傾向として、多機能化などによりチップそのものの大型化、高密度化が進んでいるので、半導体装置からの放熱性に問題がある。また、半導体装置間での高速な信号のやりとりが必要となるスーパーコンピューターなどへ適用する場合には、半導体装置の高速対応性（良高周波特性）に問題がある。
本発明は、上記事情に鑑みなされたもので、半導体装置の高放熱化、高速対応化（良高周波特性化）に有用で、半導体チップ等の搭載が容易であり、かつ配線基板や半導体チップに強固に接合できるインターポーザー用基板及びその製造方法を提供することを目的とする。
本発明者らは、上記課題を解決するために鋭意検討した結果、単結晶シリコン基板と、サファイア、アルミナ、ダイヤモンド、窒化アルミニウム、窒化シリコンの群より選ばれた少なくとも１種からなる熱伝導性の絶縁層とを有するインターポーザー用基板によれば、半導体装置の高放熱化、高速対応化（良高周波特性化）を図ることができることを見出し、その製造方法を含めて鋭意検討を行い、本発明を成すに至った。
即ち、本発明は、下記のインターポーザー用基板及びその製造方法を提供する。
〔１〕 厚さ２０〜４００μｍの単結晶シリコン基板と、該単結晶シリコン基板上に、窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜と、窒化アルミニウム又は窒化シリコンからなる厚さ１〜１００μｍの熱伝導性の絶縁層とがこの順番で積層されたインターポーザー用基板。
〔２〕 上記シリコン含有無機薄膜の厚さが１０ｎｍ〜１０μｍである〔１〕記載のインターポーザー用基板。
〔３〕 上記シリコン含有無機薄膜は、窒化シリコン又は酸窒化シリコンからなる化学的蒸着膜又は物理的蒸着膜、もしくはポリシラザンの加熱生成膜である〔１〕又は〔２〕記載のインターポーザー用基板。
〔４〕 板状の単結晶シリコン母材と窒化アルミニウム又は窒化シリコンからなる絶縁基板の貼り合わせを行う面の少なくともいずれかに窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜を形成し、次に、上記単結晶シリコン母材と絶縁基板とを該シリコン含有無機薄膜を介して貼り合わせ、その後、上記単結晶シリコン母材を厚さ２０〜４００μｍの単結晶シリコン基板と成し、上記絶縁基板を厚さ１〜１００μｍの絶縁層と成して、単結晶シリコン基板上に熱伝導性の絶縁層を有するインターポーザー用基板を得るインターポーザー用基板の製造方法。
〔５〕 上記シリコン含有無機薄膜の厚さが１０ｎｍ〜１０μｍである〔４〕記載のインターポーザー用基板の製造方法。
〔６〕 上記シリコン含有無機薄膜は、化学的蒸着法又は物理的蒸着法で形成された窒化シリコン又は酸窒化シリコンからなる薄膜、もしくはポリシラザンの加熱生成膜である〔４〕又は〔５〕記載のインターポーザー用基板の製造方法。
〔７〕 上記ポリシラザンの加熱生成膜は、ポリシラザンを含有する塗膜を形成し、該塗膜を６００℃以上１，２００℃以下に加熱する焼成処理を行って形成したシリコン含有無機薄膜である〔６〕記載のインターポーザー用基板の製造方法。
〔８〕 上記焼成処理が、窒素を含む不活性雰囲気下、もしくは減圧下で行われる請求項７記載のインターポーザー用基板の製造方法。
〔９〕 上記ポリシラザンがパーヒドロポリシラザンである〔６〕〜〔８〕のいずれかに記載のインターポーザー用基板の製造方法。
〔１０〕 上記単結晶シリコン母材表面又は単結晶シリコン母材上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成し、上記単結晶シリコン母材と絶縁基板とをシリコン含有無機薄膜を介して貼り合わせた後、上記イオン注入領域で単結晶シリコン母材の一部を剥離させ、その残りを単結晶シリコン基板とするものである〔４〕〜〔９〕のいずれかに記載のインターポーザー用基板の製造方法。
〔１１〕 上記絶縁基板表面又は絶縁基板上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成することを行い、上記単結晶シリコン母材と絶縁基板とをシリコン含有無機薄膜を介して貼り合わせた後、上記イオン注入領域で絶縁基板の一部を剥離させ、その残りを絶縁層とするものである〔１０〕記載のインターポーザー用基板の製造方法。
〔１２〕 上記単結晶シリコン母材と絶縁基板とをシリコン含有無機薄膜を介して貼り合わせた後、少なくとも研磨を行って上記絶縁基板の厚さを薄くして絶縁層とするものである〔１０〕記載のインターポーザー用基板の製造方法。
〔１３〕 板状の単結晶シリコン母材とサファイア、アルミナ、窒化アルミニウム又は窒化シリコンからなる絶縁基板の貼り合わせを行う面の少なくともいずれかに窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜を形成し、上記単結晶シリコン母材表面又は単結晶シリコン母材上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成し、上記絶縁基板表面又は絶縁基板上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成することを行い、次に、上記単結晶シリコン母材と絶縁基板とを該シリコン含有無機薄膜を介して貼り合わせ、その後、上記単結晶シリコン母材における上記イオン注入領域で単結晶シリコン母材の一部を剥離させ、その残りを厚さ２０〜４００μｍの単結晶シリコン基板と成し、上記絶縁基板における上記イオン注入領域で絶縁基板の一部を剥離させ、その残りを厚さ１〜１００μｍの絶縁層と成して、単結晶シリコン基板上に熱伝導性の絶縁層を有するインターポーザー用基板を得るインターポーザー用基板の製造方法。
〔１４〕 板状の単結晶シリコン母材とサファイア、アルミナ、窒化アルミニウム又は窒化シリコンからなる絶縁基板の貼り合わせを行う面の少なくともいずれかに窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜を形成し、上記単結晶シリコン母材表面又は単結晶シリコン母材上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成し、次に、上記単結晶シリコン母材と絶縁基板とを該シリコン含有無機薄膜を介して貼り合わせ、その後、上記単結晶シリコン母材における上記イオン注入領域で単結晶シリコン母材の一部を剥離させ、その残りを厚さ２０〜４００μｍの単結晶シリコン基板と成し、上記絶縁基板について少なくとも研磨を行って該絶縁基板の厚さを薄くして厚さ１〜１００μｍの絶縁層と成して、単結晶シリコン基板上に熱伝導性の絶縁層を有するインターポーザー用基板を得るインターポーザー用基板の製造方法。
〔１５〕 上記シリコン含有無機薄膜の厚さが１０ｎｍ〜１０μｍである〔１３〕又は〔１４〕記載のインターポーザー用基板の製造方法。
〔１６〕 上記シリコン含有無機薄膜は、化学的蒸着法又は物理的蒸着法で形成された窒化シリコン又は酸窒化シリコンからなる薄膜、もしくはポリシラザンの加熱生成膜である〔１３〕〜〔１５〕のいずれかに記載のインターポーザー用基板の製造方法。
本発明によれば、単結晶シリコン基板と、該単結晶シリコン基板上に設けられたサファイア、アルミナ、窒化アルミニウム又は窒化シリコンからなる熱伝導性の絶縁層とを有する構成とすることにより、半導体装置の高放熱化、高速対応化（良高周波特性化）を図ることができる有用なインターポーザー用基板を提供できる。また、本発明のインターポーザー用基板の製造方法により、上記のようなインターポーザー用基板を容易に製造することが可能となる。
本発明に係るインターポーザー用基板の製造方法における製造工程の第１の実施形態を示す概略図であり、（ａ）はイオン注入された単結晶シリコン母材の断面図、（ｂ）は絶縁層を形成した単結晶シリコン母材の断面図、（ｃ）はイオン注入領域で単結晶シリコン母材を剥離させた状態を示す断面図、（ｄ）はインターポーザー用基板の断面図である。 本発明に係るインターポーザー用基板の製造方法における製造工程の第２の実施形態を示す概略図であり、（ａ）はシリコン含有無機薄膜を形成した単結晶シリコン母材の断面図、（ｂ）はイオン注入された単結晶シリコン母材の断面図、（ｃ）はイオン注入された絶縁基板の断面図、（ｄ）は単結晶シリコン母材と絶縁基板を貼り合わせた状態を示す断面図、（ｅ）はイオン注入領域で単結晶シリコン母材及び絶縁基板を剥離させた状態を示す断面図、（ｆ）はインターポーザー用基板の断面図である。 本発明に係るインターポーザー用基板の製造方法における製造工程の第３の実施形態を示す概略図であり、（ａ）はイオン注入された単結晶シリコン母材の断面図、（ｂ）はシリコン含有無機薄膜を形成した絶縁基板の断面図、（ｃ）はＣＭＰ研磨した絶縁基板の断面図、（ｄ）は単結晶シリコン母材と絶縁基板を貼り合わせた状態を示す断面図、（ｅ）は研磨により絶縁基板を薄化させた状態を示す断面図、（ｆ）はイオン注入領域で単結晶シリコン母材を剥離させた状態を示す断面図、（ｇ）はインターポーザー用基板の断面図である。
以下に、本発明に係るインターポーザー用基板の製造方法の実施形態について説明する。なお、図１〜図３において構成が同じものについては同じ符号を付している。
［第１の実施形態］
図１に基づき、本発明に係るインターポーザー用基板の製造方法における製造工程の第１の実施形態を説明する。
本発明に係るインターポーザー用基板の製造方法は、図１に示すように、単結晶シリコン母材への水素イオン（希ガスイオン）注入工程（工程１１）、絶縁層形成工程（工程１２）、薄化（剥離）処理工程（工程１３）、ダメージ層除去工程（工程１４）の順に処理を行うものである。
（工程１１：単結晶シリコン母材への水素イオン（希ガスイオン）注入工程）
まず、板状の単結晶シリコン母材１Ａの表面から水素イオン又は希ガス（即ち、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン）イオンを注入し、母材中にイオン注入領域２を形成する（図１（ａ））。
ここで、単結晶シリコン母材１Ａは、インターポーザー用基板のベース基板用の母材であり、特に限定されないが、例えばチョクラルスキー（ＣＺ）法により育成された単結晶をスライスして得られたもので、例えば直径が１００〜３００ｍｍ、導電型がＰ型又はＮ型、抵抗率が１０Ω・ｃｍ程度のものでも良いができるだけ高抵抗のものが好適である。単結晶シリコン母材１Ａの板厚は、取り扱い性と後述する薄化のし易さの兼ね合いから、１００〜７００μｍが好ましい。
イオン注入領域２の形成方法は、特に限定されず、例えば、単結晶シリコン母材１Ａの表面から所望の深さにイオン注入領域２を形成できるような注入エネルギーで、所定の線量の水素イオン又は希ガスイオンを注入する。このときの条件として、例えば注入エネルギーは１〜１０ＭｅＶ、注入線量は２×１０16〜３×１０17／ｃｍ2とできる。注入される水素イオンとしては、２×１０16〜３×１０17（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素イオン（Ｈ+）、又は１×１０16〜２×１０16（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素分子イオン（Ｈ2 +）が好ましい。特に好ましくは、６×１０16〜８×１０16（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素イオン（Ｈ+）、又は３×１０16〜４×１０16（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素分子イオン（Ｈ2 +）である。
イオン注入された基板表面からイオン注入領域２までの深さ（即ち、イオン打ち込み深さ）は、インターポーザー用基板の単結晶シリコン基板１としての所望の厚さに対応するものであるが、好ましくは２０〜４００μｍ、更に好ましくは１００μｍ程度である。
（工程１２：絶縁層形成工程）
次に、単結晶シリコン母材１Ａのイオン注入面上に、化学的蒸着法又は物理的蒸着法でアルミナ、ダイヤモンド、窒化アルミニウム又は窒化シリコンからなる熱伝導性を有する絶縁層４を形成する（図１（ｂ））。
化学的蒸着法及び物理的蒸着法は、高熱伝導性、かつ高電気絶縁性を有する無機薄膜が形成できる限り、特に制限されないが、例えば化学的蒸着法としてはマイクロ波プラズマＣＶＤ法、高周波プラズマＣＶＤ法、高密度プラズマＣＶＤ法などいずれでもよい。また、物理的蒸着法としてはイオンプレーティング法やスパッタリング法などいずれでもよい。
絶縁層４の膜厚は、０．１〜１００μｍが好ましく、１〜１０μｍがより好ましい。下限の膜厚を下回ると必要な絶縁性が確保できないおそれがあり、上限の膜厚を上回ると膜の内部応力により基板の形状が悪化する場合がある。
（工程１３：薄化（剥離）処理工程）
次に、単結晶シリコン母材１Ａにおけるイオン注入した部分に熱的エネルギー、機械的エネルギー又は光的エネルギーを付与して、イオン注入領域２に沿って単結晶シリコン母材１Ａの一部を剥離させ、絶縁層４側の残りを単結晶シリコン基板１とする（図１（ｃ））。なお、剥離は、イオン注入領域２に沿って単結晶シリコン母材１Ａの一端から他端に向かうへき開によるものが好ましい。
剥離処理として、例えば好ましくは２００℃以上、より好ましくは２５０〜３５０℃の加熱を行ってイオン注入した部分に熱的エネルギーをかけてイオン注入した部分に微少なバブル体を発生させることにより剥離を行う方法や、イオン注入した部分が上記熱処理により脆化されていることから、この脆化部分に例えば１ＭＰａ以上５ＭＰａ以下のウェハを破損させないような圧力を適宜選択し、ガスや液体等の流体のジェットを吹き付ける衝撃力のような機械的エネルギーを印加して剥離を行う方法、イオン注入した部分がアモルファス状態になることによりアモルファス部分に吸収される波長の光を照射し光エネルギーを吸収させてイオン注入界面から剥離を行う方法などから選ばれる１つの手法もしくは２つ以上の手法を組み合わせて剥離を行うとよい。
（工程１４：イオン注入ダメージ層除去工程）
次に、単結晶シリコン基板１の絶縁層４とは反対面において、上記イオン注入によりダメージを受けて結晶欠陥を生じている層を除去する。
ここで、イオン注入ダメージ層の除去は、ウェットエッチング又はドライエッチングにより行うことが好ましい。ウェットエッチングとしては、例えばＫＯＨ溶液、ＮＨ4ＯＨ溶液、ＮａＯＨ溶液、ＣｓＯＨ溶液、アンモニア水（２８質量％）、過酸化水素水（３０〜３５質量％）、水（残部）からなるＳＣ−ｌ溶液、ＥＤＰ（エチレンジアミンピロカテコール）溶液、ＴＭＡＨ（４メチル水酸化アンモニウム）溶液、ヒドラジン溶液のうち、少なくとも１つのエッチング溶液を用いて行うとよい。また、ドライエッチングとしては、例えばフッ素系ガス中に単結晶シリコン基板１の基板面を曝してエッチングする反応性ガスエッチングやプラズマによりフッ素系ガスをイオン化、ラジカル化して上記基板面をエッチングする反応性イオンエッチング等が挙げられる。
また、本工程において除去対象となる領域は、少なくとも結晶欠陥に拘る単結晶シリコン基板１のイオン注入ダメージ層７全てであり、単結晶シリコン基板１表層の好ましくは１２０ｎｍ以上の厚さ分、より好ましくは１５０ｎｍ以上の厚さ分である。
最後に、単結晶シリコン基板１の基板面を鏡面仕上げするとよい。具体的には、単結晶シリコン基板１の基板面に化学機械研磨（ＣＭＰ研磨）を施して鏡面に仕上げる。ここではシリコンウェハの平坦化等に用いられる従来公知のＣＭＰ研磨でよい。なお、このＣＭＰ研磨で上記イオン注入ダメージ層の除去を兼ねてもよい。
以上の工程を経て、単結晶シリコン基板１上に絶縁層４が積層されたインターポーザー用基板１０を製造することができる（図１（ｄ））。このインターポーザー用基板１０の厚さは、特に限定されないが、通常のＳＥＭＩ規格／ＪＥＩＤＡ規格近傍のものがハンドリングの関係から扱いやすく好ましい。
なお、本実施形態では、単結晶シリコン母材１Ａを薄化して単結晶シリコン基板１を得る方法として、イオン注入剥離法を用いたものを説明したが、これに限定されるものではなく、例えば研削、ラップ加工、研磨等の機械的手法やエッチングなどの化学的手法、あるいはそれらを組み合わせた手法を用いて、単結晶シリコン母材１Ａを薄化してもよい。
［第２の実施形態］
図２に基づき、本発明に係るインターポーザー用基板の製造方法における製造工程の第２の実施形態を説明する。
本発明に係るインターポーザー用基板の製造方法は、図２に示すように、単結晶シリコン母材へのシリコン含有無機薄膜形成工程（工程２１）、単結晶シリコン母材への水素イオン（希ガスイオン）注入工程（工程２２）、絶縁基板への水素イオン（希ガスイオン）注入工程（工程２３）、単結晶シリコン母材及び／又は絶縁基板の表面活性化処理工程（工程２４）、単結晶シリコン母材と絶縁基板の貼り合わせ工程（工程２５）、薄化（剥離）処理工程（工程２６）、ダメージ層除去工程（工程２７）の順に処理を行うものである。
（工程２１：単結晶シリコン母材へのシリコン含有無機薄膜形成工程）
まず、単結晶シリコン母材１Ａにおいて絶縁基板４Ａと貼り合わせを行う面にシリコン含有無機薄膜３を形成する（図２（ａ））。
ここで、単結晶シリコン母材１Ａは第１の実施形態で示したものと同じである。
シリコン含有無機薄膜３は、酸化シリコン、窒化シリコン又は酸窒化シリコンからなる薄膜であり、化学的蒸着膜、物理的蒸着膜又はポリシラザンの加熱生成膜であることが好ましい。これらの膜は、後述する基板同士の貼り合わせ後に剥離せず、製造過程における熱処理によって基板界面との間でボイド等を発生しない限り、いずれでもよく、それぞれの膜の性質、コスト、純度等から成膜方法を選択すればよい。
例えば、化学的蒸着膜は減圧ＣＶＤ法やマイクロ波プラズマＣＶＤ法、高周波プラズマＣＶＤ法、高密度プラズマＣＶＤ法などにより形成するとよく、物理的蒸着膜はイオンプレーティング法やスパッタリング法などにより形成するとよい。なお、成膜したシリコン含有無機薄膜３表面の平滑性が後述する貼り合わせにおいて不足する場合は必要に応じてＣＭＰ研磨やケミカルエッチングなどにより、平滑性を改善するとよい。
また、シリコン含有無機薄膜３としてのポリシラザンの加熱生成膜は次のように形成する。
まず単結晶シリコン母材１Ａ上に、ポリシラザンを含む塗膜を形成する。このとき、ポリシラザンを含む塗膜を形成するために用いる塗布組成物は、ポリシラザンと溶媒を含むものとする。
ポリシラザンとしては、一般式−（ＳｉＨ2ＮＨ）n−で表されるパーヒドロポリシラザンが、転化後の膜中に残存する不純物が少ないことから好ましい。なお、パーヒドロポリシラザンは、−（ＳｉＨ2ＮＨ）−を基本ユニットとし、その側鎖すべてが水素であり有機溶剤に可溶な無機ポリマーである。
また、溶媒としては、パーヒドロポリシラザンと混ぜて反応しない溶媒であればよく、トルエン、キシレン、ジブチルエーテル、ジエチルエーテル、ＴＨＦ（ｔｅｔｒａｈｙｄｒｏｆｕｒａｎ）、ＰＧＭＥ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ ｍｅｔｈｏｘｙ ｅｔｈｅｒ）、ＰＧＭＥＡ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ ｅｔｈｅｒ ｍｏｎｏｍｅｔｈｙｌ ａｃｅｔａｔｅ）、ヘキサンのような芳香族溶媒、脂肪族溶媒、エーテル系溶媒を用いることができる。
溶媒中のポリシラザンの濃度は１〜３０質量％が好ましく、３〜２０質量％がより好ましい。１質量％未満では塗布後の膜厚が薄くなり、基板（単結晶シリコン母材１Ａや絶縁基板４Ａ）の表面粗さを改善する効果が不足するおそれがあり、３０質量％を超えると溶液の安定性が低下する場合がある。
上記塗布組成物の塗布方法としては、スプレーコート、スピンコート、ディップコート、ロールコート、スクリーン印刷、スリットコートなど公知の方法を使用することができる。
塗布する厚さは、塗布をする基板表面の粗さや段差の程度、半導体デバイスとして要求される埋め込み層の厚さによって決まるが、焼成後の無機薄膜３としての厚さが１０ｎｍ〜１０μｍとなる程度の厚さが好ましい。１回の塗布で形成されない場合は、塗布を繰り返して積層してもよい。
塗布後は溶媒を除去するため、５０〜２００℃程度で１分〜２時間乾燥され、塗膜となる。
次に、上記塗膜を６００℃以上１，２００℃以下で加熱する焼成処理を行い、塗膜のポリシラザンをＳｉＯ2又はＳｉＮに転化させてシリコン含有無機薄膜３とする。
ポリシラザンをＳｉＯ2に転化する場合は、酸素及び／又は水蒸気を含む雰囲気下で６００℃以上１，２００℃以下の加熱温度、好ましくは８００℃以上１，０００℃以下の加熱温度で焼成処理を行う。加熱温度６００℃未満では、例えば４５０℃で処理すると、ポリシラザン骨格はシロキサン骨格に転化されるが、シラノール基が残存しており、シリコンの熱酸化膜に比べて絶縁耐性としてリーク電流が高くなる場合がある。また、加熱温度が高いほど、シリコン含有無機薄膜３の表面粗さが改善される傾向にあるが、１，２００℃超ではＳｉＯ2が変性してしまうおそれがある。
ポリシラザンをＳｉＮに転化する場合は、窒素を含む不活性雰囲気又は減圧真空下で６００℃以上１，２００℃以下の加熱温度、好ましくは減圧真空下８００℃以上１，０００℃以下の加熱温度で焼成処理を行う。加熱温度６００℃未満では、ＳｉＮへの転化は進行しない場合がある。また、加熱温度が高いほど、シリコン含有無機薄膜３の表面粗さが改善される傾向にあるが、１，２００℃超ではＳｉＮが変性してしまうおそれがある。
焼成処理時間は、好ましくは１０秒〜１２時間、より好ましくは１分〜１時間である。処理時間が１０秒より短いと、ポリシラザンからの転化反応が不十分となるおそれがあり、１２時間より長いと焼成処理コストの増加となる場合がある。
以上の焼成処理により、単結晶シリコン母材１Ａの貼り合わせを行う面にシリコン含有無機薄膜３を形成することができる。
シリコン含有無機薄膜３の厚さは１０ｎｍ〜１０μｍが好ましく、１００ｎｍ〜１μｍがより好ましい。厚さ１０ｎｍ未満では、基板の表面粗さ改善効果が不十分となるおそれがあり、１０μｍ超では単結晶シリコン基板との熱膨張率の差異により反りが発生して不適となる場合がある。
このシリコン含有無機薄膜３は、従来のシリコン熱酸化膜と同程度の絶縁耐性を有する。またこれにより、シリコン含有無機薄膜３表面を研磨することなく、焼成処理時の厚さのままで貼り合わせが可能な程度に平滑な表面となる。なお、焼成処理時の厚さのままのシリコン含有無機薄膜３とは、研磨やエッチングなどの表面の粗さを変化させる処理を行わないという意味であり、後述する表面活性化処理は許容される。但し、万一表面の平滑性が貼り合わせに不足の場合は、研磨、エッチングなどの処理を行うことを妨げるものではない。
なお、後述する絶縁基板４Ａにも同様にしてシリコン含有無機薄膜３を形成してもよい。このシリコン含有無機薄膜３はインターポーザー用基板２０において単結晶シリコン基板１と絶縁層４との間の中間層となり、耐熱衝撃性、密着性を改善することができる。
（工程２２：単結晶シリコン母材への水素イオン（希ガスイオン）注入工程）
次に、単結晶シリコン母材１Ａのシリコン含有無機薄膜３形成面表面から水素イオン又は希ガス（即ち、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン）イオンを注入し、基板中にイオン注入領域２を形成する（図２（ｂ））。このイオン注入条件は、第１の実施形態で示したものと同じである。
これにより、イオン注入された基板表面からイオン注入領域２までの深さ（即ち、イオン打ち込み深さ）は、好ましくは２０〜４００μｍ、更に好ましくは１００μｍ程度となる。
（工程２３：絶縁基板への水素イオン（希ガスイオン）注入工程）
絶縁基板４Ａにおいて単結晶シリコン母材１Ａと貼り合わせる表面から水素イオン又は希ガス（即ち、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン）イオンを注入し、基板中にイオン注入領域５を形成する（図２（ｃ））。
絶縁基板４Ａは、本発明のインターポーザー用基板２０における絶縁層４となる母材であり、サファイア、アルミナ、窒化アルミニウム又は窒化シリコンからなる基板である。絶縁基板４Ａの組成、純度、結晶組織等は、絶縁層として高熱伝導性及び高電気絶縁性が確保できる限り、いずれのものでもよい。
このイオン注入条件は、単結晶シリコン母材１Ａのイオン注入条件と基本的に同じであるが、注入エネルギーは１〜１０ＭｅＶとする。
イオン注入された基板表面からイオン注入領域５までの深さ（即ち、イオン打ち込み深さ）は、単結晶シリコン基板１上に設ける絶縁層４の所望の厚さに対応するものであるが、好ましくは１〜１００μｍ、更に好ましくは１０μｍ程度である。
（工程２４：単結晶シリコン母材及び／又は絶縁基板の表面活性化処理工程）
貼り合わせの前に、単結晶シリコン母材１Ａのシリコン含有無機薄膜３表面と、絶縁基板４Ａのイオン注入された面（あるいはその上に形成されたシリコン含有無機薄膜表面）との双方もしくは片方に表面活性化処理を施す。
表面活性化処理は、基板表面の汚れの除去や反応性の高い未結合手（ダングリングボンド）を露出させること、又はその未結合手にＯＨ基が付与されることで活性化を図るものであり、例えばプラズマ処理又はイオンビーム照射による処理により行われる。
プラズマで処理をする場合、例えば、真空チャンバ中に単結晶シリコン母材１Ａ及び／又は絶縁基板４Ａを載置し、プラズマ用ガスを導入した後、１００Ｗ程度の高周波プラズマに５〜１０秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、水素ガス、窒素ガス、酸素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガス等を用いる。この処理により、単結晶シリコン母材１Ａ（シリコン含有無機薄膜３）及び／又は絶縁基板４Ａの表面の有機物が除去され、更に表面のＯＨ基が増加し、活性化する。
また、イオンビーム照射による処理は、プラズマ処理で使用するガスを用いたイオンビームを単結晶シリコン母材１Ａ（シリコン含有無機薄膜３）及び／又は絶縁基板４Ａに照射して表面をスパッタする処理であり、上記と同様に表面の汚れの除去や未結合手を露出させ、結合力を増すことが可能である。
（工程２５：単結晶シリコン母材と絶縁基板の貼り合わせ工程）
次に、単結晶シリコン母材１Ａのシリコン含有無機薄膜３表面と絶縁基板４Ａのイオン注入された表面とを貼り合わせる（図２（ｄ））。このとき、１５０〜２００℃程度に加熱しながら貼り合わせるとよい。以下、この接合体を貼り合わせ基板６という。単結晶シリコン母材１Ａのシリコン含有無機薄膜３表面と絶縁基板４Ａのイオン注入面の表面の少なくとも一方が活性化処理されていると、より強く接合できる。
貼り合わせ後に、貼り合わせ基板６に熱を加えて熱処理（第２の熱処理）を行う。この熱処理により、単結晶シリコン母材１Ａと絶縁基板４Ａとのシリコン含有無機薄膜３を介した結合が強化される。このときの熱処理は、貼り合わせ基板６が単結晶シリコン母材１Ａと絶縁基板４Ａの熱膨率の差の影響（熱応力）で破損しない温度を選択する。その熱処理温度は、好ましくは３００℃以下、より好ましくは１５０〜２５０℃、更に好ましくは１５０〜２００℃である。また、熱処理の時間は、例えば１〜２４時間である。
（工程２６：薄化（剥離）処理工程）
次に、貼り合わせ基板６における単結晶シリコン母材１Ａ及び絶縁基板４Ａのイオン注入した部分に熱的エネルギー、機械的エネルギー又は光的エネルギーを付与して、イオン注入領域２、５に沿って剥離させ、単結晶シリコン母材１Ａのシリコン含有無機薄膜３側の一部を単結晶シリコン基板１として残し、絶縁基板４Ａのシリコン含有無機薄膜３側の一部を絶縁層４として残す（図２（ｅ））。即ち、単結晶シリコン母材１Ａの厚みを薄くして（薄化して）、厚さが１０〜４００μｍ程度の単結晶シリコン基板１とし、絶縁基板４Ａの厚みを薄くして（薄化して）、厚さが１〜１００μｍ程度の絶縁層４とする。
なお、剥離は、イオン注入領域２、５に沿って貼り合わせ基板６の一端から他端に向かうへき開によるものが好ましい。
剥離処理として、例えば好ましくは２００℃以上、より好ましくは３００〜６００℃の加熱を行ってイオン注入した部分に熱的エネルギーをかけてイオン注入した部分に微少なバブル体を発生させることにより剥離を行う方法や、イオン注入した部分が上記熱処理により脆化されていることから、この脆化部分に例えば１ＭＰａ以上５ＭＰａ以下のウェハを破損させないような圧力を適宜選択し、ガスや液体等の流体のジェットを吹き付ける衝撃力のような機械的エネルギーを印加して剥離を行う方法、イオン注入した部分がアモルファス状態になることによりアモルファス部分に吸収される波長の光を照射し光エネルギーを吸収させてイオン注入界面から剥離を行う方法などから選ばれる１つの手法もしくは２つ以上の手法を組み合わせて剥離を行うとよい。
また、単結晶シリコン母材１Ａにおける剥離処理と絶縁基板４Ａにおける剥離処理を同時に行ってもよいし、別々に行ってもよい。
（工程２７：ダメージ層除去工程）
次に、単結晶シリコン基板１と絶縁層４のそれぞれの表層において、上記イオン注入によりダメージを受けて結晶欠陥を生じている層（イオン注入ダメージ層７、８）を除去する。
ここで、イオン注入ダメージ層７、８の除去は、研磨やウェットエッチング又はドライエッチングにより行うことが好ましい。ウェットエッチングとしては、例えばＫＯＨ溶液、ＮＨ4ＯＨ溶液、ＮａＯＨ溶液、ＣｓＯＨ溶液、アンモニア水（２８質量％）、過酸化水素水（３０〜３５質量％）、水（残部）からなるＳＣ−ｌ溶液、ＥＤＰ（エチレンジアミンピロカテコール）溶液、ＴＭＡＨ（４メチル水酸化アンモニウム）溶液、ヒドラジン溶液のうち、少なくとも１つのエッチング溶液を用いて行うとよい。また、ドライエッチングとしては、例えばフッ素系ガス中にイオン注入ダメージ層７、８を曝してエッチングする反応性ガスエッチングやプラズマによりフッ素系ガスをイオン化、ラジカル化してイオン注入ダメージ層７、８をエッチングする反応性イオンエッチング等が挙げられる。
また、本工程において除去対象となる領域は、少なくとも結晶欠陥に拘るイオン注入ダメージ層７、８全てであり、単結晶シリコン基板１、絶縁層４表層の好ましくは１２０ｎｍ以上の厚さ分、より好ましくは１５０ｎｍ以上の厚さ分である。
最後に、単結晶シリコン基板１及び／又は絶縁層４表面を鏡面仕上げする。具体的には、化学機械研磨（ＣＭＰ研磨）を施して鏡面に仕上げるとよい。ここではシリコンウェハの平坦化等に用いられる従来公知のＣＭＰ研磨でよい。なお、このＣＭＰ研磨で上記イオン注入ダメージ層の除去を兼ねてもよい。
以上の工程を経て、単結晶シリコン基板１上にシリコン含有無機薄膜３と高電気絶縁性、高熱伝導性の無機材料からなる絶縁層４とが積層されたインターポーザー用基板２０を製造することができる（図２（ｆ））。
［第３の実施形態］
図３に基づき、本発明に係るインターポーザー用基板の製造方法における製造工程の第３の実施形態を説明する。
本発明に係るインターポーザー用基板の製造方法は、図３に示すように、単結晶シリコン母材への水素イオン（希ガスイオン）注入工程（工程３１）、絶縁基板へのシリコン含有無機薄膜形成工程（工程３２）、シリコン含有無機薄膜の研磨工程（工程３３）、単結晶シリコン母材及び／又は絶縁基板の表面活性化処理工程（工程３４）、単結晶シリコン母材と絶縁基板の貼り合わせ工程（工程３５）、薄化（研磨）処理工程（工程３６）、薄化（剥離）処理工程（工程３７）、ダメージ層除去工程（工程３８）の順に処理を行うものである。
（工程３１：単結晶シリコン母材への水素イオン（希ガスイオン）注入工程）
まず、単結晶シリコン母材１Ａの貼り合わせ面表面から水素イオン又は希ガス（即ち、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン）イオンを注入し、基板中にイオン注入領域２を形成する（図３（ａ））。ここで、単結晶シリコン母材１Ａ及びイオン注入領域２は、第１、２の実施形態で示したものと同じである。
（工程３２：絶縁基板へのシリコン含有無機薄膜形成工程）
次に、絶縁基板４Ａにおいて単結晶シリコン母材１Ａと貼り合わせを行う面にシリコン含有無機薄膜３を形成する（図３（ｂ））。ここで、絶縁基板４Ａ及びシリコン含有無機薄膜３は第２の実施形態で示したものと同じである。
（工程３３：シリコン含有無機薄膜の研磨工程）
次に、絶縁基板４Ａ上のシリコン含有無機薄膜３表面について平坦化させる研磨を行う（図３（ｃ））。研磨処理は化学機械研磨（ＣＭＰ研磨）が好ましい。これは、後述する単結晶シリコン母材１Ａとの貼り合わせが可能な程度に平坦化するものであり、例えば表面粗さＲａ（算術平均粗さ）で０．１〜５ｎｍ程度に平坦化する。なお、シリコン含有無機薄膜３が上記ポリシラザンの加熱生成膜である場合にはこの研磨工程を省略してもよい。
（工程３４：単結晶シリコン母材及び／又は絶縁基板の表面活性化処理工程）
貼り合わせの前に、単結晶シリコン母材１Ａのイオン注入された面と、絶縁基板４Ａのシリコン含有無機薄膜３表面との双方もしくは片方に表面活性化処理を施す。表面活性化処理は第２の実施形態で示したものと同じである。
（工程３５：単結晶シリコン母材と絶縁基板の貼り合わせ工程）
次に、単結晶シリコン母材１Ａのイオン注入された表面と絶縁基板４Ａのシリコン含有無機薄膜３表面とを貼り合わせて貼り合わせ基板６とする（図３（ｄ））。貼り合わせ条件は第２の実施形態で示したものと同じである。
（工程３６：薄化（研磨）処理工程）
次に、貼り合わせ基板６における絶縁基板４Ａを研磨して、絶縁基板４Ａのシリコン含有無機薄膜３側の一部を絶縁層４として残す（図３（ｅ））。即ち、絶縁基板４Ａの厚みを薄くして（薄化して）、厚さが１〜１００μｍ、好ましくは５〜１０μｍ程度の絶縁膜４とする。なお、ここでの絶縁基板４Ａの薄化は、研磨だけに限定されるものではなく、研削、ラップ加工、研磨等の機械的手法やエッチングなどの化学的手法、あるいはそれらを組み合わせた手法を用いるとよい。
（工程３７：薄化（剥離）処理工程）
次に、貼り合わせ基板６における単結晶シリコン母材１Ａのイオン注入した部分に熱的エネルギー、機械的エネルギー又は光的エネルギーを付与して、イオン注入領域２に沿って剥離させ、単結晶シリコン母材１Ａのシリコン含有無機薄膜３側の一部を単結晶シリコン基板１として残す（図３（ｆ））。即ち、単結晶シリコン母材１Ａの厚みを薄くして（薄化して）、厚さが２０〜４００μｍ程度の単結晶シリコン基板１とする。剥離処理条件は第２の実施形態で示したものと同じである。
（工程３８：ダメージ層除去工程）
次に、単結晶シリコン基板１の表層において、上記イオン注入によりダメージを受けて結晶欠陥を生じている層（イオン注入ダメージ層７）を除去する。除去条件は第２の実施形態で示したものと同じである。
最後に、単結晶シリコン基板１表面を鏡面仕上げする。具体的には、化学機械研磨（ＣＭＰ研磨）を施して鏡面に仕上げるとよい。
以上の工程を経て、単結晶シリコン基板１上にシリコン含有無機薄膜３と高電気絶縁性、高熱伝導性の無機材料からなる絶縁層４とが積層されたインターポーザー用基板２０を製造することができる（図３（ｇ））。
以上のようにして得られたインターポーザー用基板１０、２０を半導体装置に適用すると、該半導体装置の高放熱化、高速対応化（良高周波特性化）を図ることが可能となる。
以下に、実施例及び比較例を挙げて、本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
［実施例１］
次の手順で評価用サンプルを作製した。
６インチ単結晶シリコン母材（厚さ６２５μｍ）に、ドーズ量６．０×１０16ａｔｏｍｓ／ｃｍ2で水素イオンを注入した。
次に、その単結晶シリコン母材のイオン注入面に平均粒径５００ｎｍのダイヤモンド粉でダイヤモンドの核を生成させた後に、ＣＶＤ法で絶縁層としてダイヤモンド層を形成した。詳しくは、原料ガスとして、水素ガス、メタンガスを使用し、マイクロ波プラズマＣＶＤ装置にて、圧力１３０Ｔｏｒｒ、マイクロ波電力５ｋＷで３時間処理してダイヤモンド膜を作製した。このときのダイヤモンド層の厚さは１０００ｎｍであった。
次に、上記単結晶シリコン母材のイオン注入領域で剥離する処理を行い、厚さ１００μｍの単結晶シリコン基板の上に厚さ１μｍのダイヤモンド層を有する（ダイヤモンド／単結晶シリコン）積層基板（インターポーザー用基板）を得た。
［実施例２］
次の手順で評価用サンプルを作製した。
溶媒ｎ−ジブチルエーテルにパーヒドロポリシラザンを２０質量％含む溶液（サンワ化学製トレスマイル、型番ＡＮＮ１２０−２０）２ｍＬを６インチ単結晶シリコン母材（実施例１と同じもの）上にスピンコートし、１５０℃で３分間加熱して溶媒を除去した。その後、大気中８００℃で３分間加熱する焼成処理を行い、塗膜をＳｉＯ2膜（シリコン含有無機薄膜）へ転化させた。焼成処理後の膜厚は１００ｎｍであった。
次に、この単結晶シリコン母材のＳｉＯ2膜形成面からドーズ量６．０×１０16ａｔｏｍｓ／ｃｍ2で水素イオンを注入した。このときのイオン打ち込み深さは１００μｍである。
また、別途用意した６インチのサファイア基板（厚さ６２５μｍ）の一方の面からドーズ量６．０×１０16ａｔｏｍｓ／ｃｍ2で水素イオンを注入した。このときのイオン打ち込み深さは１０μｍである。
次いで、単結晶シリコン母材のＳｉＯ2膜形成面とサファイア基板のイオン注入面とをプラズマ処理をした後、両者をＳｉＯ2膜を介するように貼り合わせ、積層した。
次に、この貼り合わせ基板の単結晶シリコン母材及びサファイア基板それぞれの水素イオン注入領域でそれぞれ剥離させて、厚さ１００μｍの単結晶シリコン基板の上に、厚さ１００ｎｍのＳｉＯ2膜、厚さ１０μｍのサファイア層がこの順番で積層された（サファイア／ＳｉＯ2／単結晶シリコン）積層基板（インターポーザー用基板）を得た。
［実施例３］
次の手順で評価用サンプルを作製した。
まず、６インチ単結晶シリコン母材（実施例１と同じもの）の一方の面からドーズ量６．０×１０16ａｔｏｍｓ／ｃｍ2で水素イオンを注入した。このときのイオン打ち込み深さは１００μｍである。
次に、別途用意した窒化シリコン焼結基板（厚さ４００μｍ品、日本ファインセラミックス社製）の一方の面に、熱ＣＶＤ法で厚さ１００ｎｍの窒化シリコン膜（シリコン含有無機薄膜）を形成し、その窒化シリコン膜を更にＣＭＰ研磨で表面粗さＲａ＝０．２ｎｍに超平坦化した。
次いで、単結晶シリコン母材のイオン注入面と窒化シリコン焼結基板とを窒化シリコン膜を介するように貼り合わせ、積層した。
次に、窒化シリコン焼結基板を厚さ１０μｍになるまで研磨した。更に、単結晶シリコン母材の水素イオン注入領域で剥離させて、厚さ１００μｍの単結晶シリコン基板の上に、厚さ１００ｎｍの窒化シリコン膜、厚さ１０μｍの窒化シリコン層がこの順番で積層された（窒化シリコン／窒化シリコン／単結晶シリコン）積層基板（インターポーザー用基板）を得た。
［比較例１］
実施例２において、ＳｉＯ2膜（シリコン含有無機薄膜）の焼成温度を４５０℃に変更し、それ以外は実施例２と同様にして、積層基板を作製した。
〔評価方法及び結果〕
＜接合性及び熱処理後の剥がれ・ボイド発生有無の確認＞
以上のようにして得られた積層基板のサンプルをＮ2雰囲気下で１，０００℃の加熱処理を行い、接合界面（実施例１については単結晶シリコン基板とダイヤモンド膜の界面、実施例２、３及び比較例１についてはシリコン含有無機薄膜と単結晶シリコン基板あるいは絶縁層との界面）からの剥がれやボイド発生の有無を確認した。なお、接合界面における剥がれやボイド発生の有無は超音波顕微鏡で調べた。その結果、比較例１、即ち焼成温度４５０℃のＳｉＯ2膜については、接合界面で著しいボイドの発生が見られた。一方、実施例１〜３については接合界面に剥がれやボイドの発生は見られなかった。比較例１では、ＳｉＯ2膜中のシラノール基の縮合あるいは膜中の水分が接合用の熱処理によってガスとなり、接合界面に拡散・保持されたためにボイドが生成したものと思われる。
次に、作製された実施例１〜３、比較例１の積層基板、参考用としての単結晶シリコン基板厚さ１００μｍを用いて、ＣＯ2レーザやＹＡＧレーザを使用したレーザ加工によってスルーホール（開口部）を形成した。このようにして得られた開口部に、銅を５μｍ、ニッケルを３μｍ、Ａｕを０．１μｍのそれぞれの厚みとなるように、電解メッキにより導体層、導体回路を得た。その後、積層基板を所定のサイズに裁断することにより、小片化されたインターポーザーを得た。
このようにして得られたインターポーザーに、１５０μｍ厚で１０×１０ｍｍのサイズの半導体素子２個をフリップチップ工法により接続した。上記半導体素子に形成された接続用バンプは錫、銀からなる鉛フリーはんだであり、サイズはφ１００μｍ、バンプピッチは２００μｍであった。フリップチップ工法により接続された半導体素子とインターポーザーの間の空隙には、キャピラリー充填法によりアンダーフィル材（住友ベークライト製ＣＲＰ−４１５２Ｄ）を充填し硬化させた。更に、半導体素子搭載部外周に設けた導体パッド上に、φ５００μｍのはんだボールを所定個数形成することにより、２個の半導体素子を搭載した半導体パッケージを得た。
このようにして得られた半導体パッケージは、所定のプリント配線板に搭載され半導体装置としての動作確認試験に供せられ、実施例１〜３については半導体装置としての動作に何の問題も無いことが確認され、高速動作できることを確認した。
なお、高速動作性はダブルパルス法により評価した。ダブルパルス法は、ＹＡＧレーザなどのレーザ光を例えばエネルギー密度３Ｊ／ｃｍ2で照射し、応答速度を例えば岩通株式会社製パターンジェネレータＤＧ−８０００などでオシロスコープから測定するものである。良好、不良の判断は応答速度から行ない、１００ｎｓ以下を良好、１００ｎｓ未満を不良として判断した。
また、比較例１及び単結晶シリコン基板のものは高速動作性が不良であった。
また、実施例１〜３、比較例１及び単結晶シリコン基板について、以下の条件で熱伝導率及び体積固有抵抗値を測定した。
＜熱伝導率の測定＞
ＪＩＳ Ｒ２６１８に記載の非定常熱線法（プローブ法）に準拠し、熱伝導測定計（ＱＴＭ−５００：京都電子工業株式会社）にて熱伝導率を測定した。
＜体積固有抵抗値測定＞
ＪＩＳ Ｈ０６０２−１９９５に基づいて、直流４探針法により測定した。
以上の結果を表１に示す。
Figure 0006252656
なお、これまで本発明を図面に示した実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用効果を奏する限り、本発明の範囲に含まれるものである。
１ 単結晶シリコン基板
１Ａ 単結晶シリコン母材
２、５ イオン注入領域
３ シリコン含有無機薄膜
４ 絶縁層
４Ａ 絶縁基板
６ 貼り合わせ基板（接合体）
７、８ イオン注入ダメージ層
１０、２０ インターポーザー用基板

Claims (16)

  1. 厚さ２０〜４００μｍの単結晶シリコン基板と、該単結晶シリコン基板上に、窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜と、窒化アルミニウム又は窒化シリコンからなる厚さ１〜１００μｍの熱伝導性の絶縁層とがこの順番で積層されたインターポーザー用基板。
  2. 上記シリコン含有無機薄膜の厚さが１０ｎｍ〜１０μｍである請求項１記載のインターポーザー用基板。
  3. 上記シリコン含有無機薄膜は、窒化シリコン又は酸窒化シリコンからなる化学的蒸着膜又は物理的蒸着膜、もしくはポリシラザンの加熱生成膜である請求項１又は２記載のインターポーザー用基板。
  4. 板状の単結晶シリコン母材と窒化アルミニウム又は窒化シリコンからなる絶縁基板の貼り合わせを行う面の少なくともいずれかに窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜を形成し、次に、上記単結晶シリコン母材と絶縁基板とを該シリコン含有無機薄膜を介して貼り合わせ、その後、上記単結晶シリコン母材を厚さ２０〜４００μｍの単結晶シリコン基板と成し、上記絶縁基板を厚さ１〜１００μｍの絶縁層と成して、単結晶シリコン基板上に熱伝導性の絶縁層を有するインターポーザー用基板を得るインターポーザー用基板の製造方法。
  5. 上記シリコン含有無機薄膜の厚さが１０ｎｍ〜１０μｍである請求項４記載のインターポーザー用基板の製造方法。
  6. 上記シリコン含有無機薄膜は、化学的蒸着法又は物理的蒸着法で形成された窒化シリコン又は酸窒化シリコンからなる薄膜、もしくはポリシラザンの加熱生成膜である請求項４又は５記載のインターポーザー用基板の製造方法。
  7. 上記ポリシラザンの加熱生成膜は、ポリシラザンを含有する塗膜を形成し、該塗膜を６００℃以上１，２００℃以下に加熱する焼成処理を行って形成したシリコン含有無機薄膜である請求項６記載のインターポーザー用基板の製造方法。
  8. 上記焼成処理が、窒素を含む不活性雰囲気下、もしくは減圧下で行われる請求項７記載のインターポーザー用基板の製造方法。
  9. 上記ポリシラザンがパーヒドロポリシラザンである請求項６〜８のいずれか１項記載のインターポーザー用基板の製造方法。
  10. 上記単結晶シリコン母材表面又は単結晶シリコン母材上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成し、上記単結晶シリコン母材と絶縁基板とをシリコン含有無機薄膜を介して貼り合わせた後、上記イオン注入領域で単結晶シリコン母材の一部を剥離させ、その残りを単結晶シリコン基板とするものである請求項４〜９のいずれか１項記載のインターポーザー用基板の製造方法。
  11. 上記絶縁基板表面又は絶縁基板上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成することを行い、上記単結晶シリコン母材と絶縁基板とをシリコン含有無機薄膜を介して貼り合わせた後、上記イオン注入領域で絶縁基板の一部を剥離させ、その残りを絶縁層とするものである請求項１０記載のインターポーザー用基板の製造方法。
  12. 上記単結晶シリコン母材と絶縁基板とをシリコン含有無機薄膜を介して貼り合わせた後、少なくとも研磨を行って上記絶縁基板の厚さを薄くして絶縁層とするものである請求項１０記載のインターポーザー用基板の製造方法。
  13. 板状の単結晶シリコン母材とサファイア、アルミナ、窒化アルミニウム又は窒化シリコンからなる絶縁基板の貼り合わせを行う面の少なくともいずれかに窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜を形成し、上記単結晶シリコン母材表面又は単結晶シリコン母材上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成し、上記絶縁基板表面又は絶縁基板上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成することを行い、次に、上記単結晶シリコン母材と絶縁基板とを該シリコン含有無機薄膜を介して貼り合わせ、その後、上記単結晶シリコン母材における上記イオン注入領域で単結晶シリコン母材の一部を剥離させ、その残りを厚さ２０〜４００μｍの単結晶シリコン基板と成し、上記絶縁基板における上記イオン注入領域で絶縁基板の一部を剥離させ、その残りを厚さ１〜１００μｍの絶縁層と成して、単結晶シリコン基板上に熱伝導性の絶縁層を有するインターポーザー用基板を得るインターポーザー用基板の製造方法。
  14. 板状の単結晶シリコン母材とサファイア、アルミナ、窒化アルミニウム又は窒化シリコンからなる絶縁基板の貼り合わせを行う面の少なくともいずれかに窒化シリコン又は酸窒化シリコンからなるシリコン含有無機薄膜を形成し、上記単結晶シリコン母材表面又は単結晶シリコン母材上に形成したシリコン含有無機薄膜表面からイオンを注入してイオン注入領域を形成し、次に、上記単結晶シリコン母材と絶縁基板とを該シリコン含有無機薄膜を介して貼り合わせ、その後、上記単結晶シリコン母材における上記イオン注入領域で単結晶シリコン母材の一部を剥離させ、その残りを厚さ２０〜４００μｍの単結晶シリコン基板と成し、上記絶縁基板について少なくとも研磨を行って該絶縁基板の厚さを薄くして厚さ１〜１００μｍの絶縁層と成して、単結晶シリコン基板上に熱伝導性の絶縁層を有するインターポーザー用基板を得るインターポーザー用基板の製造方法。
  15. 上記シリコン含有無機薄膜の厚さが１０ｎｍ〜１０μｍである請求項１３又は１４記載のインターポーザー用基板の製造方法。
  16. 上記シリコン含有無機薄膜は、化学的蒸着法又は物理的蒸着法で形成された窒化シリコン又は酸窒化シリコンからなる薄膜、もしくはポリシラザンの加熱生成膜である請求項１３〜１５のいずれか１項記載のインターポーザー用基板の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
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KR20170039135A (ko) * 2014-08-01 2017-04-10 아사히 가라스 가부시키가이샤 무기막을 구비한 지지 기판 및 유리 적층체, 그리고, 그것들의 제조 방법 및 전자 디바이스의 제조 방법
CN114655953B (zh) 2014-08-08 2024-07-23 住友电气工业株式会社 制造金刚石的方法、金刚石、金刚石复合基板、金刚石接合基板和工具
FR3028050B1 (fr) * 2014-10-29 2016-12-30 Commissariat Energie Atomique Substrat pre-structure pour la realisation de composants photoniques, circuit photonique et procede de fabrication associes
JP6770089B2 (ja) * 2016-11-11 2020-10-14 信越化学工業株式会社 複合基板、表面弾性波デバイスおよび複合基板の製造方法
JP6894754B2 (ja) * 2017-05-10 2021-06-30 ローム株式会社 半導体装置
CN108010834A (zh) * 2017-11-22 2018-05-08 电子科技大学 一种柔性单晶薄膜及其制备与转移方法
JP2019220647A (ja) * 2018-06-22 2019-12-26 株式会社アルバック 表面処理方法、プリント配線板の製造方法、および、表面処理装置
JP7404665B2 (ja) * 2019-06-07 2023-12-26 Ｔｏｐｐａｎホールディングス株式会社 フリップチップパッケージ、フリップチップパッケージ基板およびフリップチップパッケージの製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160365A (ja) * 1986-12-24 1988-07-04 Sumitomo Electric Ind Ltd 半導体装置用絶縁基板
JP2003017723A (ja) * 2001-06-29 2003-01-17 Shin Etsu Handotai Co Ltd 半導体薄膜の製造方法及び太陽電池の製造方法
JP2005086089A (ja) * 2003-09-10 2005-03-31 Seiko Epson Corp ３次元デバイスの製造方法
JP4342895B2 (ja) * 2003-10-06 2009-10-14 東京エレクトロン株式会社 熱処理方法及び熱処理装置
JP4728030B2 (ja) * 2005-04-14 2011-07-20 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
JP5064692B2 (ja) * 2006-02-09 2012-10-31 信越化学工業株式会社 Ｓｏｉ基板の製造方法
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
JP2010114431A (ja) * 2008-10-10 2010-05-20 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したｓｏｓ基板の製造方法
JP5091221B2 (ja) * 2009-12-28 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2012138463A (ja) * 2010-12-27 2012-07-19 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハの評価方法

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