JP6250315B2 - 半導体装置及びその駆動方法 - Google Patents

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Description

本発明は、半導体装置に関する。特に、動作中に電力供給が適宜停止される半導体装置に関する。また、当該半導体装置の駆動方法に関する。なお、本明細書中において、半導体装置とは、半導体特性を利用することで機能する装置を指す。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種多様な構成を有している。一般的には、データ又はプログラムを記憶するためのメインメモリに加えて、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられていることが多い。レジスタは、演算処理又はプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させるために設けられている。
レジスタ及びキャッシュメモリには、メインメモリと比較して、データの書き込み及び読み出しなどの動作が高速であることが求められる。よって、レジスタとしてはフリップフロップが、キャッシュメモリとしてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが多い。
ところで、消費電力を抑えるため、適宜（例えば、データの入出力が行われない期間）半導体装置への電源電圧の供給を停止することが好ましい。ただし、フリップフロップ、及びＳＲＡＭ等は、揮発性の記憶装置である。よって、半導体装置への電源電圧の供給を停止する場合には、電源電圧の供給再開後にレジスタ及びキャッシュメモリ等の揮発性の記憶装置において消失したデータを復元することが必要となる。例えば、外部に設けられている補助記憶装置から必要なデータを読み出し、読み出したデータを信号処理回路内の揮発性の記憶装置に改めて書き込むなどの動作が必要となる。これは、当該信号処理回路の動作遅延に直結する。
これに対して、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置する半導体装置が開発されている。例えば、特許文献１では、電源電圧の供給を停止する前にフリップフロップなどに保持されているデータを強誘電体メモリへと退避させ、電源電圧の供給を再開した後に強誘電体メモリに退避されているデータをフリップフロップなどに復元する技術が開示されている。
特開平１０−０７８８３６号公報
本発明の一態様は、新規な半導体装置及びその駆動方法を提供することを目的の一とする。例えば、消費電力の低減及び動作遅延の抑制を図ることが可能な中央演算処理装置などの半導体装置を提供することを目的の一とする。
本発明の一態様の半導体装置では、演算処理によって適宜書き換えられるデータを保持するノード（揮発性）と、当該データが退避（移動）されることになるノードとをチャネルが酸化物半導体層に形成されるトランジスタのソース及びドレインを介して電気的に接続させる。なお、当該トランジスタは、オフ電流値が極めて低い。そのため、後者のノードから当該トランジスタを介して電荷がリークすることがほとんどない。その結果、後者のノードでは、電源電圧の供給が停止される期間においてもデータを保持することが可能である。なお、本明細書において、電源電圧の供給を停止するとは、電源電圧（高電源電位及び低電源電位）を供給しない、又は電源電圧（高電源電位と低電源電位の電位差）をゼロ若しくは実質的にゼロにすることを意味する。
そして、当該半導体装置においては、電源電圧の供給を停止する前にデータ及び当該データを反転したデータ（反転データ）を退避させ、電源電圧の供給を再開した後に両者を比較することによって電源電圧の供給を停止する直前の演算処理によって得られたデータを復元することが可能である。
例えば、本発明の一態様は、電源電圧が供給されている期間において、１及び０の一方に対応する電位をデータとして保持することが可能な第１のノードと、電源電圧が供給されている期間において、１及び０の他方に対応する電位を反転データとして保持することが可能な第２のノードと、電源電圧が供給されているか否かに依存せずにデータを保持することが可能な第３のノードと、電源電圧が供給されているか否かに依存せずに反転データを保持することが可能な第４のノードと、第１のノードと第３のノードを電気的に接続させるか否かを制御することが可能であり且つチャネルが酸化物半導体層に形成される第１のトランジスタと、第２のノードと第４のノードを電気的に接続させるか否かを制御することが可能であり且つチャネルが酸化物半導体層に形成される第２のトランジスタと、第１の入力信号として第３のノードの電位が入力され、第２の入力信号として第４のノードの電位が入力されているコンパレータと、を有する半導体装置である。
また、当該半導体装置の駆動方法であって、第１のトランジスタをオンすることによってデータを第１のノードから第３のノードに退避させ、且つ第２のトランジスタをオンすることによって反転データを第２のノードから第４のノードに退避させる第１のステップと、第１のステップ後に電源電圧の供給を停止する第２のステップと、第２のステップ後に電源電圧の供給を再開する第３のステップと、第３のステップ後にコンパレータの出力信号に基づいて第２のステップ前に第１のノードに保持されていたデータ及び第２のノードに保持されていた反転データが復元される第４のステップと、を有する半導体装置の駆動方法も本発明の一態様である。
本発明の一態様の半導体装置では、電源電圧の供給を適宜停止することによって消費電力の低減を図ることが可能である。また、電源電圧の供給を停止する前におけるデータの退避及び電源電圧の供給を再開した後におけるデータの復元によって動作遅延の抑制を図ることが可能である。
（Ａ）半導体装置の構成例を示す図、（Ｂ）半導体装置に供給される電位及び信号の一例を示すタイミングチャート。 （Ａ）演算部の構成例を示す図、（Ｂ）演算部に供給される電位及び信号の一例を示すタイミングチャート。 トランジスタの構造例を示す図。 半導体装置の構造例を示す図。 （Ａ）〜（Ｆ）電子機器の具体例を示す図。
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
＜半導体装置の構成例及びその駆動方法例＞
図１（Ａ）は、本発明の一態様の半導体装置の構成例を示す図であり、図１（Ｂ）は、図１（Ａ）に示す半導体装置に供給される電源電位Ｖ１、Ｖ２及び信号ＯＳ＿ＷＥのタイミングチャートの一例を示す図である。
図１（Ａ）に示す半導体装置は、演算処理を行う演算部１と、演算部１で保持されているデータが退避されるデータ退避部２とを有する。
演算部１は、電源電位Ｖ１及び電源電位Ｖ２が供給され、両者の電位差を電源電圧として動作することが可能である。なお、ここでは、電源電位Ｖ１は、高電源電位ＶＤＤと低電源電位ＶＳＳのいずれかの電位となり、電源電位Ｖ２は、低電源電位ＶＳＳとなることとする。また、演算部１には、電源電圧が供給されている（電源電位Ｖ１が高電源電位ＶＤＤとなる）期間Ｔ１、Ｔ４において、１及び０の一方に対応する電位をデータとして保持することが可能なノード（Ｎｏｄｅ＿１）と１及び０の他方に対応する電位をデータ（反転データ）として保持することが可能なノード（Ｎｏｄｅ＿２）が設けられている。
データ退避部２は、ゲートが信号ＯＳ＿ＷＥを供給する配線に電気的に接続され、ソース及びドレインの一方が演算部１のノード（Ｎｏｄｅ＿１）に電気的に接続され、ソース及びドレインの他方がノード（Ｎｏｄｅ＿３）に電気的に接続されているトランジスタ２１と、ゲートが信号ＯＳ＿ＷＥを供給する配線に電気的に接続され、ソース及びドレインの一方が演算部１のノード（Ｎｏｄｅ＿２）に電気的に接続され、ソース及びドレインの他方がノード（Ｎｏｄｅ＿４）に電気的に接続されているトランジスタ２２と、一方の電極がノード（Ｎｏｄｅ＿３）に電気的に接続され、他方の電極が電源電位Ｖ２を供給する配線に電気的に接続されているキャパシタ２３と、一方の電極がノード（Ｎｏｄｅ＿４）に電気的に接続され、他方の電極が電源電位Ｖ２を供給する配線に電気的に接続されているキャパシタ２４と、非反転入力端子がノード（Ｎｏｄｅ＿３）に電気的に接続され、反転入力端子がノード（Ｎｏｄｅ＿４）に電気的に接続されているコンパレータ２５とを有する。コンパレータ２５の出力端子は演算部１と電気的に接続されている。なお、図１（Ａ）に示すデータ退避部２において、キャパシタ２３、２４を設けない構成とすることも可能である。図１（Ａ）において、ノード（Ｎｏｄｅ＿３）の電位は、ノード（Ｎｏｄｅ＿３）に接続されているトランジスタ２１のソース又はドレインの電位であり、ノード（Ｎｏｄｅ＿４）の電位は、ノード（Ｎｏｄｅ＿４）に接続されているトランジスタ２２のソース又はドレインの電位である。
ここでは、信号ＯＳ＿ＷＥは、トランジスタ２１、２２のしきい値電圧と、高電源電位ＶＤＤとの和よりも高電位である電位、又は低電源電位ＶＳＳとなる信号である（前者の場合とする）こととする。なお、信号ＯＳ＿ＷＥとして、高電源電位ＶＤＤ又は低電源電位ＶＳＳとなる信号を適用する（後者の場合とする）ことも可能である。後者の場合には、前者の場合と比較して、半導体装置を駆動するのに必要な電源電位数を低減することが可能である。他方、前者の場合には、ノード（Ｎｏｄｅ＿３）及びノード（Ｎｏｄｅ＿４）に高電源電位ＶＤＤを供給することが可能であり、後述するデータの退避を確実に行うことが可能である。
なお、トランジスタ２１、２２は、チャネルが酸化物半導体層に形成されるトランジスタである。また、ノード（Ｎｏｄｅ＿３）に対する電荷の供給経路は、トランジスタ２１のソース及びドレインを介する経路のみであり、ノード（Ｎｏｄｅ＿４）に対する電荷の供給経路は、トランジスタ２２のソース及びドレインを介する経路のみである。ここで、チャネルが酸化物半導体層に形成されるトランジスタのオフ電流値は著しく低い。よって、トランジスタ２１、２２がオフする期間においては、ノード（Ｎｏｄｅ＿３）、（Ｎｏｄｅ＿４）の電位を概略一定に保持することが可能である。その結果、ノード（Ｎｏｄｅ＿３）、（Ｎｏｄｅ＿４）は、電源電圧が供給されるか否かに依存せずにデータを保持することが可能である。すなわち、ノード（Ｎｏｄｅ＿３）には演算部１のノード（Ｎｏｄｅ＿１）で保持されているデータを退避させることが可能であり、ノード（Ｎｏｄｅ＿４）には演算部１のノード（Ｎｏｄｅ＿２）で保持されているデータ（反転データ）を退避させることが可能である。
また、コンパレータ２５は、電源電位Ｖ１及び電源電位Ｖ２が供給され、両者の電位差を電源電圧として動作することが可能である。具体的には、ノード（Ｎｏｄｅ＿３）の電位がノード（Ｎｏｄｅ＿４）の電位よりも高い場合に電源電位Ｖ１、低い場合に電源電位Ｖ２を演算部１に対して出力する。なお、図１（Ａ）に示すデータ退避部２において、コンパレータ２５に電源電位Ｖ１、Ｖ２と異なる電位が供給されている構成とすることも可能である。例えば、電源電位Ｖ１未満であって電源電位Ｖ２を超える電位である電源電位Ｖ３と、電源電位Ｖ２とをコンパレータに供給する構成とすることも可能である。
そして、演算部１では、電源電圧の供給を停止することによって消失した演算部１のノード（Ｎｏｄｅ＿１）、（Ｎｏｄｅ＿２）に保持されていたデータをコンパレータ２５の出力信号に基づいて復元することが可能である。
図１（Ａ）に示す半導体装置においては、電源電圧の供給を停止すること（図１（Ｂ）に示す期間Ｔ３、Ｔ６）によって消費電力の低減を図ることが可能である。また、電源電圧の供給を停止する前にノード（Ｎｏｄｅ＿１）に保持されているデータをノード（Ｎｏｄｅ＿３）に、ノード（Ｎｏｄｅ＿２）に保持されているデータをノード（Ｎｏｄｅ＿４）に退避させ（図１（Ｂ）に示す期間Ｔ２、Ｔ５）、電源電圧の供給を再開した後にコンパレータ２５の出力信号に基づいてノード（Ｎｏｄｅ＿１）、ノード（Ｎｏｄｅ＿２）に保持されていたデータを復元することが可能である。これにより、図１（Ａ）に示す半導体装置においては、動作遅延を抑制することが可能である。
さらに、図１（Ａ）に示す半導体装置では、演算部１におけるデータの復元が２つの情報（ノード（Ｎｏｄｅ＿３）の電位とノード（Ｎｏｄｅ＿４）の電位）に基づいて行われている。この場合、１つの情報に基づいて演算部１におけるデータの復元が行われる半導体装置と比較して、データ退避に要する期間を短縮することが可能である。以下、この点について詳細に述べる。
図１（Ａ）に示す半導体装置におけるデータ退避とは、ノード（Ｎｏｄｅ＿３）の電位をノード（Ｎｏｄｅ＿１）に保持されているデータに対応する電位とし、ノード（Ｎｏｄｅ＿４）の電位をノード（Ｎｏｄｅ＿２）に保持されている反転データに対応する電位とすることである。例えば、ノード（Ｎｏｄｅ＿３）の電位を０に対応する電位から１に対応する電位へと書き換え、ノード（Ｎｏｄｅ＿４）の電位を１に対応する電位から０に対応する電位へと書き換えることになる。
１つの情報に基づいて演算部１におけるデータの復元が行われる半導体装置においても同様である。すなわち、当該半導体装置においては、特定のノードの電位を０に対応する電位から１に対応する電位へと書き換える、又は当該ノードの電位を１に対応する電位から０に対応する電位へと書き換えることになる。
ここで、０に対応する電位から１に対応する電位への書き換えに要する期間と、１に対応する電位から０に対応する電位への書き換えに要する期間とが同一であるとは限らない。例えば、ゲートが当該ノードに電気的に接続されているトランジスタの導通状態に基づいて当該ノードに保持されているデータを判別する場合、当該トランジスタのしきい値電圧に依存して、当該ノードに保持されているデータが１であると判別されるか、又は０であると判別されるかが変化する。具体的には、当該トランジスタのしきい値電圧が１に対応する電位よりも０に対応する電位に近い値である場合には、１に対応する電位から０に対応する電位への書き換えに要する期間が、０に対応する電位から１に対応する電位への書き換えに要する期間よりも長くなる。この場合、（より長い期間である）１に対応する電位から０に対応する電位への書き換えに要する期間を基準としてデータ退避に要する期間を設定せざるを得ない。確実にデータを退避させるためである。
他方、図１（Ａ）に示す半導体装置においては、ノード（Ｎｏｄｅ＿３）の電位とノード（Ｎｏｄｅ＿４）の電位を直接比較するコンパレータ２５の出力信号に基づいてデータの復元が行われる。この場合、コンパレータ２５の出力信号を、０に対応する電位から１に対応する電位へと変化させるのに要する期間と、１に対応する電位から０に対応する電位へと変化させるのに要する期間とは同一となる。すなわち、図１（Ａ）に示す半導体装置においては、より長い期間である方の書き換えに要する期間を基準としてデータ退避に要する期間を設定する必要はない。よって、図１（Ａ）に示す半導体装置においては、動作遅延を抑制することが可能である。
＜演算部１におけるデータの復元の一例＞
図２（Ａ）は、図１（Ａ）に示す半導体装置が有する演算部１の構成例を示す図であり、図２（Ｂ）は、図２（Ａ）に示す半導体装置に供給される電源電位Ｖ１、Ｖ２並びに信号Ｒｅｓｅｔ及び信号ＯＳ＿ＲＤのタイミングチャートの一例を示す図である。なお、ここでは、信号Ｒｅｓｅｔ及び信号ＯＳ＿ＲＤは、高電源電位ＶＤＤ又は低電源電位ＶＳＳとなる信号であることとする。
図２（Ａ）に示す演算部１は、一方の入力端子に信号Ｒｅｓｅｔが入力されるＮＡＮＤゲート１０と、入力端子にＮＡＮＤゲート１０の出力信号又はデータ退避部２のコンパレータ２５の出力信号が入力され、ＮＡＮＤゲート１０の他方の入力端子に信号を出力するインバータ１１と、ＮＡＮＤゲート１０の出力端子とインバータ１１の入力端子を電気的に接続させるか否かを制御するアナログスイッチ１２と、データ退避部２のコンパレータ２５の出力端子とインバータ１１の入力端子を電気的に接続させるか否かを制御するアナログスイッチ１３とを有する。
なお、図２（Ａ）に示す半導体装置においては、演算部１の入力端子（Ｉｎ）、ＮＡＮＤゲート１０の他方の入力端子、及びインバータ１１の出力端子が電気的に接続するノードが図１（Ａ）に示すノード（Ｎｏｄｅ＿２）に対応し、演算部１の出力端子（Ｏｕｔ）及びインバータ１１の入力端子が電気的に接続するノードが図１（Ａ）に示すノード（Ｎｏｄｅ＿１）に対応する。
また、アナログスイッチ１２、１３は、信号ＯＳ＿ＲＤ及び信号ＯＳ＿ＲＤの反転信号（インバータ１４の出力信号）によって、反転動作することになる。すなわち、図２（Ａ）に示す半導体装置においては、アナログスイッチ１２、１３及びインバータ１４によって切り替えスイッチが構成されている。
図２（Ａ）に示す演算部１においては、電源電圧の供給を再開した後であって、信号Ｒｅｓｅｔが高電源電位ＶＤＤとなり且つ信号ＯＳ＿ＲＤが高電源電位ＶＤＤとなる期間（図２（Ｂ）に示す期間Ｔ＿ＲＤ）において、ノード（Ｎｏｄｅ＿１）及びノード（Ｎｏｄｅ＿２）のデータを復元することが可能である。
＜チャネルが酸化物半導体層に形成されるトランジスタの一例＞
図３は、チャネルが酸化物半導体層に形成されるトランジスタの構造例を示す図である。図３に示すトランジスタは、絶縁表面を有する層３０上に設けられている酸化物半導体層３１と、酸化物半導体層３１の一端と接する導電層３２と、酸化物半導体層３１の他端と接する導電層３３と、酸化物半導体層３１及び導電層３２、３３上に設けられている絶縁層３４と、絶縁層３４上に設けられている導電層３５とを有する。なお、図３に示すトランジスタにおいては、導電層３２、３３がソース及びドレインとして機能し、絶縁層３４がゲート絶縁膜として機能し、導電層３５がゲートとして機能する。
＜１．酸化物半導体層３１の具体例＞
＜（１）酸化物半導体材料について＞
酸化物半導体層３１として、少なくともインジウムを含む膜を適用することができる。特に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する膜を適用することが好ましい。
また、酸化物半導体層３１として、スズ、ハフニウム、アルミニウム、若しくはジルコニウム、又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をスタビライザーとして含む膜を適用することもできる。
例えば、酸化物半導体層３１として、酸化インジウム膜、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物膜、Ｉｎ−Ｍｇ系酸化物膜、Ｉｎ−Ｇａ系酸化物膜、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｌａ−Ｚｎ系酸化物膜、Ｉｎ−Ｃｅ−Ｚｎ系酸化物膜、Ｉｎ−Ｐｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｎｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｕ−Ｚｎ系酸化物膜、Ｉｎ−Ｇｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｄｙ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｏ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｙｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｌｕ−Ｚｎ系酸化物膜、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物膜を適用することができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
なお、酸化物半導体層３１を構成する酸素の一部は窒素で置換されてもよい。
＜（２）酸化物半導体の結晶構造について＞
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
なお、酸化物半導体層３１として、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜（３）酸化物半導体の層構造について＞
酸化物半導体層３１として、単一層からなる酸化物半導体膜のみならず複数種の酸化物半導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物半導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を酸化物半導体層３１として適用することができる。
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体層３１として適用することもできる。具体的には、絶縁層３４側に設けられる第１の酸化物半導体膜（以下、上層ともいう）と、絶縁表面を有する層３０側に設けられ、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、下層ともいう）とを含む層を酸化物半導体層３１として適用することもできる。
＜２．導電層３２、３３の具体例＞
導電層３２、３３として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合金、又はこれらの元素を含む窒化物からなる膜を適用することができる。また、これらの膜の積層を適用することもできる。
＜３．絶縁層３４の具体例＞
絶縁層３４として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもできる。なお、絶縁層３４として酸化アルミニウム膜を適用することが好ましい。酸化アルミニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。よって、絶縁層３４として酸化アルミニウム膜を含む層を適用することで、酸化物半導体層３１からの酸素の脱離を防止するとともに、酸化物半導体層３１への水素などの不純物の混入を防止することができる。
また、絶縁層３４として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート膜、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））膜、又は酸化ランタン膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる。このような膜を用いることでゲートリーク電流の低減が可能である。
＜４．導電層３５の具体例＞
導電層３５として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金からなる膜を適用することができる。また、導電層３５として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、又は金属窒化膜（ＩｎＮ、ＳｎＮなど）を適用することもできる。これらの窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、これらの膜の積層を適用することもできる。
＜５．付記＞
図３に示すトランジスタにおいては、酸化物半導体層３１への不純物の混入又は酸化物半導体層３１を構成する元素の脱離を抑制することが好ましい。このような現象が生じると、トランジスタの電気的特性が変動するからである。当該現象を抑制する手段としては、トランジスタの上下（絶縁表面を有する層３０及びトランジスタの間と、絶縁層３４及び導電層３５上）にブロッキング効果が高い絶縁層を設ける手段が挙げられる。例えば、当該絶縁層として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもできる。
本実施例では、チャネルが酸化物半導体層に形成されるトランジスタ９０２と、チャネルが単結晶シリコンウェハに形成されるトランジスタ９０１とを含んで構成される半導体装置の構造例及びその作製方法例について図４を参照して説明する。なお、トランジスタ９０２は、図１（Ａ）に示すトランジスタ２１、２２などとして適用することが可能であり、トランジスタ９０１は、図１（Ａ）に示すコンパレータ２５などを構成するトランジスタとして適用することが可能である。
ただし、トランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
図４に示す半導体装置においては、単結晶シリコンウェハを用いて形成されたトランジスタ９０１と、その上階層に酸化物半導体を用いて形成されたトランジスタ９０２とが形成されている。すなわち、本実施例で示す半導体装置は、シリコンウェハを基板として、その上層にトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。
半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図４に示す例においては、トランジスタ９０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。
図４におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば、導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
なお、図４に示すトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。第２のトランジスタをフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、接続するトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。
さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、トランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。
トランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体層に形成されるトランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のトランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、９３３が形成されている。ここでトランジスタ９０２の作製方法について、以下に説明する。
絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施例では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いる。
酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
本実施例では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
本実施例では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本実施例では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施す。
酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施例では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
本実施例では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎｍのタングステン膜を用いる。
なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施例では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。すなわち、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成する。
本実施例では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施例では３００℃とする。
なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施例では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９２６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。
ゲート電極層９３０は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。
ゲート電極層９３０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施例では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ９０２が形成される。
なお、トランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の後に形成されている。よって、図４に示すように、上記作製方法によって得られるトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の上に形成されている。しかし、トランジスタ９０２は、ソース電極層及びドレイン電極層が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６と絶縁膜９２４の間に設けられていても良い。
また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。
なお、本実施例においては、トランジスタ９０２はトップゲート構造としている。また、トランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層を設けた場合、さらにトランジスタ９０２のノーマリーオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることでトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
図４においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。一方、トランジスタ９０１のソース及びドレインの他方は、コンタクトプラグ９１５を介して配線層９１６と電気的に接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、及びコンタクトプラグ９２５を介してトランジスタ９０２のドレイン電極層９２８と電気的に接続している。
配線層９１４、９１８、９１６、９２２及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。
絶縁膜９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
絶縁膜９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。
本発明の一態様に係る半導体装置は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。
このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図５に示す。
図５（Ａ）は、携帯型ゲーム機を示す図である。図５（Ａ）に示す携帯型ゲーム機は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図５（Ｂ）は、携帯情報端末を示す図である。図５（Ｂ）に示す携帯情報端末は、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図５（Ｃ）は、ノート型パーソナルコンピュータを示す図である。図５（Ｃ）に示すノート型パーソナルコンピュータは、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図５（Ｄ）は、電気冷凍冷蔵庫を示す図である。図５（Ｄ）に示す電気冷凍冷蔵庫は、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図５（Ｅ）は、ビデオカメラを示す図である。図５（Ｅ）に示すビデオカメラは、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
図５（Ｆ）は、普通自動車を示す図である。図５（Ｆ）に示す普通自動車は、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
１ 演算部
２ データ退避部
１０ ＮＡＮＤゲート
１１ インバータ
１２ アナログスイッチ
１３ アナログスイッチ
１４ インバータ
２１ トランジスタ
２２ トランジスタ
２３ キャパシタ
２４ キャパシタ
２５ コンパレータ
３０ 層
３１ 酸化物半導体層
３２ 導電層
３３ 導電層
３４ 絶縁層
３５ 導電層
９００ 基板
９０１ トランジスタ
９０２ トランジスタ
９０４ ウェル
９０６ 不純物領域
９０７ ゲート絶縁膜
９０８ ゲート電極層
９０９ サイドウォール絶縁膜
９１０ 絶縁膜
９１１ 絶縁膜
９１２ 絶縁膜
９１３ コンタクトプラグ
９１４ 配線層
９１５ コンタクトプラグ
９１６ 配線層
９１７ コンタクトプラグ
９１８ 配線層
９１９ 絶縁膜
９２０ 絶縁膜
９２１ コンタクトプラグ
９２２ 配線層
９２３ バックゲート電極層
９２４ 絶縁膜
９２５ コンタクトプラグ
９２６ 酸化物半導体膜
９２７ ソース電極層
９２８ ドレイン電極層
９２９ ゲート絶縁膜
９３０ ゲート電極層
９３２ 絶縁膜
９３３ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (2)

  1. 演算部と、データ退避部と、を有し、
    前記データ退避部は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、コンパレータと、を有し、
    前記演算部は、前記コンパレータの出力端子と電気的に接続されたアナログスイッチを有し、
    前記アナログスイッチは、前記演算部にある第１のノードと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記演算部にある前記第１のノードと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記コンパレータの、第１の入力端子と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の電極と電気的に接続され、
    前記第１のトランジスタのゲートは、配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記演算部にある第２のノードと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記コンパレータの、第２の入力端子と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の容量素子の電極と電気的に接続され、
    前記第２のトランジスタのゲートは、前記配線と電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ、酸化物半導体に形成されるチャネル形成領域を有することを特徴とする半導体装置。
  2. 演算部と、データ退避部と、を有し、
    前記演算部は、第１のノードと、第２のノードと、を有し、
    前記データ退避部は、第３のノードと、第４のノードと、を有し、
    前記第１のノードは、第１のトランジスタを介して、前記第３のノードと電気的に接続され、
    前記第２のノードは、第２のトランジスタを介して、前記第４のノードと電気的に接続され、
    前記第３のノードは、コンパレータの第１の入力端子と電気的に接続され、
    前記第４のノードは、前記コンパレータの第２の入力端子と電気的に接続され、
    前記コンパレータの出力端子は、前記演算部にあるアナログスイッチを介して、前記第１のノードと電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ、酸化物半導体に形成されるチャネル形成領域を有する半導体装置の駆動方法であって、
    第１の期間において、前記演算部へ電源電圧を供給し、
    第２の期間において、前記第１のノードに保持されているデータを前記第３のノードへ退避し、かつ前記第２のノードに保持されているデータを前記第４のノードへ退避し、
    第３の期間において、前記演算部への電源電圧の供給を停止し、
    第４の期間において、前記演算部へ電源電圧を供給し、前記コンパレータの出力信号に基づき、前記第１のノード、及び前記第２のノードのそれぞれに、データを復元することを特徴とする半導体装置の駆動方法。
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US (1) US9083327B2 (ja)
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KR (1) KR102039194B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201504616TA (en) 2010-06-11 2015-07-30 Ricoh Co Ltd Information storage device, removable device, developer container, and image forming apparatus
TWI525614B (zh) * 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
DE112014006711B4 (de) 2014-05-30 2021-01-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
US12132334B2 (en) * 2018-11-22 2024-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and battery pack
US11988720B2 (en) 2018-12-20 2024-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and battery pack
US12034322B2 (en) * 2019-01-24 2024-07-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method of semiconductor device

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58205226A (ja) 1982-05-25 1983-11-30 Fujitsu Ltd スタンバイ機能を内蔵したマイクロコンピユ−タ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62177794A (ja) 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5218607A (en) 1989-06-23 1993-06-08 Kabushiki Kaisha Toshiba Computer having a resume function and operable on an internal power source
JPH0327419A (ja) 1989-06-23 1991-02-05 Toshiba Corp パーソナルコンピュータ
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5378912A (en) * 1993-11-10 1995-01-03 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region
US5498988A (en) * 1994-11-25 1996-03-12 Motorola, Inc. Low power flip-flop circuit and method thereof
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
GB9614800D0 (en) 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
US6046606A (en) 1998-01-21 2000-04-04 International Business Machines Corporation Soft error protected dynamic circuit
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6639827B2 (en) * 2002-03-12 2003-10-28 Intel Corporation Low standby power using shadow storage
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6989702B2 (en) * 2002-07-11 2006-01-24 Texas Instruments Incorporated Retention register with normal functionality independent of retention power supply
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100519787B1 (ko) * 2002-11-07 2005-10-10 삼성전자주식회사 슬립 모드에서 데이터 보존이 가능한 ｍｔｃｍｏｓ플립플롭 회로
US6775180B2 (en) * 2002-12-23 2004-08-10 Intel Corporation Low power state retention
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006050208A (ja) 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
DE102004055006B4 (de) * 2004-11-15 2012-09-13 Infineon Technologies Ag Flipflop mit zusätzlicher Zustandsspeicherung bei Abschaltung
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
US20070085585A1 (en) * 2005-10-13 2007-04-19 Arm Limited Data retention in operational and sleep modes
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4954639B2 (ja) 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4224094B2 (ja) * 2006-09-27 2009-02-12 株式会社東芝 半導体集積回路装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7868677B2 (en) * 2006-12-28 2011-01-11 Stmicroelectronics Pvt. Ltd. Low power flip-flop circuit
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7626434B2 (en) * 2007-03-30 2009-12-01 Intel Corporation Low leakage state retention circuit
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8289060B2 (en) * 2007-06-22 2012-10-16 Freescale Semiconductor, Inc. Pulsed state retention power gating flip-flop
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7791389B2 (en) * 2008-01-30 2010-09-07 Freescale Semiconductor, Inc. State retaining power gated latch and method therefor
TWI508282B (zh) 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101785887B1 (ko) * 2008-11-21 2017-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
TWI489628B (zh) 2009-04-02 2015-06-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI476917B (zh) 2009-04-16 2015-03-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI397184B (zh) * 2009-04-29 2013-05-21 Ind Tech Res Inst 氧化物半導體薄膜電晶體
KR101823861B1 (ko) * 2009-11-20 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
KR101777643B1 (ko) * 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
KR20200013808A (ko) * 2009-12-25 2020-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
US8242826B2 (en) * 2010-04-12 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Retention flip-flop
TWI525614B (zh) 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
US8493120B2 (en) * 2011-03-10 2013-07-23 Arm Limited Storage circuitry and method with increased resilience to single event upsets
JP6041707B2 (ja) * 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
JP6097101B2 (ja) * 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
US9054678B2 (en) * 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI618075B (zh) * 2012-11-06 2018-03-11 半導體能源研究所股份有限公司 半導體裝置及其驅動方法

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