JP6230797B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP6230797B2
JP6230797B2 JP2013046513A JP2013046513A JP6230797B2 JP 6230797 B2 JP6230797 B2 JP 6230797B2 JP 2013046513 A JP2013046513 A JP 2013046513A JP 2013046513 A JP2013046513 A JP 2013046513A JP 6230797 B2 JP6230797 B2 JP 6230797B2
Authority
JP
Japan
Prior art keywords
transistor
wiring
potential
film
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013046513A
Other languages
English (en)
Other versions
JP2013218311A (ja
JP2013218311A5 (ja
Inventor
小山　潤
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013046513A priority Critical patent/JP6230797B2/ja
Publication of JP2013218311A publication Critical patent/JP2013218311A/ja
Publication of JP2013218311A5 publication Critical patent/JP2013218311A5/ja
Application granted granted Critical
Publication of JP6230797B2 publication Critical patent/JP6230797B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3406—Control of illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Thin Film Transistor (AREA)
  • Control Of El Displays (AREA)

Description

本発明は、表示装置に関する。特に、各画素にチャネルが酸化物半導体層に形成されるトランジスタが設けられているアクティブマトリクス型の表示装置に関する。
発光素子を用いた表示装置は視認性が高く、薄型化に最適であると共に、視野角にも制限が無いため、ＣＲＴ（ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ）や液晶表示装置に替わる表示装置として注目されている。発光素子を用いたアクティブマトリクス型の表示装置は、具体的に提案されている構成がメーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を制御するトランジスタと、該発光素子に供給される電流を制御するトランジスタ（駆動トランジスタ）とが、各画素に設けられている。
画素に設けられるトランジスタのすべてを同じ極性とすることで、トランジスタの作製工程の低減を図ることができる。特許文献１では、ｎチャネル型のトランジスタのみで画素が構成された表示装置が開示されている。
特開２００３−１９５８１０号公報
ところで、画素を構成するｎチャネル型トランジスタとして、チャネルが酸化物半導体層に形成されるトランジスタが期待されている。当該トランジスタは、非晶質シリコン層にチャネルが形成されるトランジスタと比較して、電界効果移動度が高く、また、各画素に当該トランジスタが設けられる表示装置の大型化を図ることが可能であるからである。
また、酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が著しく低いという特徴を備える。これは、当該トランジスタがスイッチとして好ましいことを意味する。ただし、当該トランジスタを有する表示装置に対する電源電圧の供給を停止した場合に不具合を生じることがある。具体的には、電源電圧の供給を停止した場合であっても、画素の特定のノードに電荷が保持され続けうる。そのため、再度、表示装置に対して電源電圧の供給を再開した場合などに表示に不具合が生じることがある。
上述した課題に鑑み、本発明の一態様において、表示装置の表示不良を抑制することを目的の一とする。
本発明の一態様は、複数の画素がマトリクス状に配設されている表示装置であって、画素は、発光素子と、ゲートとソース間の電圧に応じた電流を発光素子に供給する駆動トランジスタと、駆動トランジスタのゲートに所望の電位を供給するか否かを選択する第１のトランジスタと、駆動トランジスタのゲートとソースを電気的に接続させるか否かを選択する第２のトランジスタと、を有し、第１のトランジスタ及び第２のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタである表示装置である。
なお、駆動トランジスタのソースから出力される電流が発光素子に対して供給される場合には、さらに、当該駆動トランジスタのしきい値電圧に依存せずに発光素子に供給される電流を制御する手段を画素に設けることが好ましい。例えば、ドレインが高電源電位を供給する配線に電気的に接続されるｎチャネル型のトランジスタを駆動トランジスタとして適用する場合には、当該手段を画素に設けることが好ましい。
本発明の一態様の表示装置においては、各画素に設けられている駆動トランジスタのゲートとソースを電気的に接続させるか否かを選択することが可能である。また、駆動トランジスタのゲートと他のノードとの電気的な接続をチャネルが酸化物半導体層に形成されるトランジスタによって制御する。これにより、駆動トランジスタのゲートと電気的に接続するノードに蓄積されている電荷の保持と放出を任意に行うことが可能となる。例えば、当該表示装置に対する電源電圧の供給を停止する前、又は電源電圧の供給再開後であって発光素子に電流が供給される前に駆動トランジスタのゲートとソースを電気的に接続させることで駆動トランジスタをオフ状態とすることが可能である。これにより、当該表示装置に対する電源電圧の供給を再開した際の表示不良を抑制することが可能である。
画素の構成例を示す回路図。 （Ａ）、（Ｂ）画素の構成例を示す回路図。 タイミングチャートの一例を示す図。 （Ａ）〜（Ｄ）画素の動作を説明するための図。 タイミングチャートの一例を示す図。 （Ａ）〜（Ｄ）画素の動作を説明するための図。 画素の構造例を示す回路図。 タイミングチャートの一例を示す図。 表示装置の構造例を示す断面図。 表示装置の一例を示す斜視図。 （Ａ）〜（Ｄ）電子機器の具体例を示す図。
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
なお、以下において「電気的に接続」とは、電流、電圧又は電位が、供給可能、又は伝送可能な状態に相当する。従って、電気的に接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、又は伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。
また、回路図上では独立している構成要素どうしが接続されている場合であっても、実際には、配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合がある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
図１は、本実施の形態に係る表示装置が有する画素１０の構成例を示す回路図である。図１に示す画素１０は、トランジスタ１〜３と、キャパシタ４と、発光素子５とを有する。なお、トランジスタ１〜３は、チャネルが酸化物半導体層に形成されるｎチャネル型のトランジスタである。
トランジスタ１は、ゲートとソース間の電圧に応じた電流を発光素子５に供給する機能を有する。トランジスタ２は、配線ＳＬとトランジスタ１のゲートを電気的に接続させるか否かを選択する機能を有する。トランジスタ３は、トランジスタ１のゲートとソースを電気的に接続させるか否かを選択する機能を有する。キャパシタ４は、トランジスタ１のゲートとソース間の電圧を保持する機能を有する。発光素子５は、トランジスタ１から供給される電流に応じた輝度で発光する機能を有する。
さらに、トランジスタ１のドレインは、高電源電位（ＶＤＤ）を供給する配線ＶＤＤ＿Ｗに電気的に接続されている。また、トランジスタ２のゲートは、選択信号又は非選択信号を供給する配線ＧＬに電気的に接続されている。また、トランジスタ３のゲートは、リセット信号を供給する配線ＲＬに電気的に接続されている。また、発光素子５のカソードは、低電源電位（ＶＳＳ）を供給する配線ＶＳＳ＿Ｗに電気的に接続されている。
次いで、図１に示す画素１０の動作について説明する。
画素１０では、トランジスタ２のスイッチングによって、配線ＳＬの電位をトランジスタ１のゲートに供給するか否かが選択される。具体的には、トランジスタ２のゲートに選択信号が供給される場合に配線ＳＬの電位がトランジスタ１のゲートに供給され、トランジスタ２のゲートに非選択信号が供給される場合に配線ＳＬの電位がトランジスタ１のゲートに供給されない。そして、トランジスタ１のゲートの電位に応じてトランジスタ１のゲートとソース間の電圧が変動する。これにより、トランジスタ１のゲートに供給される電位に応じた電流が発光素子５に供給されることになる。すなわち、当該電位に応じて発光素子５の発光輝度が制御されることになる。本実施の形態の表示装置においては、複数の画素に設けられている発光素子のそれぞれの発光輝度を当該電位に応じて制御することで所望の表示を行う。
また、画素１０では、トランジスタ３のスイッチングによって、トランジスタ１のゲートとソースが電気的に接続されるか否かが選択される。例えば、表示装置に対する電源電圧の供給を停止する直前の一定期間に渡ってトランジスタ３をオン状態とし、その他の期間に渡ってトランジスタ３をオフ状態とする。これにより、表示装置に対する電源電圧の供給が停止される直前にトランジスタ１のゲートが電気的に接続するノードに蓄積されている電荷を放出させることが可能となる。すなわち、トランジスタ１を確実にオフ状態とすることが可能である。よって、本実施の形態の表示装置においては、電源電圧の供給を再開した際に発光素子５に電流が供給されることがなく、表示不良を抑制することが可能である。
なお、電源電圧の供給を再開した後であって発光素子５に対して電流が供給されうる前（配線ＶＤＤ＿Ｗに高電源電位（ＶＤＤ）が供給され、且つ配線ＶＳＳ＿Ｗに低電源電位（ＶＳＳ）が供給される前）の一定期間に渡ってトランジスタ３をオン状態とすることによっても上記同様の効果を得ることが可能である。
（実施の形態２）
図２（Ａ）、（Ｂ）は、実施の形態１に示す画素１０と異なる画素１００の構成例を示す回路図である。
＜画素の構成例１＞
図２（Ａ）に示す画素１００は、トランジスタ１１〜１６と、キャパシタ１７と、発光素子１８とを有する。なお、トランジスタ１１〜１６は、チャネルが酸化物半導体層に形成されるｎチャネル型のトランジスタである。
トランジスタ１２は、配線ＳＬとキャパシタ１７の一方の電極を電気的に接続させるか否かを選択する機能を有する。トランジスタ１３は、配線ＩＬとトランジスタ１１のゲートを電気的に接続させるか否かを選択する機能を有する。トランジスタ１４は、キャパシタ１７の一方の電極とトランジスタ１１のゲートを電気的に接続させるか否かを選択する機能を有する。トランジスタ１５は、キャパシタ１７の一方の電極と他方の電極を電気的に接続させるか否かを選択する機能を有する。トランジスタ１６は、トランジスタ１１のソースと発光素子１８のアノードを電気的に接続させるか否かを選択する機能を有する。
さらに、トランジスタ１１のドレインは、配線ＶＤＤ＿Ｗに電気的に接続されている。また、トランジスタ１２のゲート及びトランジスタ１３のゲートは、選択信号又は非選択信号を供給する配線Ｇ１に電気的に接続されている。また、トランジスタ１４のゲートは、選択信号又は非選択信号を供給する配線Ｇ２に電気的に接続されている。また、トランジスタ１５のゲートは、リセット信号を供給する配線ＲＬに電気的に接続されている。また、トランジスタ１６のゲートは、選択信号又は非選択信号を供給する配線Ｇ３に電気的に接続されている。また、発光素子１８のカソードは、配線ＶＳＳ＿Ｗに電気的に接続されている。
＜画素の構成例２＞
図２（Ｂ）に示す画素１００は、トランジスタ１１〜１５、１９と、キャパシタ１７と、発光素子１８とを有する。なお、トランジスタ１１〜１５、１９は、チャネルが酸化物半導体層に形成されるｎチャネル型のトランジスタである。
図２（Ｂ）に示す画素１００におけるトランジスタ１２〜１５は、図２（Ａ）に示す画素１００におけるトランジスタ１２〜１５と同様の機能を有する。図２（Ｂ）に示す画素１００におけるトランジスタ１９は、トランジスタ１１のソースと共通電位（Ｖｃｏｍ）を供給する配線Ｖｃｏｍ＿Ｗを電気的に接続させるか否かを選択する機能を有する。なお、共通電位（Ｖｃｏｍ）は、低電源電位（ＶＳＳ）と、発光素子１８の順方向電圧降下との和よりも低い電位であることとする。例えば、共通電位（Ｖｃｏｍ）として低電源電位（ＶＳＳ）を適用することが可能である。
＜画素の動作例１＞
次いで、図２（Ａ）に示す画素１００の動作について説明する。
図３は、図２（Ａ）に示す画素１００に接続される配線Ｇ１〜配線Ｇ３の電位と、配線ＲＬに供給される電位と、配線ＳＬに供給される信号（Ｖｄａｔａ）とのタイミングチャートを示す図である。図３に示すように、図２（Ａ）に示す画素１００の動作は、主に１水平走査期間に含まれる期間Ａにおける動作、及び期間Ｂにおける動作、表示を行う期間Ｃにおける動作、並びにリセット期間における動作に分けることができる。
まず、期間Ａにおいて行われる動作について説明する。期間Ａでは、配線Ｇ１にローレベルの電位が与えられ、配線Ｇ２にローレベルの電位が与えられ、配線Ｇ３にハイレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ１６がオン状態となり、トランジスタ１２〜１５がオフ状態となる。
図４（Ａ）に、期間Ａにおける画素１００の動作を示す。なお、図４（Ａ）では、トランジスタ１２〜１６をスイッチとして表記している（以下、図４（Ｂ）〜（Ｄ）においても同様）。期間Ａでは、上記動作により、トランジスタ１１のソースと電気的に接続するノード（図４において、ａを付記したノード）の電位が、低電源電位（ＶＳＳ）と発光素子１８の順方向電圧降下を加算した電位となる。
次いで、期間Ｂにおいて行われる動作について説明する。期間Ｂでは、配線Ｇ１にハイレベルの電位が与えられ、配線Ｇ２にローレベルの電位が与えられ、配線Ｇ３にローレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ１２、１３がオン状態となり、トランジスタ１４〜１６がオフ状態となる。
なお、期間Ａから期間Ｂに移行する際、配線Ｇ１に与える電位をローレベルからハイレベルに切り替えてから、配線Ｇ３に与える電位をハイレベルからローレベルに切り替えることが望ましい。これにより、ノードａの電位の変動を抑制することができる。
また、配線ＩＬには電位（Ｖ０）が与えられ、配線ＳＬには画像信号の電位（Ｖｄａｔａ）が与えられる。なお、電位（Ｖ０）は、低電源電位（ＶＳＳ）と、トランジスタ１１のしきい値電圧（Ｖｔｈ）と、発光素子１８の順方向電圧降下とを加算した電位よりも高いことが望ましい。
図４（Ｂ）に、期間Ｂにおける画素１００の動作を示す。期間Ｂでは、上記動作により、トランジスタ１１のゲートと電気的に接続するノード（図４において、ｂを付記したノード）に電位（Ｖ０）が与えられるため、トランジスタ１１がオン状態になる。よって、ノードａの電位が電位（Ｖ０−Ｖｔｈ）となるまで上昇する。換言すると、トランジスタ１１のゲートとソース間の電圧（Ｖｇｓ（１１））がしきい値電圧（Ｖｔｈ）になった段階で、トランジスタ１１がオフ状態となる。また、キャパシタ１７の一方の電極と電気的に接続するノード（図４において、ｃを付したノード）には、電位（Ｖｄａｔａ）が与えられる。
次いで、期間Ｃにおいて行われる動作について説明する。期間Ｃでは、配線Ｇ１にローレベルの電位が与えられ、配線Ｇ２にハイレベルの電位が与えられ、配線Ｇ３にハイレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ１４、１６がオン状態となり、トランジスタ１２、１３、１５がオフ状態となる。
なお、期間Ｂから期間Ｃに移行する際、配線Ｇ１に与える電位をハイレベルからローレベルに切り替えてから、配線Ｇ２及び配線Ｇ３に与える電位をローレベルからハイレベルに切り替えることが望ましい。これにより、ノードａの電位の変動を抑制することができる。
図４（Ｃ）に、期間Ｃにおける画素１００の動作を示す。期間Ｃでは、上記動作により、ノードｂに電位（Ｖｄａｔａ）が与えられるため、トランジスタ１１のゲートの電位が（Ｖｄａｔａ）まで上昇する。よって、トランジスタ１１のゲートとソース間の電圧（Ｖｇｓ（１１））が、電位（Ｖｄａｔａ）とノードａの電位（Ｖ０−Ｖｔｈ）の差（Ｖｄａｔａ−Ｖ０＋Ｖｔｈ）となる。このように、トランジスタ１１のゲートとソース間の電圧がトランジスタ１１のしきい値電圧を含む値となっている場合には、トランジスタ１１のしきい値電圧（Ｖｔｈ）のばらつきに依存せずに発光素子１８に供給される電流を制御することが可能となる。また、トランジスタ１１が劣化して、しきい値電圧（Ｖｔｈ）が変化する場合であっても、当該変化に依存せずに発光素子１８に供給される電流を制御することが可能となる。よって、表示ムラを低減でき、高い画質の表示を行うことが可能となる。
次いで、リセット期間において行われる動作について説明する。リセット期間では、配線Ｇ１にローレベルの電位が与えられ、配線Ｇ２にハイレベルの電位が与えられ、配線Ｇ３にハイレベルの電位が与えられ、配線ＲＬにハイレベルの電位が与えられる。よって、トランジスタ１４〜１６がオン状態となり、トランジスタ１２、１３がオフ状態となる。
図４（Ｄ）に、リセット期間における画素１００の動作を示す。リセット期間では、上記動作により、トランジスタ１１のゲートとソースが電気的に接続される。これにより、トランジスタ１１のゲート及びキャパシタ１７の一方の電極に蓄積されていた電荷が、トランジスタ１４〜１６及び発光素子１８を介して放出される。その結果、トランジスタ１１がオフ状態となる。このように、トランジスタ１１を確実にオフ状態とした後に電源電圧の供給を停止することで、電源電圧の供給を再開した際に発光素子１８に電流が供給されることがなく、表示不良を抑制することが可能である。
なお、電源電圧の供給を再開した後であって、発光素子１８に対して電流が供給されうる前に当該リセット期間を設ける場合であっても上記同様の効果を得ることが可能である。
＜画素の動作例２＞
次いで、図２（Ｂ）に示す画素１００の動作について説明する。
図５は、図２（Ｂ）に示す画素１００に接続される配線Ｇ１〜配線Ｇ３の電位と、配線ＲＬに供給される電位と、配線ＳＬに供給される信号（Ｖｄａｔａ）とのタイミングチャートを示す図である。図５に示すように、図２（Ｂ）に示す画素１００の動作は、主に１水平走査期間に含まれる期間Ａにおける動作、及び期間Ｂにおける動作、表示を行う期間Ｃにおける動作、並びにリセット期間における動作に分けることができる。
まず、期間Ａにおいて行われる動作について説明する。期間Ａでは、配線Ｇ１にローレベルの電位が与えられ、配線Ｇ２にローレベルの電位が与えられ、配線Ｇ３にハイレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ１９がオン状態となり、トランジスタ１２〜１５がオフ状態となる。
図６（Ａ）に、期間Ａにおける画素１００の動作を示す。なお、図６（Ａ）では、トランジスタ１２〜１５、１９をスイッチとして表記している（以下、図６（Ｂ）〜（Ｄ）においても同様）。期間Ａでは、上記動作により、トランジスタ１１のソースと電気的に接続するノード（図６において、ａを付記したノード）の電位が、共通電位（Ｖｃｏｍ）となる。
次いで、期間Ｂにおいて行われる動作について説明する。期間Ｂでは、配線Ｇ１にハイレベルの電位が与えられ、配線Ｇ２にローレベルの電位が与えられ、配線Ｇ３にローレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ１２、１３がオン状態となり、トランジスタ１４、１５、１９がオフ状態となる。
なお、期間Ａから期間Ｂに移行する際、配線Ｇ１に与える電位をローレベルからハイレベルに切り替えてから、配線Ｇ３に与える電位をハイレベルからローレベルに切り替えることが望ましい。これにより、ノードａの電位の変動を抑制することができる。
また、配線ＩＬには電位（Ｖ０）が与えられ、配線ＳＬには画像信号の電位（Ｖｄａｔａ）が与えられる。
図６（Ｂ）に、期間Ｂにおける画素１００の動作を示す。なお、期間Ｂでは、図２（Ｂ）に示す画素１００は、図２（Ａ）に示す画素１００と同様の動作を行うため、ここでは上述の説明を援用することとする。
次いで、期間Ｃにおいて行われる動作について説明する。期間Ｃでは、配線Ｇ１にローレベルの電位が与えられ、配線Ｇ２にハイレベルの電位が与えられ、配線Ｇ３にローレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ１４がオン状態となり、トランジスタ１２、１３、１５、１９がオフ状態となる。
なお、期間Ｂから期間Ｃに移行する際、配線Ｇ１に与える電位をハイレベルからローレベルに切り替えてから、配線Ｇ２に与える電位をローレベルからハイレベルに切り替えることが望ましい。これにより、ノードａの電位の変動を抑制することができる。
図６（Ｃ）に、期間Ｃにおける画素１００の動作を示す。なお、期間Ｃでは、図２（Ｂ）に示す画素１００は、図２（Ａ）に示す画素１００と同様の動作を行うため、ここでは上述の説明を援用することとする。
次いで、リセット期間において行われる動作について説明する。リセット期間では、配線Ｇ１にローレベルの電位が与えられ、配線Ｇ２にハイレベルの電位が与えられ、配線Ｇ３にローレベルの電位が与えられ、配線ＲＬにハイレベルの電位が与えられる。よって、トランジスタ１４、１５がオン状態となり、トランジスタ１２、１３、１９がオフ状態となる。
図６（Ｄ）に、リセット期間における画素１００の動作を示す。リセット期間では、上記動作により、トランジスタ１１のゲートとソースが電気的に接続される。これにより、トランジスタ１１のゲート及びキャパシタ１７の一方の電極に蓄積されていた電荷が、トランジスタ１４、１５及び発光素子１８を介して放出される。その結果、トランジスタ１１がオフ状態となる。このように、トランジスタ１１を確実にオフ状態とした後に電源電圧の供給を停止することで、電源電圧の供給を再開した際に発光素子１８に電流が供給されることがなく、表示不良を抑制することが可能である。
なお、電源電圧の供給を再開した後であって発光素子１８に対して電流が供給されうる前に当該リセット期間を設ける場合であっても上記同様の効果を得ることが可能である。
（実施の形態３）
図７は、上記実施の形態に示す画素と異なる画素２００の構成例を示す回路図である。図７に示す画素２００は、トランジスタ２０〜２６と、キャパシタ２７、２８と、発光素子２９とを有する。なお、トランジスタ２０〜２６は、チャネルが酸化物半導体層に形成されるｎチャネル型のトランジスタである。
トランジスタ２０では、ソース及びドレインの一方が配線ＳＬに電気的に接続され、ゲートが配線Ｇ３に電気的に接続されている。
トランジスタ２１では、ソース及びドレインの一方が電位（Ｖ１）を供給する配線Ｖ１＿Ｗに電気的に接続され、ゲートが配線Ｇ２に電気的に接続されている。なお、ここでは、電位Ｖ１は、高電源電位（ＶＤＤ）よりも低電位であり且つ低電源電位（ＶＳＳ）よりも高電位であることとする。
トランジスタ２２では、ドレインが高電源電位（ＶＤＤ）を供給する配線ＶＤＤ＿Ｗに電気的に接続され、ゲートがトランジスタ２１のソース及びドレインの他方に電気的に接続されている。
トランジスタ２３では、ソース及びドレインの一方がトランジスタ２０のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がトランジスタ２２のソースに電気的に接続され、ゲートが配線Ｇ２に電気的に接続されている。
トランジスタ２４では、ソース及びドレインの一方が電位（Ｖ０）を供給する配線Ｖ０＿Ｗに電気的に接続され、ソース及びドレインの他方がトランジスタ２２のソース、及びトランジスタ２３のソース及びドレインの他方に電気的に接続され、ゲートが配線Ｇ１に電気的に接続されている。なお、ここでは、電位（Ｖ０）は、電位（Ｖ１）よりも低電位であり且つ低電源電位（ＶＳＳ）よりも高電位であることとする。
トランジスタ２５では、ソース及びドレインの一方がトランジスタ２１のソース及びドレインの他方、及びトランジスタ２２のゲートに電気的に接続され、ソース及びドレインの他方がトランジスタ２２のソース、トランジスタ２３のソース及びドレインの他方、及びトランジスタ２４のソース及びドレインの他方に電気的に接続され、ゲートが配線ＲＬに電気的に接続されている。
トランジスタ２６では、ソース及びドレインの一方がトランジスタ２２のソース、トランジスタ２３のソース及びドレインの他方、トランジスタ２４のソース及びドレインの他方、及びトランジスタ２５のソース及びドレインの他方に電気的に接続され、ゲートが配線Ｇ４に電気的に接続されている。
キャパシタ２７では、一方の電極がトランジスタ２１のソース及びドレインの他方、トランジスタ２２のゲート、及びトランジスタ２５のソース及びドレインの一方に電気的に接続され、他方の電極がトランジスタ２０のソース及びドレインの他方、及びトランジスタ２３のソース及びドレインの一方に電気的に接続されている。
キャパシタ２８では、一方の電極がトランジスタ２０のソース及びドレインの他方、トランジスタ２３のソース及びドレインの一方、及びキャパシタ２７の他方の電極に電気的に接続され、他方の電極がトランジスタ２２のソース、トランジスタ２３のソース及びドレインの他方、トランジスタ２４のソース及びドレインの他方、トランジスタ２５のソース及びドレインの他方、及びトランジスタ２６のソース及びドレインの一方に電気的に接続されている。
発光素子２９では、アノードがトランジスタ２６のソース及びドレインの他方に電気的に接続され、カソードが低電源電位（ＶＳＳ）を供給する配線（ＶＳＳ＿Ｗ）に電気的に接続されている。
また、以下においては、トランジスタ２１のソース及びドレインの他方、トランジスタ２２のゲート、トランジスタ２５のソース及びドレインの一方、及びキャパシタ２７の一方の電極が電気的に接続するノードをノードＤと呼び、トランジスタ２０のソース及びドレインの他方、トランジスタ２３のソース及びドレインの一方、キャパシタ２７の他方の電極、及びキャパシタ２８の一方の電極が電気的に接続するノードをノードＥと呼び、トランジスタ２２のソース、トランジスタ２３のソース及びドレインの他方、トランジスタ２４のソース及びドレインの他方、トランジスタ２５のソース及びドレインの他方、トランジスタ２６のソース及びドレインの一方、及びキャパシタ２８の他方の電極が電気的に接続するノードをノードＦと呼ぶこととする。
＜画素の動作例＞
上述した画素の動作例について図８を参照して説明する。具体的には、図８では、配線Ｇ１〜Ｇ４の電位、配線ＲＬの電位、ノードＤ、Ｅ、Ｆの電位の変化を示している。
期間ｔａにおいて、配線Ｇ１にハイレベルの電位が与えられ、配線Ｇ２〜Ｇ４にローレベルの電位が与えられ、配線ＲＬにローレベルの電位が与えられる。よって、トランジスタ２４がオン状態となり、トランジスタ２０、２１、２３、２５、２６がオフ状態となる。
期間ｔｂにおいて、配線Ｇ２にハイレベルの電位が与えられるようになる。これにより、トランジスタ２１、２３がオン状態となる。その結果、ノードＤの電位が、電位（Ｖ１）となり、ノードＥの電位が、電位（Ｖ０）となる。さらに、ノードＤの電位が電位（Ｖ１）になったことに付随して、トランジスタ２２がオン状態となる。
期間ｔｃにおいて、配線Ｇ１にローレベルの電位が与えられるようになる。これにより、トランジスタ２４がオフ状態となる。ここで、トランジスタ２２は、ゲートとソース間の電圧がしきい値電圧以下となるまでオン状態を維持する。すなわち、トランジスタ２２は、ノードＦ（トランジスタ２２のソース）の電位が、ノードＤの電位（電位（Ｖ１））からトランジスタ２２のしきい値電圧（Ｖｔｈ）分低い値となるまでオン状態を維持する。その結果、ノードＦの電位が、電位（Ｖ１−Ｖｔｈ）となる。なお、期間ｔｃにおいては、ノードＥの電位も電位（Ｖ１−Ｖｔｈ）まで上昇することになる。
期間ｔｄにおいて、配線Ｇ２にローレベルの電位が与えられるようになる。これにより、トランジスタ２１、２３がオフ状態となる。
期間ｔｅにおいて、配線Ｇ３にハイレベルの電位が与えられるようになる。これにより、トランジスタ２０がオン状態となる。なお、期間ｔｅにおいて、配線ＳＬには、画像信号の電位（Ｖｄａｔａ）が供給されている。その結果、ノードＥの電位が電位（Ｖｄａｔａ）となる。さらに、ノードＤとノードＦの電位もノードＥの電位によって変動する。具体的には、浮遊状態にあるノードＤの電位が、キャパシタ２７を介したノードＥとの容量結合によりノードＥの電位の変動分（画像信号に応じた電位（Ｖｄａｔａ）と、電位（Ｖ１）からトランジスタ２２のしきい値電圧（Ｖｔｈ）分低い値との差分）上昇又は下降し（ノードＤの電位が、Ｖ１＋［Ｖｄａｔａ−（Ｖ１−Ｖｔｈ）］＝Ｖｄａｔａ＋Ｖｔｈとなる）、且つ浮遊状態にあるノードＦの電位が、キャパシタ２８を介したノードＥとの容量結合により当該ノードＥの電位の変動分上昇又は下降する（ノードＦの電位が、Ｖ１−Ｖｔｈ＋［Ｖｄａｔａ−（Ｖ１−Ｖｔｈ）］＝Ｖｄａｔａとなる）。
期間ｔｆにおいて、配線Ｇ１にハイレベルの電位が与えられるようになる。これにより、トランジスタ２４がオン状態となる。その結果、ノードＦの電位が、電位（Ｖ０）となる。
期間ｔｇにおいて、配線Ｇ１にローレベルの電位が与えられるようになる。これにより、トランジスタ２４がオフ状態となる。
期間ｔｈにおいて、配線Ｇ４にハイレベルの電位が与えられるようになる。これにより、トランジスタ２６がオン状態となる。その結果、トランジスタ２２のゲートとソース間の電圧に応じた電流が発光素子２９に供給される。ここで、当該電圧は、ノードＤの電位（Ｖｄａｔａ＋Ｖｔｈ）とノードＦの電位の差である。この場合、発光素子２９に供給される電流（トランジスタ２２の飽和領域におけるドレイン電流）は、トランジスタ２２のしきい値電圧に依存することがない。
期間ｔｉにおいて、配線ＲＬにハイレベルの電位が与えられるようになる。これにより、トランジスタ２５がオン状態になる。その結果、トランジスタ２２がオフ状態となる。
そして、期間ｔｉ後に表示装置に対する電源電圧の供給を停止する。このように、トランジスタ２２を確実にオフ状態とした後に電源電圧の供給を停止することで、電源電圧の供給を再開した際に発光素子２９に電流が供給されることがなく、表示不良を抑制することが可能である。
なお、電源電圧の供給を再開した後であって発光素子２９に対して電流が供給されうる前に当該期間ｔｉを設ける場合であっても上記同様の効果を得ることが可能である。
（実施の形態４）
本実施の形態では、表示装置の構造例について説明する。具体的には、本実施の形態では、トップエミッション構造の表示装置について例示する。ただし、本明細書で開示される表示装置は、トップエミッション構造に限定されず、ボトムエミッション構造、デュアルエミッション構造とすることが可能であることは言うまでもない。なお、デュアルエミッション構造とは、発光素子の光が表示装置の２面から射出される構造を意味する。
＜断面構造例＞
図９は、本明細書で開示される表示装置の一例を示す断面図である。具体的には、図９に示す表示装置は、図２（Ａ）に示すトランジスタ１１、１６、キャパシタ１７、及び発光素子１８の一例を示す断面図である。
トランジスタ１１は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位置する酸化物半導体層８１３と、ソースまたはドレインとして機能し、酸化物半導体層８１３上に位置する導電膜８１４及び導電膜８１５とを有する。なお、導電膜８１４は、図２（Ａ）に示す配線ＶＤＤ＿Ｗである。
トランジスタ１６は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置においてゲート絶縁膜８０２上に位置する酸化物半導体層８１７と、ソースまたはドレインとして機能し、酸化物半導体層８１７上に位置する導電膜８１５及び導電膜８１８とを有する。なお、導電膜８１６は、図２（Ａ）に示す配線Ｇ３である。
キャパシタ１７は、絶縁表面を有する基板８００上に、導電膜８１９と、導電膜８１９上のゲート絶縁膜８０２と、導電膜８１９と重なる位置においてゲート絶縁膜８０２上に位置する導電膜８１５とを有する。
また、導電膜８１４、８１５、８１８上には、絶縁膜８２０、８２１が形成されている。そして、絶縁膜８２１上には、発光素子１８のアノードとして機能する導電膜８２２が設けられている。なお、導電膜８２２は、絶縁膜８２０及び絶縁膜８２１に形成されたコンタクトホール８２３において導電膜８１８に電気的に接続されている。
また、導電膜８２２の一部を露出させる開口部を有した絶縁膜８２４が、絶縁膜８２１上に設けられている。導電膜８２２の一部及び絶縁膜８２４上には、ＥＬ層８２５と、発光素子１８のカソードとして機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２２と、ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子１８に相当する。
＜酸化物半導体層８１３、８１７の具体例＞
＜（１）材料について＞
酸化物半導体層８１３、８１７として、少なくともインジウムを含む膜を適用することができる。特に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する膜を適用することが好ましい。
また、酸化物半導体層８１３、８１７として、スズ、ハフニウム、アルミニウム、若しくはジルコニウム、又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をスタビライザーとして含む膜を適用することもできる。
例えば、酸化物半導体層８１３、８１７として、酸化インジウム膜、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物膜、Ｉｎ−Ｍｇ系酸化物膜、Ｉｎ−Ｇａ系酸化物膜、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｌａ−Ｚｎ系酸化物膜、Ｉｎ−Ｃｅ−Ｚｎ系酸化物膜、Ｉｎ−Ｐｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｎｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｕ−Ｚｎ系酸化物膜、Ｉｎ−Ｇｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｄｙ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｏ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｙｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｌｕ−Ｚｎ系酸化物膜、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物膜を適用することができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
なお、酸化物半導体層８１３、８１７を構成する酸素の一部は窒素で置換されてもよい。
＜（２）結晶構造について＞
酸化物半導体層８１３、８１７として、単結晶、多結晶（ポリクリスタルともいう）又は非晶質などの結晶構造を有する膜を適用することができる。また、酸化物半導体層８１３、８１７として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を適用することができる。以下、ＣＡＡＣ−ＯＳ膜について詳述する。
ＣＡＡＣ−ＯＳ膜は、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶領域を観察することができる場合がある。例えば、当該結晶領域は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳ膜に含まれる結晶領域の境界を明確に確認できない場合がある。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶領域は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶領域間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、膜厚方向における結晶領域の分布が一様でないことがある。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶領域の占める割合が高くなることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶領域のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶領域のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。結晶領域は、成膜することにより、又は成膜後に熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
＜（３）層構造について＞
酸化物半導体層８１３、８１７として、単一層からなる酸化物半導体膜のみならず複数種の酸化物半導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物半導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を酸化物半導体層８１３、８１７として適用することができる。
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体層８１３、８１７として適用することもできる。具体的には、ゲート絶縁膜８０２と接する面を含む第１の酸化物半導体膜（以下、下層ともいう）と、絶縁膜８２０と接し、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、上層ともいう）とを含む層を酸化物半導体層８１３、８１７として適用することもできる。なお、この場合、下層にチャネルが形成される領域の多くが含まれることになる。下層は、上層よりもゲートとして機能する導電膜８１２、８１６に近接するからである。
ここで、下層及び上層が共にインジウム、ガリウム、及び亜鉛を含んで構成される場合には、下層におけるインジウム濃度を上層におけるインジウム濃度よりも高くし、且つ上層におけるガリウム濃度を下層におけるガリウム濃度よりも高くすること、又は／及び、下層におけるインジウム濃度を下層におけるガリウム濃度よりも高くし、且つ上層におけるガリウム濃度を上層におけるインジウム濃度よりも高くすることが好ましい。
これにより、酸化物半導体層８１３、８１７を有するトランジスタの移動度の向上及び寄生チャネルの形成の抑制を図ることが可能となる。具体的には、下層のインジウム濃度を高くすることによって当該トランジスタの移動度の向上を図ることが可能である。これは、酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を高くすることでｓ軌道のオーバーラップが多くなることに起因する。また、上層のガリウム濃度を高くすることによって酸素の脱離を抑制し、上層における寄生チャネルの形成を抑制することが可能である。これは、ＧａがＩｎと比較して酸素欠損の形成エネルギーが大きく、酸素欠損が生じにくいことに起因する。
＜ゲート絶縁膜８０２の具体例＞
ゲート絶縁膜８０２として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもできる。なお、酸化アルミニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。よって、ゲート絶縁膜８０２として酸化アルミニウム膜を含む層を適用することで、酸化物半導体層８１３、８１７からの酸素の脱離を防止するとともに、酸化物半導体層８１３、８１７への水素などの不純物の混入を防止することができる。
また、ゲート絶縁膜８０２として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート膜、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））膜、又は酸化ランタン膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる。このような膜を用いることでゲートリーク電流の低減が可能である。
＜導電膜８１２、８１６、８１９の具体例＞
導電膜８１２、８１６、８１９として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金からなる膜を適用することができる。また、導電膜８１２、８１６、８１９として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、又は金属窒化膜（ＩｎＮ、ＳｎＮなど）を適用することもできる。これらの窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、これらの膜の積層を適用することもできる。
＜導電膜８１４、８１５、８１８の具体例＞
導電膜８１４、８１５、８１８として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合金、又はこれらの元素を含む窒化物からなる膜を適用することができる。また、これらの膜の積層を適用することもできる。
＜絶縁膜８２０の具体例＞
絶縁膜８２０として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの膜の積層を適用することもできる。なお、酸化アルミニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。よって、絶縁膜８２０として酸化アルミニウム膜を含む層を適用することで、酸化物半導体層８１３、８１７からの酸素の脱離を防止するとともに、酸化物半導体層８１３、８１７への水素などの不純物の混入を防止することができる。
＜絶縁膜８２１の具体例＞
絶縁膜８２１として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、ポリイミド、アクリル等の有機絶縁材料膜を適用することもできる。また、これらの膜の積層を適用することもできる。
＜導電膜８２２の具体例＞
導電膜８２２として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合金、又はこれらの元素を含む窒化物からなる膜を適用することができる。また、これらの膜の積層を適用することもできる。特に、導電膜８２２として、反射率の高い金属（アルミニウム、銀など）又は当該金属を含む合金を適用することが好ましい。
＜ＥＬ層８２５の具体例＞
ＥＬ層８２５として、発光性の有機物を含む発光層を含む単層又は積層を適用することができる。
＜導電膜８２６の具体例＞
導電膜８２６として、酸化インジウム−酸化スズ、シリコン若しくは酸化シリコンを含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛、酸化タングステン及び酸化亜鉛を含有した酸化インジウムなどの透光性を有する導電膜を適用することができる。
＜絶縁膜８２４の具体例＞
絶縁膜８２４として、ポリイミド、アクリル等の有機絶縁材料膜を適用することができる。
図１０は、表示装置の一例を示す斜視図である。
図１０に示す表示装置は、パネル１６０１と、回路基板１６０２と、接続部１６０３とを有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する走査線駆動回路１６０５と、選択された行内の画素への画像信号の入力を制御する信号線駆動回路１６０６とを有する。具体的には、走査線駆動回路１６０５では、図１に示す配線ＧＬ、図２（Ａ）、（Ｂ）に示す配線Ｇ１〜Ｇ３、図７に示す配線Ｇ１〜Ｇ４に入力する信号を生成する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の一部の回路、又はパネル１６０１が有する走査線駆動回路１６０５や信号線駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。
本発明の一態様に係る表示装置は、テレビジョン受像機、電子計算機用ディスプレイ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１１に示す。
図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様に係る表示装置は、表示部５００３、表示部５００４に用いることができる。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１１（Ｂ）はテレビジョン受像機であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。本発明の一態様に係る表示装置は、表示部５２０２に用いることができる。
図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に係る表示装置は、表示部５４０２に用いることができる。
図１１（Ｄ）は携帯情報端末であり、筐体５６０１、表示部５６０２、操作キー５６０３等を有する。図１１（Ｄ）に示す携帯情報端末は、モデムが筐体５６０１に内蔵されていても良い。本発明の一態様に係る表示装置は、表示部５６０２に用いることができる。
１ トランジスタ
２ トランジスタ
３ トランジスタ
４ キャパシタ
５ 発光素子
１０ 画素
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ キャパシタ
１８ 発光素子
１９ トランジスタ
２０ トランジスタ
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２５ トランジスタ
２６ トランジスタ
２７ キャパシタ
２８ キャパシタ
２９ 発光素子
１００ 画素
２００ 画素
８００ 基板
８０２ ゲート絶縁膜
８１２ 導電膜
８１３ 酸化物半導体層
８１４ 導電膜
８１５ 導電膜
８１６ 導電膜
８１７ 酸化物半導体層
８１８ 導電膜
８１９ 導電膜
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 導電膜
８２３ コンタクトホール
８２４ 絶縁膜
８２５ ＥＬ層
８２６ 導電膜
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 走査線駆動回路
１６０６ 信号線駆動回路
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 表示部
５６０３ 操作キー

Claims (1)

  1. 第１乃至第６のトランジスタと、第１乃至第８の配線と、容量素子と、発光素子と、を有し、
    前記第２のトランジスタは、酸化物半導体層にチャネル形成領域を有し、
    前記第３のトランジスタは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記容量素子の一対の電極のうちの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記容量素子の一対の電極のうちの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記容量素子の一対の電極のうちの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記容量素子の一対の電極のうちの他方と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第６の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記発光素子のアノード又はカソードの一方と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第７の配線と電気的に接続され、
    前記発光素子のアノード又はカソードの他方は、前記第８の配線と電気的に接続され、
    第１の期間において、前記第２の配線、前記第５の配線、及び前記第６の配線にローレベルの電位が与えられ、前記第７の配線にハイレベルの電位が与えられ、
    前記第１の期間の後の第２の期間において、前記第７の配線に与えられる電位はハイレベルからローレベルに切り替えられ、
    前記第２の期間の後の第３の期間において、前記第５の配線及び前記第７の配線に与えられる各々の電位はローレベルからハイレベルに切り替えられ、
    前記第３の期間の後のリセット期間において、前記第６の配線に与えられる電位はローレベルからハイレベルに切り替えられ、
    前記第１の期間と前記第２の期間との間の期間において、前記第２の配線に与えられる電位は、ローレベルからハイレベルに切り替えられ、
    前記第２の期間と前記第３の期間との間の期間において、前記第２の配線に与えられる電位は、ハイレベルからローレベルに切り替えられることを特徴とする表示装置。
JP2013046513A 2012-03-14 2013-03-08 表示装置 Expired - Fee Related JP6230797B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013046513A JP6230797B2 (ja) 2012-03-14 2013-03-08 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012056909 2012-03-14
JP2012056909 2012-03-14
JP2013046513A JP6230797B2 (ja) 2012-03-14 2013-03-08 表示装置

Publications (3)

Publication Number Publication Date
JP2013218311A JP2013218311A (ja) 2013-10-24
JP2013218311A5 JP2013218311A5 (ja) 2016-02-04
JP6230797B2 true JP6230797B2 (ja) 2017-11-15

Family

ID=49157190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013046513A Expired - Fee Related JP6230797B2 (ja) 2012-03-14 2013-03-08 表示装置

Country Status (3)

Country Link
US (1) US9117409B2 (ja)
JP (1) JP6230797B2 (ja)
KR (1) KR102067574B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015063981A1 (ja) * 2013-10-30 2015-05-07 株式会社Ｊｏｌｅｄ 表示装置の電源断方法および表示装置
JP2015087725A (ja) * 2013-11-01 2015-05-07 株式会社Ｊｏｌｅｄ 表示装置および表示装置の駆動方法
JP6570825B2 (ja) 2013-12-12 2019-09-04 株式会社半導体エネルギー研究所 電子機器
JP6388319B2 (ja) 2014-10-16 2018-09-12 株式会社Ｊｏｌｅｄ 表示装置
US10007161B2 (en) 2015-10-26 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6781176B2 (ja) * 2018-02-22 2020-11-04 株式会社Ｊｏｌｅｄ 画素回路および表示装置
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3686769B2 (ja) * 1999-01-29 2005-08-24 日本電気株式会社 有機ｅｌ素子駆動装置と駆動方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW531901B (en) 2000-04-27 2003-05-11 Semiconductor Energy Lab Light emitting device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP2003195810A (ja) 2001-12-28 2003-07-09 Casio Comput Co Ltd 駆動回路、駆動装置及び光学要素の駆動方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005099714A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7649513B2 (en) 2005-06-25 2010-01-19 Lg Display Co., Ltd Organic light emitting diode display
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5025242B2 (ja) * 2005-12-02 2012-09-12 株式会社半導体エネルギー研究所 半導体装置、表示装置、モジュール、及び電子機器
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI371018B (en) * 2006-05-09 2012-08-21 Chimei Innolux Corp System for displaying image and driving display element method
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
WO2008029717A1 (en) * 2006-09-05 2008-03-13 Canon Kabushiki Kaisha Organic light emitting display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5665256B2 (ja) * 2006-12-20 2015-02-04 キヤノン株式会社 発光表示デバイス
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
CA2631683A1 (en) * 2008-04-16 2009-10-16 Ignis Innovation Inc. Recovery of temporal non-uniformities in active matrix displays
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101142660B1 (ko) * 2010-02-09 2012-05-03 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
CN106504697B (zh) 2012-03-13 2019-11-26 株式会社半导体能源研究所 发光装置及其驱动方法

Also Published As

Publication number Publication date
JP2013218311A (ja) 2013-10-24
KR102067574B1 (ko) 2020-01-17
US20130241965A1 (en) 2013-09-19
US9117409B2 (en) 2015-08-25
KR20130105384A (ko) 2013-09-25

Similar Documents

Publication Publication Date Title
JP6230797B2 (ja) 表示装置
JP6750077B2 (ja) 表示装置
TWI574246B (zh) 半導體裝置
JP6434569B2 (ja) 発光装置
JP6587481B2 (ja) 表示装置
JP6907385B2 (ja) 発光装置
US20160260373A1 (en) Semiconductor device and method for driving the same
JP2018049296A (ja) 発光装置
JP2020098339A (ja) 発光装置
JP6653997B2 (ja) 表示補正回路及び表示装置
US7733316B2 (en) Display device, driving method thereof and electronic appliance

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171018

R150 Certificate of patent or registration of utility model

Ref document number: 6230797

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees