JP6194606B2 - 検出装置、センサー、ジャイロセンサー、電子機器及び移動体 - Google Patents

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Description

本発明は、検出装置、センサー、ジャイロセンサー、電子機器及び移動体等に関する。
デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム等の電子機器には、外的な要因で変化する物理量を検出するためのジャイロセンサーが組み込まれている。このようなジャイロセンサーは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、GPS自律航法などに用いられる。
このようなジャイロセンサーの一つとして、水晶圧電振動ジャイロセンサーなどの振動ジャイロセンサーが知られている。振動ジャイロセンサーでは、回転によって発生するコリオリ力に対応した物理量を検出している。このような振動ジャイロセンサーの検出装置としては、例えば特許文献1に開示されるアナログ同期検波方式の検出装置や、ダイレクトサンプリング方式の検出装置などが知られている。
アナログ同期検波方式の検出装置では、回路が大規模化したり、消費電力が大きいという課題がある。また特許文献1の検出装置では、オフセット調整や同期検波が、差動信号ではなくシングルエンドの信号に対して行われるため、ノイズの除去が不十分であるという課題がある。
また、ダイレクトサンプリング方式の検出装置では、A/D変換回路の前段に離散型のQ/V変換回路が設けられ、離散型のQ/V変換回路からの信号がA/D変換回路にダイレクトに入力されて、A/D変換が行われる。従って、A/D変換回路の前段にアンチエイリアシング用のフィルターがないため、折り返し雑音による性能劣化が避けられないという課題がある。
特開2007−327944号公報
本発明の幾つかの態様によれば、回路の大規模化等を抑えながら低ノイズでの検出処理を実現できる検出装置、センサー、電子機器及び移動体等を提供できる。
本発明の一態様は、物理量トランスデューサーを駆動する駆動回路と、前記物理量トランスデューサーからの差動の第1の検出信号及び第2の検出信号を受けて、物理量に応じた所望信号を検出する検出処理を行う検出回路と、を含み、前記検出回路は、前記第1の検出信号が入力される第1の電荷−電圧変換回路と、前記第2の検出信号が入力される第2の電荷−電圧変換回路と、前記第1の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第1のゲイン調整アンプと、前記第2の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第2のゲイン調整アンプと、前記第1のゲイン調整アンプの出力信号が第1の入力ノードに入力され、前記第2のゲイン調整アンプの出力信号が第2の入力ノードに入力され、前記駆動回路からの同期信号により前記第1のゲイン調整アンプの前記出力信号及び前記第2のゲイン調整アンプの前記出力信号に対する同期検波を行って、第1の出力信号及び第2の出力信号のうちの前記第1の出力信号を第1の出力ノードに出力し、前記第2の出力信号を第2の出力ノードに出力するスイッチングミキサーと、前記スイッチングミキサーの前記第1の出力ノードからの前記第1の出力信号が入力される第1のフィルターと、前記スイッチングミキサーの前記第2の出力ノードからの前記第2の出力信号が入力される第2のフィルターと、前記第1のフィルターからの出力信号と前記第2のフィルターからの出力信号を受けて、差動のA/D変換を行うA/D変換回路と、を含む検出装置に関係する。
本発明の一態様では、振動子からの第1、第2の検出信号は、第1、第2の電荷−電圧変換回路に入力され、第1、第2の電荷−電圧変換回路の出力信号は、第1、第2のゲイン調整アンプに入力されてゲイン調整される。そして第1、第2のゲイン調整アンプの出力信号は、スイッチングミキサーに入力されて、差動の同期検波が行われる。その後、スイッチングミキサーの第1、第2の出力信号は、第1、第2のフィルターでフィルター処理されて、A/D変換回路に入力され、差動のA/D変換が行われる。このような構成の検出装置によれば、アナログ同期検波方式の検出装置等に比べて、回路ブロック数を少なくできると共に、第1、第2の電荷−電圧変換回路や第1、第2のゲイン調整アンプで発生したノイズ等を、スイッチングミキサーの周波数変換と第1、第2のフィルターのフィルター特性で低減・除去することが可能になる。従って、回路の大規模化等を抑えながら低ノイズでの検出処理を実現することが可能になる。また物理量トランスデューサーからの差動の信号は、差動信号の状態のままで、ゲイン調整、同期検波処理、フィルター処理が行われ、A/D変換回路に入力されてA/D変換が行われる。従って、シングルエンド信号の状態でフィルター処理、同期検波処理、ゲイン調整処理等が行われる回路構成に比べて、ノイズ低減の点で有利な構成となる。
また本発明の一態様では、前記第1のゲイン調整アンプ及び前記第2のゲイン調整アンプは、ハイパスフィルターの周波数特性を有してもよい。
このようにすれば、第1、第2のゲイン調整アンプのハイパスフィルターの周波数特性を有効活用して、第1、第2の電荷−電圧変換回路で発生したオフセットやノイズを低減・除去することが可能になる。
また本発明の一態様では、前記第1のゲイン調整アンプは、前記第1の電荷−電圧変換回路の1/fノイズを低減するハイパスフィルターの周波数特性を有し、前記第2のゲイン調整アンプは、前記第2の電荷−電圧変換回路の1/fノイズを低減するハイパスフィルターの周波数特性を有してもよい。
このようにすれば、第1、第2のゲイン調整アンプのハイパスフィルターの周波数特性により、第1、第2の電荷−電圧変換回路の1/fノイズを低減・除去することが可能になる。
また本発明の一態様では、前記第1のゲイン調整アンプ及び前記第2のゲイン調整アンプの各々は、第1の入力端子の電位が固定されている演算増幅器と、入力ノードと前記演算増幅器の第2の入力端子のノードとの間に設けられる第1のキャパシターと、出力ノードと前記演算増幅器の前記第2の入力端子のノードとの間に設けられる第2のキャパシターと、前記出力ノードと前記演算増幅器の前記第2の入力端子のノードとの間に設けられる抵抗素子と、を含んでもよい。
このようにすれば、第1、第2のゲイン調整アンプのキャパシターと抵抗素子を有効活用して、第1、第2のゲイン調整アンプにハイパスフィルターの周波数特性を持たせることが可能になる。
また本発明の一態様では、前記第1のフィルター及び前記第2のフィルターは、パッシブ素子で構成されるパッシブフィルターであってもよい。
このようにすれば、スイッチングミキサーからの第1、第2の出力信号を、パッシブの第1、第2のフィルターを介してA/D変換回路に入力できるため、S/N比等の性能を向上できる。
また本発明の一態様では、前記第1のフィルターからの出力信号及び前記第2のフィルターからの出力信号は、直接又はパッシブ素子のみを介して前記A/D変換回路に入力されてもよい。
このようにすれば、スイッチングミキサーとA/D変換回路の間にアクティブ素子が介在しない構成とすることができるため、S/N比等の性能を向上できる。
また本発明の一態様では、前記第1のフィルターは、前記スイッチングミキサーの前記第1の出力ノードと第1の接続ノードとの間に設けられる抵抗素子と、前記第1の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含み、前記第2のフィルターは、前記スイッチングミキサーの前記第2の出力ノードと第2の接続ノードとの間に設けられる抵抗素子と、前記第2の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含んでもよい。
このようにすれば、第1、第2のフィルターを、パッシブの素子であるキャパシターと抵抗素子により実現することが可能になる。
また本発明の一態様では、前記スイッチングミキサーは、前記第1の入力ノードと前記第1の出力ノードとの間に設けられる第1のスイッチ素子と、前記第1の入力ノードと前記第2の出力ノードとの間に設けられる第2のスイッチ素子と、前記第2の入力ノードと前記第1の出力ノードとの間に設けられる第3のスイッチ素子と、前記第2の入力ノードと前記第2の出力ノードとの間に設けられる第4のスイッチ素子と、を含んでもよい。
このようにすれば、第1、第2のゲイン調整アンプからの出力信号に対して、第1〜第4のスイッチ素子で構成されるスイッチングミキサーにより、差動信号の状態で同期検波を行うことが可能になる。
また本発明の一態様では、前記第1の電荷−電圧変換回路及び前記第2の電荷−電圧変換回路の各々は、第1の入力端子の電位が固定されている演算増幅器と、出力ノードと前記演算増幅器の第2の入力端子のノードとの間に設けられるキャパシターと、前記出力ノードと前記演算増幅器の前記第2の入力端子のノードとの間に設けられる抵抗素子と、を含んでもよい。
このようにすれば、帰還用の抵抗素子を有する連続型の第1、第2の電荷−電圧変換回路で、物理量トランスデューサーからの検出電荷を電圧に変換することが可能になる。
また本発明の他の態様は、上記のいずれかに記載の検出装置と、前記物理量トランスデューサーと、を含むセンサーに関係する。
また本発明の他の態様は、上記のいずれかに記載の検出装置を含む電子機器に関係する。
また本発明の他の態様は、上記のいずれかに記載の検出装置を含む移動体に関係する。
電子機器、ジャイロセンサーの構成例。 検出装置の構成例。 アナログ同期検波方式である第1の比較例の構成例。 ダイレクトサンプリング方式である第2の比較例の構成例。 本実施形態の検出回路の詳細な第1の構成例。 本実施形態のサンプラ回路の構成例。 本実施形態のサンプラ回路のスイッチ素子のタイミングチャート。 比較例のサンプラ回路。 比較例のサンプラ回路のスイッチ素子のタイミングチャート。 検出回路の各信号の信号波形例。 本実施形態の検出回路の詳細な第2の構成例。 本実施形態の検出回路の詳細な第3の構成例。 図13(A)、図13(B)は雑音電圧の周波数特性図。 駆動回路の詳細な構成例。 移動体の一具体例としての自動車の構成を概略的に示す概念図である。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、物理量トランスデューサが圧電型の振動子(振動ジャイロ)であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動子(振動ジャイロ)や、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー、センサー等にも本発明は適用可能である。
1.電子機器、ジャイロセンサー
図1に本実施形態の検出装置20を含むジャイロセンサー510(広義にはセンサー)と、ジャイロセンサー510を含む電子機器500の構成例を示す。なお電子機器500、ジャイロセンサー510は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器500としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。
電子機器500はジャイロセンサー510と処理部520を含む。またメモリー530、操作部540、表示部550を含むことができる。処理部520(CPU、MPU等)はジャイロセンサー510等の制御や電子機器500の全体制御を行う。また処理部520は、ジャイロセンサー510により検出された角速度情報(広義には物理量)に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、GPS自律航法などのための処理を行う。メモリー530(ROM、RAM等)は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部540はユーザーが電子機器500を操作するためのものであり、表示部550は種々の情報をユーザーに表示する。
ジャイロセンサー510は振動子10、検出装置20を含む。図1の振動子10(広義には物理量トランスデューサー)は、水晶などの圧電材料の薄板から形成される音叉型の圧電振動子であり、駆動用振動子11、12と、検出用振動子16、17を有する。駆動用振動子11、12には駆動端子2、4が設けられ、検出用振動子16、17には検出端子6、8が設けられている。
検出装置20が含む駆動回路30は、駆動信号(駆動電圧)を出力して振動子10を駆動する。そして振動子10からフィードバック信号を受け、これにより振動子10を励振させる。検出回路60は、駆動信号により駆動される振動子10から検出信号(検出電流、電荷)を受け、検出信号から、振動子10に印加された物理量に応じた所望信号(コリオリ力信号)を検出(抽出)する。
具体的には、駆動回路30からの交流の駆動信号(駆動電圧)が駆動用振動子11の駆動端子2に印加される。すると逆電圧効果によって駆動用振動子11が振動を開始し、音叉振動により駆動用振動子12も振動を開始する。この時、駆動用振動子12の圧電効果によって発生する電流(電荷)が、駆動端子4からフィードバック信号として駆動回路30にフィードバックされる。これにより振動子10を含む発振ループが形成される。
駆動用振動子11、12が振動すると、検出用振動子16、17が図1に示す方向で振動速度vで振動する。すると、検出用振動子16、17の圧電効果によって発生する電流(電荷)が、検出信号(第1、第2の検出信号)として検出端子6、8から出力される。すると、検出回路60は、この振動子10からの検出信号を受け、コリオリ力に応じた信号である所望信号(所望波)を検出する。即ち、検出軸19を中心に振動子10(ジャイロセンサー)が回転すると、振動速度vの振動方向と直交する方向にコリオリ力Fcが発生する。例えば検出軸19を中心に回転したときの角速度をωとし、振動子の質量をmとし、振動子の振動速度をvとすると、コリオリ力はFc=2m・v・ωと表される。従って検出回路60が、コリオリ力に応じた信号である所望信号を検出することで、ジャイロセンサーの回転角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部520は、手振れ補正、姿勢制御、或いはGPS自律航法等のための種々の処理を行うことができる。
なお図1では、振動子10が音叉型である場合の例を示しているが、本実施形態の振動子10はこのような構造に限定されない。例えばT字型やダブルT字型等であってもよい。また振動子10の圧電材料は水晶以外であってもよい。
2.検出装置
図2に本実施形態の検出装置20の構成例を示す。検出装置20は、振動子10(物理量トランスデューサー)を駆動する駆動回路30と、振動子10からの第1、第2の検出信号IQ1、IQ2を受け、所望信号を検出する検出処理を行う検出回路60を含む。
駆動回路30は、振動子10からの信号DIが入力される増幅回路32と、自動ゲイン制御を行うゲイン制御回路40(AGC:Automatic Gain Control)と、駆動信号DQを振動子10に出力する駆動信号出力回路50と、同期信号SYCを検出回路60に出力する同期信号出力回路52を含む。なお、駆動回路30の構成は図2に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
増幅回路32(I/V変換回路)は、振動子10からの電流の信号DIを電圧の信号DVに変換して出力する。この増幅回路32は、キャパシター、抵抗素子、演算増幅器などにより実現できる。
ゲイン制御回路40(AGC)は、信号DVを監視して、発振ループのゲインを制御する。具体的には発振ループのゲインを制御するための制御電圧DSを駆動信号出力回路50に出力する。例えば駆動回路30では、ジャイロセンサーの感度を一定に保つために、振動子10(駆動用振動子)に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路40が設けられる。ゲイン制御回路40は、振動子10からフィードバックされた信号DIの振幅(振動子の振動速度v)が一定になるように、ゲインを可変に自動調整する。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは1よりも大きなゲインに設定される。このゲイン制御回路40は、増幅回路32からの交流の信号DVを直流信号に変換するための全波整流回路や、全波整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧DSを出力する積分器などを含むことができる。
駆動信号出力回路50は、増幅回路32から信号DVを受け、駆動信号DQを振動子10に出力する。具体的にはゲイン制御回路40からの制御電圧DSに応じた振幅の駆動信号DQを出力する。例えば矩形波の駆動信号を出力する。この駆動信号出力回路50はコンパレーター等により実現できる。
同期信号出力回路52は、増幅回路32から信号DVを受け、同期信号SYC(参照信号)を検出回路60に出力する。この同期信号出力回路52は、正弦波(交流)の信号DVの2値化処理を行って矩形波の同期信号SYCを生成するコンパレーターや、同期信号SYCの位相調整を行う位相調整回路(移相器)などにより実現できる。
検出回路60は、第1、第2のQ/V変換回路62、64、第1、第2のゲイン調整アンプ72、74、スイッチングミキサー80、第1、第2のフィルター92、94、A/D変換回路100、DSP部110(デジタル信号処理部)を含む。なお、検出回路60の構成は図2に限定されず、これらの構成要素の一部(例えばDSP部)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
Q/V変換回路62、64(電荷−電圧変換回路)には振動子10からの差動の第1、第2の検出信号IQ1、IQ2が入力される。そしてQ/V変換回路62、64は振動子10で発生した電荷(電流)を電圧に変換する。これらのQ/V変換回路62、64は帰還抵抗を有する連続型の電荷−電圧変換回路である。
ゲイン調整アンプ72、74は、Q/V変換回路62,64の出力信号QA1、QA2をゲイン調整して増幅する。ゲイン調整アンプ72、74は、いわゆるプログラマブルゲインアンプであり、図示しない制御回路により設定されたゲインで信号QA1、QA2を増幅する。例えばA/D変換回路100の電圧変換範囲に適合する振幅の信号に増幅する。
スイッチングミキサー80は、駆動回路30からの同期信号SYCに基づいて差動の同期検波を行うミキサーである。具体的にはスイッチングミキサー80では、ゲイン調整アンプ72の出力信号QB1が第1の入力ノードNI1に入力され、ゲイン調整アンプ74の出力信号QB2が第2の入力ノードNI2に入力される。そして駆動回路30からの同期信号SYCにより差動の同期検波を行って、差動の第1、第2の出力信号QC1、QC2を第1、第2の出力ノードNQ1、NQ2に出力する。このスイッチングミキサー80により、前段の回路(Q/V変換回路、ゲイン調整アンプ)が発生したノイズ(1/fノイズ)などの不要信号が高周波帯域に周波数変換される。また、コリオリ力に応じた信号である所望信号が直流信号に落とし込まれる。
フィルター92には、スイッチングミキサー80の第1の出力ノードNQ1からの第1の出力信号QC1が入力される。フィルター94には、スイッチングミキサー80の第2の出力ノードNQ2からの第2の出力信号QC2が入力される。これらのフィルター92、94は、例えば不要信号を除去(減衰)して所望信号を通過させる周波数特性を有するローパスフィルターである。例えばスイッチングミキサー80により高周波帯域に周波数変換された1/fノイズ等の不要信号は、フィルター92、94により除去される。またフィルター92、94は、例えばパッシブ素子で構成されるパッシブフィルターである。即ち、フィルター92、94としては、演算増幅器を用いずに、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターを採用できる。
A/D変換回路100は、フィルター92からの出力信号QD1とフィルター94からの出力信号QD2を受けて、差動のA/D変換を行う。具体的には、A/D変換回路100は、フィルター92、94をアンチエリアシング用のフィルター(前置きフィルター)として、出力信号QD1、QD2のサンプリングを行ってA/D変換を行う。そして本実施形態では、フィルター92からの出力信号QD1及びフィルター94からの出力信号QD2は、アクティブ素子を介さずにA/D変換回路100に入力される。
A/D変換回路100としては、例えばΔシグマ型や逐次比較型などの種々の方式のA/D変換回路を採用できる。Δシグマ型を採用する場合には、例えば1/fノイズ低減のためのCDS(Correlated double sampling)やチョッパーの機能などを有し、例えば2次のΔシグマ変調器などにより構成されるA/D変換回路を用いることができる。また逐次比較型を採用する場合には、例えばDACの素子バラツキよるS/N比の劣化を抑制するDEM(Dynamic Element Matching)の機能などを有し、容量DAC及び逐次比較制御ロジックにより構成されるA/D変換回路を用いることができる。
DSP(Digital Signal Processing)部110は、各種のデジタル信号処理を行う。例えばDSP部110は、例えば所望信号のアプリケーションに応じた帯域制限のデジタルフィルター処理や、A/D変換回路100等により発生したノイズを除去するデジタルフィルター処理を行う。また、ゲイン補正(感度調整)、オフセット補正などのデジタル補正処理を行う。
以上の本実施形態の検出装置では、全差動スイッチングミキサー方式を採用している。即ち、振動子10からの差動の検出信号IQ1、IQ2は、Q/V変換回路62、64、ゲイン調整アンプ72、74により信号増幅やゲイン調整が行われて、差動の信号QB1、QB2としてスイッチングミキサー80に入力される。そして、これらの差動の信号QB1、QB2に対して、スイッチングミキサー80により、不要信号が高周波帯域に周波数変換される同期検波処理が行われる。そして、フィルター92、94により、高周波帯域に周波数変換された不要信号が除去されて、差動の信号QD1、QD2としてA/D変換回路100に入力されて、差動のA/D変換が行われる。
このような全差動スイッチングミキサー方式の本実施形態によれば、Q/V変換回路62、64やゲイン調整アンプ72、74で発生した1/fノイズ等は、スイッチングミキサー80での周波数変換とフィルター92、94によるローパスフィルター特性により除去される。そしてゲイン調整アンプ72、74とAD変換回路100の間には、ゲインは稼げないが1/fノイズが発生しないスイッチングミキサー80や、低ノイズのパッシブ素子により構成されるフィルター92、94が設けられる構成となっている。従って、Q/V変換回路62、64やゲイン調整アンプ72、74で発生したノイズが除去されると共に、スイッチングミキサー80やフィルター92、94が発生するノイズも最小限に抑えられるため、低ノイズの状態の信号QD1、QD2をA/D変換回路100に入力して、A/D変換できるようになる。しかも、信号QD1、QD2を差動信号としてA/D変換できるため、シングルエンドの信号でA/D変換する場合に比べて、S/N比を更に向上できるようになる。
例えば図3に、本実施形態の第1の比較例として、アナログ同期検波方式の検出装置の構成例を示す。この第1の比較例の検出装置は、Q/V変換回路362、364、差動増幅回路366、ハイパスフィルター367、ACアンプ368、オフセット調整回路370、同期検波回路380、ローパスフィルター382、ゲイン調整アンプ384、DCアンプ386、SCF388(スイッチトキャパシターフィルター)を有する。また、例えば検出装置の外付けの回路として、A/D変換回路390やDSP部392(デジタルフィルター)が設けられている。
図3のアナログ同期検波方式の第1の比較例では、図2の本実施形態の検出装置に比べて、回路ブロック数が多くなり、回路が大規模化する。また、電流を多く消費するアナログの回路ブロックが多いため、電力が無駄に消費されて、消費電力が過大になってしまう。特にA/D変換回路390やDSP部392の機能を検出装置に内蔵させようとすると、回路の大規模化や消費電力の増大は更に大きな問題となる。
また、このアナログ同期検波方式の第1の比較例では、アナログの電圧を出力するという仕様になっているため、信号の取り扱いを容易にするために信号のゲインをなるべく大きくとるという設計思想の回路になる。そして、このように大きなゲインを得るためには、高い電源電圧が必要になり、更なる消費電力の増大の問題を招く。
更に第1の比較例では、Q/V変換回路362、364からの差動の信号は、差動入力・シングルエンド出力の差動増幅回路366により、シングルエンドの信号になる。そして、その後のフィルター処理、同期検波処理、ゲイン調整処理等はシングルエンドの信号に対して行われることになるため、ノイズ低減という意味で不利な構成となる。
これに対して図2の本実施形態の検出装置では、図3の第1の比較例に比べて回路ブロック数が格段に少なく、回路の小規模化や消費電力の低減化を容易に実現できる。また、Q/V変換回路62、64やゲイン調整アンプ72、74で発生したノイズは、スイッチングミキサー80の周波数変換とフィルター92、94のローパスフィルター特性で除去できる。また、スイッチングミキサー80やフィルター92、94が発生するノイズも少ない。従って、低ノイズの信号状態でA/D変換を行えるため、回路の小規模化や低消費電力化を実現しながらも、低ノイズでの検出処理が可能になるという利点がある。
また本実施形態では、ゲイン調整アンプ72、74でのゲイン調整は、A/D変換回路100の電圧変換範囲に適合する振幅の信号に増幅するゲイン調整で済む。つまり、ゲイン調整アンプ72、74でのゲイン調整は、感度調整等のためのゲイン調整ではなく、A/D変換回路100で発生するノイズに対するS/N比を最大限にするためのゲイン調整である。従って、本実施形態によれば、大きなゲインを得るために電源電圧を高くする必要があるという第1の比較例の問題点を解消でき、電源電圧の低電圧化が容易になる。この結果、更なる低消費電力化を実現できる。
また本実施形態では、振動子10からの差動の信号IQ1、IQ2は、差動信号の状態のままで、ゲイン調整、同期検波処理、フィルター処理が行われ、A/D変換回路100に入力されてA/D変換が行われる。従って、シングルエンド信号の状態でフィルター処理、同期検波処理、ゲイン調整処理等が行われる第1の比較例に比べて、ノイズ低減の点で有利な構成となる。
例えば図3の第1の比較例では、同期検波回路380の前段において、ACアンプ368からのシングルエンドの第1の信号を反転アンプで反転して第2の信号を生成し、これらの第1、第2の信号を用いて同期検波を行う。このため、第1の信号のノイズと第2の信号のノイズは等価ではなく、同期検波回路380での周波数変換を行っても、上記の反転アンプのノイズ等が残存してしまう。このため、差動信号の状態で同期検波を行う本実施形態のスイッチングミキサー80に比べて、S/N比が劣化する。差動のスイッチングミキサー80を用いる本実施形態では、このような反転アンプの残存ノイズ等は発生しないため、図3の第1の比較例に比べて、S/N比を向上できる。
図4に本実施形態の第2の比較例として、ダイレクトサンプリング方式の検出装置の構成例を示す。この第2の比較例の検出装置は、離散型Q/V変換回路260、A/D変換270、DSP部280を有する。このダイレクトサンプリング方式は、回路の小規模化という意味では優位な構成となるが、A/D変換回路270の前段にアンチエイリアシング用のフィルターがないため、折り返し雑音による性能劣化は避けられないという問題点がある。また、離散型Q/V変換回路260の低ノイズ化のために消費電流を増やすと、帯域が伸び、折り返し雑音が増す結果となり、低ノイズ化が難しい。また、離散型Q/V変換回路260の場合、入力端子につく寄生容量によるノイズ特性の劣化が顕著になるという問題もある。更に、離散型Q/V変換回路260とA/D変換270とが一体となって動作するという回路構成であるため、例えばジャイロセンサーの多軸化には不向きであり、後段のロジック回路の処理・構成も複雑化してしまうという問題がある。
これに対して図2の本実施形態の検出装置では、Q/V変換回路62、64は、帰還抵抗素子を有する連続型の電荷−電圧変換回路となっている。従って、ダイレクトサンプリング方式で生じる折り返し雑音による性能劣化の問題を防止でき、小規模の回路構成で低ノイズでの検出処理を実現できるという利点がある。また多軸化への対応も容易であり、後段のロジック回路の処理・構成も単純化できるという点で優位な構成となる。
3.検出回路の詳細な構成
図5に本実施形態の検出回路60の詳細な第1の構成例を示す。
Q/V変換回路62は、演算増幅器OPA1、キャパシターCA1、抵抗素子RA1を有し、Q/V変換回路64は、演算増幅器OPA2、キャパシターCA2、抵抗素子RA2を有する。
Q/V変換回路62の演算増幅器OPA1は、その非反転入力端子(広義には第1の入力端子)の電位が固定される。具体的には、Q/V変換回路62の演算増幅器OPA1は、非反転入力端子が所定電位(AGND)に設定される。キャパシターCA1及び抵抗素子RA1は、Q/V変換回路62の出力ノードと演算増幅器OPA1の反転入力端子(広義には第2の入力端子)のノードとの間に設けられる。
Q/V変換回路64の演算増幅器OPA2は、その非反転入力端子の電位が固定される。具体的には、Q/V変換回路64の演算増幅器OPA2は、非反転入力端子が所定電位に設定される。キャパシターCA2及び抵抗素子RA2は、Q/V変換回路64の出力ノードと演算増幅器OPA2の反転入力端子のノードとの間に設けられる。
このように本実施形態のQ/V変換回路62、64は、帰還抵抗素子RA1、RA2を有する連続型の電荷−電圧変換回路になっており、図4のダイレクトサンプリング方式の離散型Q/V変換回路260に比べて、ノイズ低減の意味で有利な構成となる。
ゲイン調整アンプ72は、演算増幅器OPB1、第1、第2のキャパシターCB11、CB12、抵抗素子RB1を有する。ゲイン調整アンプ74は、演算増幅器OPB2、第1、第2のキャパシターCB21、CB22、抵抗素子RB2を有する。
ゲイン調整アンプ72の演算増幅器OPB1は、非反転入力端子(第1の入力端子)が所定電位(AGND)に設定される。キャパシターCB11は、ゲイン調整アンプ72の入力ノードと演算増幅器OPB1の反転入力端子(第2の入力端子)のノードとの間に設けられる。キャパシターCB12及び抵抗素子RB1は、ゲイン調整アンプ72の出力ノードと演算増幅器OPB1の反転入力端子のノードとの間に設けられる。
ゲイン調整アンプ74の演算増幅器OPB2は、非反転入力端子が所定電位に設定される。キャパシターCB21は、ゲイン調整アンプ74の入力ノードと演算増幅器OPB2の反転入力端子のノードとの間に設けられる。キャパシターCB22及び抵抗素子RB2は、ゲイン調整アンプ74の出力ノードと演算増幅器OPB2の反転入力端子のノードとの間に設けられる。
ゲイン調整アンプ72では、キャパシターCB11、CB12の少なくとも一方が、容量値が可変のキャパシターになっている。ゲイン調整アンプ74でも、キャパシターCB21、CB22の少なくとも一方が、容量値が可変のキャパシターになっている。これらのキャパシターの容量値は、図示しない制御回路(レジスター)により可変に設定される。そして、例えばキャパシターCB11、CB21の容量値をC1として、キャパシターCB12、CB22の容量値をC2とすると、ゲイン調整アンプ72、74のゲインは、C1とC2の容量比C2/C1により設定されることになる。
また図5のゲイン調整アンプ72、74は、ハイパスフィルターの周波数特性を有している。即ち、ゲイン調整アンプ72のキャパシターCB11と抵抗素子RB1によりハイパスフィルターが構成され、ゲイン調整アンプ74のキャパシターCB21と抵抗素子RB2によりハイパスフィルターが構成される。これにより、ゲイン調整アンプ72は、Q/V変換回路62の1/fノイズを低減(除去)するハイパスフィルターの周波数特性を有することになる。またゲイン調整アンプ74は、Q/V変換回路64の1/fノイズを低減(除去)するハイパスフィルターの周波数特性を有することになる。
スイッチングミキサー80は、第1、第2、第3、第4のスイッチ素子SW1、SW2、SW3、SW4を有する。スイッチ素子SW1は、スイッチングミキサー80の第1の入力ノードNI1と第1の出力ノードNQ1との間に設けられる。スイッチ素子SW2は、スイッチングミキサー80の第1の入力ノードNI1と第2の出力ノードNQ2との間に設けられる。スイッチ素子SW3は、スイッチングミキサー80の第2の入力ノードNI2と第1の出力ノードNQ1との間に設けられる。スイッチ素子SW4は、第2の入力ノードNI2と第2の出力ノードNQ2との間に設けられる。これらのスイッチ素子SW1〜SW4は、例えばMOSトランジスター(例えばNMOS型トランジスター或いはトランスファーゲート)により構成できる。
そして駆動回路30からの同期信号SYCに基づいて、スイッチ素子SW1とSW2は排他的にオン・オフされ、スイッチ素子SW3とSW4は排他的にオン・オフされる。例えば同期信号SYCがHベル(第1のレベル)の場合に、スイッチ素子SW1、SW4がオンになり、スイッチ素子SW2、SW3がオフになる。一方、同期信号SYCがLレベル(第2のレベル)の場合に、スイッチ素子SW2、SW3がオンになり、スイッチ素子SW1、SW4がオフになる。これにより、ゲイン調整アンプ72、74からの差動の信号QB1、QB2が、差動信号の状態で同期検波されて、同期検波後の信号が差動の信号QC1、QC2として出力されるようになる。例えば図3の第1の比較例では、シングルエンド信号の状態で同期検波が行われ、シングルエンドの信号が出力されていたが、本実施形態では、差動信号の状態で同期検波が行われ、同期検波後の信号として差動の信号が出力されるようになる。
フィルター92は、抵抗素子RD1とキャパシターCD1を有する。フィルター94は、抵抗素子RD2とキャパシターCD2を有する。
フィルター92の抵抗素子RD1は、スイッチングミキサー80の出力ノードNQ1と第1の接続ノードND1との間に設けられる。この第1の接続ノードND1はA/D変換回路100の第1の入力ノードに接続されるノードである。キャパシターCD1は、第1の接続ノードND1と、電位が所定電位(例えばAGND)に固定されたノードとの間に設けられる。
フィルター94の抵抗素子RD2は、スイッチングミキサー80の出力ノードNQ2と第2の接続ノードND2との間に設けられる。この第2の接続ノードND2はA/D変換回路100の第2の入力ノードに接続されるノードである。キャパシターCD2は、第2の接続ノードND2と、電位が所定電位(例えばAGND)に固定されたノードとの間に設けられる。
このように図5のフィルター92、94は、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターとなっている。そしてフィルター92からの出力信号QD1及びフィルター94からの出力信号QD2は、アクティブ素子を介さずにA/D変換回路100に直接入力される。出力信号QD2は、パッシブ素子のみを介してA/D変換回路100に入力してもよい。
図6に、AD変換回路100の内部に設けられる第1、第2のサンプラ回路112、114を示す。
第1のサンプラ回路112は、キャパシターCE1、スイッチ素子SW5、SW6、SW7、SW8、SW9を有する。スイッチ素子SW5は、図5に示した第1の接続ノードND1とキャパシターCE1の一方端のノードNC11との間に設けられる。スイッチ素子SW6は、キャパシターCE1の一方端のノードNC11と電位が所定電位(例えばAGND)に固定されたノードとの間に設けられる。スイッチ素子SW7は、キャパシターCE1の一方端のノードNC11とキャパシターCE1の他方端のノードNC12との間に設けられる。スイッチ素子SW8は、キャパシターCE1の他方端のノードNC12とサンプラ回路112の出力信号QE1のノードNE1との間に設けられる。スイッチ素子SW9は、キャパシターCE1の他方端のノードNC12と電位が所定電位(例えばAGND)に固定されたノードとの間に設けられる。
第2のサンプラ回路114は、キャパシターCE2、スイッチ素子SW10、SW11、SW12、SW13、SW14を有する。スイッチ素子SW10は、図5に示した第2の接続ノードND2とキャパシターCE2の一方端のノードNC21との間に設けられる。スイッチ素子SW11は、キャパシターCE2の一方端のノードNC21と電位が所定電位(例えばAGND)に固定されたノードとの間に設けられる。スイッチ素子SW12は、キャパシターCE2の一方端のノードNC21とキャパシターCE2の他方端のノードNC22との間に設けられる。スイッチ素子SW13は、キャパシターCE2の他方端のノードNC22とサンプラ回路114の出力信号QE2のノードNE2との間に設けられる。スイッチ素子SW14は、キャパシターCE2の他方端のノードNC22と電位が所定電位(例えばAGND)に固定されたノードとの間に設けられる。
図7に、サンプラ回路112のスイッチ素子SW5、SW6、SW7、SW8、SW9と、サンプラ回路114のスイッチ素子SW10、SW11、SW12、SW13、SW14のオン・オフのタイミングチャートを示す。まず、サンプラ回路112の各スイッチ素子のタイミングチャートについて説明する。スイッチ素子SW7がオンされている期間中に、ノードNC11とノードNC12とが接続されるため、キャパシタンスCE1に蓄積されている電荷が除去される。その後、スイッチ素子SW5及びSW9をオンにし、他のスイッチ素子SW6,SW7,及びSW8をオフにすることで、サンプラ回路112に入力される信号QD1に対応した電荷がキャパシタンスCE1に蓄積される。その後、スイッチ素子SW6、SW8をオンにし、その他のスイッチ素子SW5、SW9、SW7をオフにし、ノードNC12を後段のAD変換回路100内部の回路(図示しない)に接続にし、サンプラ回路112は出力信号QE1を出力する。
次に、サンプラ回路114の各スイッチ素子について説明する。スイッチ素子SW12がオンされている期間中に、ノードNC21とノードNC22とが接続されるため、キャパシタンスCE2に蓄積されている電荷が除去される。その後、スイッチ素子SW10及びSW14をオンにし、他のスイッチ素子SW11,SW12,及びSW13をオフにすることで、サンプラ回路114に入力される信号QD2に対応した電荷がキャパシタンスCE2に蓄積される。その後、スイッチ素子SW11、SW13をオンにし、その他のスイッチ素子SW10、SW14、SW12をオフにし、ノードNC22をAD変換回路100内部の後段の回路(図示しない)に接続し、サンプラ回路114は出力信号QE2を出力する。
その後、サンプラ回路112の出力信号QE1及びサンプラ回路114の出力信号QE2を用いて、AD変換回路100内部の後段の回路(図示しない)において、サンプリング処理を行う。
サンプラ回路112、114の効果について、比較例を示して説明する。図8に比較例のサンプラ回路412、414を示し、図9にサンプラ回路が有するスイッチ素子SW15〜21のオン・オフのタイミングチャートを示す。サンプラ回路412、414に入力される信号が、演算増幅器により駆動された電圧信号である場合は、キャパシターCF1、CF2に蓄積される電荷量は演算増幅器によって一意に決まる。しかし、図5で説明したように、A/D変換回路100(サンプラ回路412)に入力される信号がパッシブフィルタ(フィルタ92、94)を介して入力される信号QD1、QD2である場合、その信号は駆動されていないので、キャパシターCF1、CF2に残存する電荷が不確定である。そのような不確定な電荷が、AD変換回路におけるサンプリング処理に影響を与えるため、比較例のサンプラ回路412、414は、A/D変換回路の出力結果の精度を高めることができない。
一方、図6、図7で説明したサンプラ回路112、114によれば、サンプラ回路112、114より後段のA/D変換回路100の内部回路においてサンプリング処理を行う前に、スイッチ素子SW7、SW12を接続してキャパシターCE1、CE2の残存電荷を除去する。よって、キャパシターCE1、CE2の残存電荷が、サンプリング処理に影響を与えることがないため、A/D変換回路100におけるA/D変換処理の出力の精度を高めることができる。
図10に、図5の検出回路の各信号QA1及びQA2、QB1及びQB2、QC1及びQC2、QD1及びQD2の信号波形例を示す。
図10に示すように、Q/V変換回路62、64から出力された信号QA1、QA2は、ゲイン調整アンプ72、74により反転増幅されて、信号QB1、QB2として出力される。具体的には、前述した容量比C2/C1のゲインで増幅される。
ゲイン調整アンプ72、74から出力された信号QB1、QB2は、スイッチングミキサー80により同期検波されて、信号QC1、QC2として出力される。同期検波により、1/fノイズ等の不要信号は、高周波帯域に周波数変換される。そして、これらの信号QC1、QC2に対してフィルター92、94がローパスフィルター処理を行うことで、信号QD1、QD2が生成される。これらの信号QD1、QD2では、ローパスフィルター処理により、高周波帯域に周波数変換された不要信号が除去されて低ノイズの信号となっている。そして、この低ノイズの信号QD1、QD2が、A/D変換回路100に差動信号として入力されて、差動のA/D変換が行われることになる。
図11に本実施形態の検出装置の詳細な第2の構成例を示す。
前述したように、図5の第1の構成例では、ゲイン調整アンプ72は、キャパシターCB11、CB12と抵抗素子RB1と演算増幅器OPB1で構成される。ゲイン調整アンプ74も同様である。そして、ゲインは容量比で設定される。また、ゲイン調整アンプ72、74はハイパスフィルターの周波数特性を有する。
これに対して図11の第2の構成例では、ゲイン調整アンプ72は、抵抗素子RB11、RB12と演算増幅器OPB1で構成される。ゲイン調整アンプ74も同様である。そしてゲインは抵抗比で設定される。また、ゲイン調整アンプ72、74はハイパスフィルターの周波数特性を有していない。
図12に本実施形態の検出装置の第3の構成例を示す。この第3の構成例では、図11の第2の構成例に対して、キャパシターCC1、抵抗素子RC1で構成されるハイパスフィルター76が、ゲイン調整アンプ72の後段に付加されている。同様に、キャパシターCC2、抵抗素子RC2で構成されるハイパスフィルター78が、ゲイン調整アンプ74の後段に付加されている。
図13(A)は、図11の第2の構成例の雑音電圧の周波数特性を示す図である。A1に示すように、Q/V変換回路62、64の出力では、低周波帯域に大きな1/fノイズが発生している。このA1の1/fノイズは、ゲイン調整アンプ72、74での信号増幅により、A2に示すように増加する。そしてスイッチングミキサー80での周波数変換及びフィルター92、94のローパスフィルター特性により、この1/fノイズは低減されるが、A3に示すように、その低減の度合いは十分ではない。例えばスイッチングミキサー80のクロックのデューティーが50パーセントからずれると、1/fノイズが漏れることになり、ノイズ性能の低下につながる。
図13(B)は、図5の第1の構成例の雑音電圧の周波数特性を示す図である。B1に示すように、Q/V変換回路62、64の出力では、低周波帯域に大きな1/fノイズが発生している。このB1の1/fノイズは、ゲイン調整アンプ72、74のハイパスフィルター特性により、図13(A)のA2に比べて、B2に示すように大きく低減される。そして、この1/fノイズは、スイッチングミキサー80での周波数変換及びフィルター92、94のローパスフィルター特性により、図13(A)のA3に比べて、B3に示すように十分に低減されるようになる。例えばスイッチングミキサー80のクロックのデューティーが50パーセントからずれた場合にも、1/fノイズの漏れを最小限に抑えることができる。従って、A/D変換回路100は、1/fノイズ等が十分に低減された信号を、A/D変換することが可能になり、回路の大規模化や消費電力の増加を抑えながら低ノイズでの検出処理を実現できるようになる。
また図11の第2の構成例は、Q/V変換回路62、64でのオフセットがゲイン調整アンプ72、74で増幅される構成となる。このため、後段の回路(A/D変換回路、DSP部)から見ると、ゲイン調整アンプ72、74で設定されたゲインに応じて、オフセットも異なった値となってしまう。例えばオフセット調整を、DSP部110などの後段の回路で行う場合を考えると、一度の検査でオフセット調整を実行することが望まれるが、図11の第2の構成例では、ゲイン調整アンプ72、74で設定されたゲインごとに、オフセット調整が必要になり、処理が煩雑になってしまうという問題がある。
このような問題を解決するために、図12の第3の構成例のように、ゲイン調整アンプ72、74の後段にハイパスフィルター76、78を設ける手法も考えられる。しかしながら、この第3の構成例では、A/D変換回路100の前段のアンチエイリアシング用のフィルター92、94もパッシブの回路であり、スイッチングミキサー80も演算増幅器などの駆動回路を有しない回路であり、ハイパスフィルター76、78もパッシブの回路となってしまう。従って、外乱に弱く、信号の情報伝達に不安要素があるという問題がある。
この点、図5の第1の構成例では、Q/V変換回路62、64のオフセットは、ゲイン調整アンプ72、74のハイパスフィルター特性により除去される。従って、DSP部110等の後段の回路から見ると、ゲイン調整アンプ72、74のゲイン設定に依らずに、ゲイン調整アンプ72、74のオフセットだけが見えるようになる。また、ゲイン調整アンプ72、74で設定されたゲインごとにオフセット調整を行う必要がなくなり、処理の簡素化を図れる。また前述のように、Q/V変換回路62、64の1/fノイズは、ゲイン調整アンプ72、74のハイパスフィルター特性により除去され、ゲイン調整アンプ72、74の1/fノイズは、スイッチングミキサー80の周波数変換とフィルター92、94のローパスフィルター特性により除去される。従って、A/D変換回路100の入力段ではアクティブ回路で発生する1/fノイズが見えない構成となり、低周波帯域でのノイズが重要視される検出装置の回路構成として、最適な構成となる。
4.駆動回路の詳細な構成
図14に本実施形態の駆動回路30の詳細な構成例を示す。
増幅回路32は、ローパスフィルター特性をもつ積分型の電流−電圧変換回路であり、演算増幅器OPE、キャパシターCE、抵抗素子REを有する。演算増幅器OPEの非反転入力端子(第1の入力端子)は所定電位(例えばAGND)に設定され、反転入力端子(第2の入力端子)には振動子10からの信号DIが入力される。キャパシターCE及び抵抗素子REは、増幅回路32の出力ノードと演算増幅器OPEの反転入力端子のノードとの間に設けられる。
ゲイン制御回路40(AGC)は、発振定常状態において、ループゲインが1になるようにゲインを自動調整する回路であり、全波整流器42、積分器44を有する。なお、ゲイン制御回路40に、発振状態を検出する発振検出器を含ませてもよい。
全波整流器42は、増幅回路32の出力信号DVを全波整流する回路であり、演算増幅器OPF、抵抗素子RF1、RF2、コンパレーターCP3、スイッチ素子SF1、SF2、インバーター回路INVを有する。
抵抗素子RF1は、信号DVのノードと演算増幅器OPFの反転入力端子のノードとの間に設けられ、抵抗素子RF2は、演算増幅器OPFの出力ノードと反転入力端子のノードとの間に設けられる。
スイッチ素子SF1は、演算増幅器OPFの出力ノードと積分器44の入力ノードとの間に設けられ、スイッチ素子SF2は、信号DVのノードと積分器44の入力ノードとの間に設けられる。そしてスイッチ素子SF1、SF2は、信号DVの電圧と所定電位の電圧とを比較するコンパレーターCP3の出力信号に基づいて、排他的にオン・オフ制御される。これにより信号DRは、信号DVを全波整流した信号になる。
積分器44は、全波整流器42により全波整流された信号DRの積分処理を行う回路であり、演算増幅器OPG、抵抗素子RG、キャパシターCGを有する。演算増幅器OPGの非反転入力端子は所定電圧VR3に設定される。抵抗素子RGは積分器44の入力ノードと演算増幅器OPGの反転入力端子のノードとの間に設けられ、キャパシターCGは、演算増幅器OPGの出力ノードと反転入力端子のノードとの間に設けられる。ゲイン制御回路40の出力信号である積分器44の出力信号は、制御電圧DSとして、駆動信号出力回路50のコンパレーターCP1に供給される。
駆動信号出力回路50を構成するコンパレーターCP1は、非反転入力端子が所定電位(例えばAGND)に設定され、反転入力端子に増幅回路32からの信号DVが入力される。そして信号DVを2値化した矩形波の駆動信号DQを出力する。矩形波の駆動信号DQを振動子10に出力しても、振動子10が持つ周波数フィルター作用によって不要な高調波が低減され、目的とする周波数(共振周波数)の駆動信号を得ることが可能になる。このコンパレーターCP1は、差動部と、差動部に接続された出力部を有する。そして、ゲイン制御回路40(積分器)からの制御電圧DSは、コンパレーターCP1の出力部の電源電圧(高電位側電源電圧)として供給される。これにより、コンパレーターCP1が出力する駆動信号DQの振幅は、ゲイン制御回路40の制御電圧DSに応じて変化するようになり、発振定常状態においてループゲインを1にするゲイン制御が実現される。なお、駆動信号出力回路50は、矩形波ではなく正弦波の駆動信号DQを出力する回路であってもよい。
同期信号出力回路52は、コンパレーターCP2と位相調整回路54(移相器)を有する。コンパレーターCP2は、非反転入力端子が所定電位(例えばAGND)に設定され、反転入力端子に増幅回路32からの信号DVが入力される。そして信号DVを2値化した信号SDETを出力する。位相調整回路54は、スイッチングミキサー80での同期検波が適切に行われるように、信号SDETの位相を調整して、同期信号SYCとして検出回路60のスイッチングミキサー80に出力する。
なお駆動回路30の構成は図14の構成に限定されず、種々の変形実施が可能である。例えば図14では、駆動信号出力回路50が、矩形波の駆動信号DQを出力するコンパレーターCP1により構成されているが、駆動信号出力回路50を、正弦波の駆動信号DQを出力するゲインアンプ等により構成してもよい。この場合には、ゲイン制御回路40からの制御電圧DSに基づいて、ゲインアンプのゲインを制御することで、駆動信号DQの振幅を制御すればよい。また図14では、駆動信号出力回路50のコンパレーターCP1と同期信号出力回路52のコンパレーターCP2とが別体の回路として示されているが、これに限定されるものではない。例えばコンパレーターCP1とCP2とでその差動部が共用される複合型のコンパレータを用いてもよい。
また本実施形態のジャイロセンサー510(センサー)は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図15は移動体の一具体例としての自動車206を概略的に示す。自動車206には振動子10及び検出装置20を有するジャイロセンサー510が組み込まれる。ジャイロセンサー510は車体207の姿勢を検出することができる。ジャイロセンサー510の検出信号は車体姿勢制御装置208に供給されることができる。車体姿勢制御装置208は例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪209のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種移動体で利用されることができる。姿勢制御の実現にあたってジャイロセンサー510は組み込まれることができる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(センサー、物理量トランスデューサー、物理量、第1の入力端子、第2の入力端子等)と共に記載された用語(ジャイロセンサー、振動子、角速度情報、非反転入力端子、反転入力端子等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、検出装置やセンサーや電子機器の構成、振動子の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
OPA1、OPA2、OPB1、OPB2 演算増幅器、
CA1、CA2、CB11、CB12、CB21、CB22 キャパシター、
RA1、RA2、RB1、RB2 抵抗素子、
SW1〜SW22 スイッチ素子、SYC 同期信号、
RD1、RD2 抵抗素子、
CD1、CD2、CE1、CE2、CF1、CF2 キャパシター、
OPE、OPF、OPG 演算増幅器、CP1、CP2、CP3 コンパレーター、
CE、CG キャパシター、RE、RF1、RF2、RG 抵抗素子、
SF1、SF2 スイッチ素子、
10 振動子、20 検出装置、30 駆動回路、32 増幅回路、
40 ゲイン制御回路、42 全波整流器、44 積分器、
50 駆動信号出力回路、52 同期信号出力回路、54 位相調整回路、
60 検出回路、62、64 Q/V変換回路、72、74 ゲイン調整アンプ、
80 スイッチングミキサー、92、94 フィルター、
100 A/D変換回路、110 DSP部、
112、114 第1、第2のサンプラ回路、
412、414 第1、第2のサンプラ回路、
206 移動体(自動車)、207 車体、208 車体姿勢制御装置、車輪209、
260 離散型Q/V変換回路、270 A/D変換回路、280 DSP部、
362、364 Q/V変換回路、366 差動増幅回路、
367 ハイパスフィルター、368 ACアンプ、370 オフセット調整回路、
380 同期検波回路、382 ローパスフィルター、384 ゲイン調整アンプ、
386 DCアンプ、388 SCF、390 A/D変換回路、392 DSP部、
500 電子機器、510 ジャイロセンサー、520 処理部、530 メモリー、
540 操作部、550 表示部

Claims (12)

  1. 物理量トランスデューサーを駆動する駆動回路と、
    前記物理量トランスデューサーから互いに差動信号の関係にある第1の検出信号及び第2の検出信号を受けて、物理量に応じた所望信号を検出する検出処理を行う検出回路と、
    を含み、
    前記検出回路は、
    前記第1の検出信号が入力される第1の電荷−電圧変換回路と、
    前記第2の検出信号が入力される第2の電荷−電圧変換回路と、
    前記第1の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第1のゲイン調整アンプと、
    前記第2の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第2のゲイン調整アンプと、
    前記第1のゲイン調整アンプの出力信号が第1の入力ノードに入力され、前記第2のゲイン調整アンプの出力信号が第2の入力ノードに入力され、前記駆動回路からの同期信号により前記第1のゲイン調整アンプの前記出力信号及び前記第2のゲイン調整アンプの前記出力信号に対する同期検波を行って、第1の出力信号及び第2の出力信号のうちの前記第1の出力信号を第1の出力ノードに出力し、前記第2の出力信号を第2の出力ノードに出力するスイッチングミキサーと、
    前記スイッチングミキサーの前記第1の出力ノードからの前記第1の出力信号が入力され、パッシブ素子で構成される第1のフィルターと、
    前記スイッチングミキサーの前記第2の出力ノードからの前記第2の出力信号が入力され、パッシブ素子で構成される第2のフィルターと、
    互いに差動信号の関係にある前記第1のフィルターからの出力信号及び前記第2のフィルターからの出力信号がアクティブ素子を介さずに入力され、前記第1のフィルターからの出力信号のサンプリングと、前記第2のフィルターからの出力信号のサンプリングを行って、差動のA/D変換を行うA/D変換回路と、
    前記A/D変換回路からの出力データが入力され、感度調整を含むデジタル補正処理を行うデジタル信号処理部と、
    を含み、
    前記第1のゲイン調整アンプは、前記A/D変換回路の電圧変換範囲に対応する振幅の信号に、前記第1の電荷−電圧変換回路の出力信号を増幅するゲイン調整を行い、
    前記第2のゲイン調整アンプは、前記A/D変換回路の電圧変換範囲に対応する振幅の信号に、前記第2の電荷−電圧変換回路の出力信号を増幅するゲイン調整を行うことを特徴とする検出装置。
  2. 請求項1に記載の検出装置において、
    前記第1のゲイン調整アンプ及び前記第2のゲイン調整アンプは、ハイパスフィルターの周波数特性を有することを特徴とする検出装置。
  3. 請求項2に記載の検出装置において、
    前記第1のゲイン調整アンプは、前記第1の電荷−電圧変換回路の1/fノイズを低減するハイパスフィルターの周波数特性を有し、前記第2のゲイン調整アンプは、前記第2の電荷−電圧変換回路の1/fノイズを低減するハイパスフィルターの周波数特性を有することを特徴とする検出装置。
  4. 請求項1乃至3のいずれか一項に記載の検出装置において、
    前記第1のゲイン調整アンプ及び前記第2のゲイン調整アンプの各々は、
    第1の入力端子の電位が固定されている演算増幅器と、
    入力ノードと前記演算増幅器の第2の入力端子のノードとの間に設けられる第1のキャパシターと、
    出力ノードと前記演算増幅器の前記第2の入力端子のノードとの間に設けられる第2のキャパシターと、
    前記出力ノードと前記演算増幅器の前記第2の入力端子のノードとの間に設けられる抵抗素子と、
    を含むことを特徴とする検出装置。
  5. 請求項1乃至4のいずれか一項に記載の検出装置において、
    前記第1のフィルターからの出力信号及び前記第2のフィルターからの出力信号は、直接又はパッシブ素子のみを介して前記A/D変換回路に入力されることを特徴とする検出装置。
  6. 請求項1乃至のいずれか一項に記載の検出装置において、
    前記第1のフィルターは、
    前記スイッチングミキサーの前記第1の出力ノードと第1の接続ノードとの間に設けられる抵抗素子と、
    前記第1の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含み、
    前記第2のフィルターは、
    前記スイッチングミキサーの前記第2の出力ノードと第2の接続ノードとの間に設けられる抵抗素子と、
    前記第2の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含むことを特徴とする検出装置。
  7. 請求項1乃至のいずれか一項に記載の検出装置において、
    前記スイッチングミキサーは、
    前記第1の入力ノードと前記第1の出力ノードとの間に設けられる第1のスイッチ素子と、
    前記第1の入力ノードと前記第2の出力ノードとの間に設けられる第2のスイッチ素子と、
    前記第2の入力ノードと前記第1の出力ノードとの間に設けられる第3のスイッチ素子と、
    前記第2の入力ノードと前記第2の出力ノードとの間に設けられる第4のスイッチ素子と、
    を含むことを特徴とする検出装置。
  8. 請求項1乃至のいずれか一項に記載の検出装置において、
    前記第1の電荷−電圧変換回路及び前記第2の電荷−電圧変換回路の各々は、
    第1の入力端子の電位が固定されている演算増幅器と、
    出力ノードと前記演算増幅器の第2の入力端子のノードとの間に設けられるキャパシターと、
    前記出力ノードと前記演算増幅器の前記第2の入力端子のノードとの間に設けられる抵抗素子と、
    を含むことを特徴とする検出装置。
  9. 請求項1乃至のいずれか一項に記載の検出装置と、
    前記物理量トランスデューサーと、
    を含むことを特徴とするセンサー。
  10. 請求項1乃至のいずれか一項に記載の検出装置と、
    検出軸を中心に回転したときの角速度に応じて互いに差動信号の関係にある前記第1の検出信号及び前記第2の検出信号を出力する前記物理量トランスデューサーと、
    を含むことを特徴とするジャイロセンサー。
  11. 請求項1乃至のいずれか一項に記載の検出装置を含むことを特徴とする電子機器。
  12. 請求項1乃至のいずれか一項に記載の検出装置を含むことを特徴とする移動体。
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