JP6197323B2 - 検出装置、センサー、ジャイロセンサー、電子機器及び移動体 - Google Patents

Description

本発明は、検出装置、センサー、ジャイロセンサー、電子機器及び移動体等に関する。

デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム等の電子機器には、外的な要因で変化する物理量を検出するためのジャイロセンサーが組み込まれている。このようなジャイロセンサーは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、ＧＰＳ自律航法などに用いられる。

このようなジャイロセンサーの一つとして、水晶圧電振動ジャイロセンサーなどの振動ジャイロセンサーが知られている。振動ジャイロセンサーでは、回転によって発生するコリオリ力に対応した物理量を検出している。このような振動ジャイロセンサーの検出装置としては、例えば特許文献１に開示される従来技術が知られている。

この特許文献１の従来技術では、矩形波の駆動信号で振動子を駆動している。振動子を矩形波の駆動信号で駆動しても、振動子自体が有する周波数フィルターの作用によって、不要な高調波が低減され、目的とする共振周波数の駆動信号を得ることができるからである。

しかしながら、このような駆動信号で振動子を駆動した場合に、振動子を実装するＴＡＢ（Tape-automated bonding）実装用の基板やパッケージなどの周辺部材が、駆動信号の高調波成分に共振してしまい、そのような共振が振動子に影響することにより、検出信号に不要信号が出現し易くなることが判明した。また、振動子が発振定常状態になった後も、振動子を連続して駆動し続けるのは、低消費電力化の観点からは無駄な駆動である可能性がある。

特開２００９−３１００７号公報

本発明の幾つかの態様によれば、低ノイズ性能や低消費電力化等を間欠駆動により実現できる検出装置、センサー、電子機器及び移動体等を提供できる。

本発明の一態様は、振動子を駆動する駆動回路と、前記振動子からの検出信号を受けて、前記検出信号から物理量に応じた所望信号を検出する検出処理を行う検出回路と、を含み、前記駆動回路は、前記振動子を駆動期間において駆動し、非駆動期間において駆動しない間欠駆動を行い、前記検出回路は、前記間欠駆動における前記非駆動期間において、前記所望信号の前記検出処理を行う検出装置に関係する。

本発明の一態様によれば、駆動回路により、振動子を間欠的に駆動する間欠駆動が行われる。そして検出回路は、このように間欠駆動される振動子からの検出信号を受けて、間欠駆動の非駆動期間において、所望信号の検出処理を行う。このようにすれば、低ノイズ状態であることが予想される非駆動期間において所望信号の検出処理を行うことが可能になる。また間欠駆動により消費電力の低減も可能になる。従って、低ノイズ性能や低消費電力化等を間欠駆動により実現できる検出装置の提供が可能になる。

また本発明の一態様では、前記駆動回路は、前記振動子に対して駆動信号を出力する駆動信号出力回路を含み、前記駆動信号出力回路は、前記非駆動期間において、固定電圧を出力する回路、及び前記駆動信号出力回路の出力ノードをハイインピーダンス状態に設定する回路の少なくとも一方を含んでもよい。

このように、駆動信号出力回路が固定電圧を出力したり、その出力ノードがハイインピーダンス状態になることで、間欠駆動の非駆動期間における駆動回路の非駆動状態を実現できる。そして、このように駆動回路が非駆動状態になっても、振動子の発振が継続されることで、非駆動期間における検出回路の検出処理が可能になる。

また本発明の一態様では、前記駆動信号出力回路は、前記振動子の前記駆動期間において矩形波の前記駆動信号を出力してもよい。

このように矩形波で駆動しても、振動子の周波数フィルター作用により、不要な高調波が低減され、目的とする駆動周波数での駆動が可能になる。

また本発明の一態様では、前記検出回路は、同期検波を行う同期検波回路、及び前記検出信号のＡ／Ｄ変換を行うＡ／Ｄ変換回路の少なくとも一方を含み、前記駆動期間において、前記同期検波回路の同期検波動作及び前記Ａ／Ｄ変換回路のＡ／Ｄ変換動作の少なくとも一方が停止してもよい。

このように駆動期間において、同期検波動作やＡ／Ｄ変換動作が停止することで、消費電力の低減が可能になる。また駆動期間において同期検波動作やＡ／Ｄ変換動作が停止したとしても、非駆動期間において検出回路が検出処理を行うことで、所望信号の適切な検出処理が可能になる。

また本発明の一態様では、前記駆動回路は、前記振動子からの前記検出信号を増幅する増幅回路と、前記増幅回路の出力信号に基づいてゲイン制御を行うゲイン制御回路を含み、前記非駆動期間において、前記増幅回路の動作は非停止であり、前記ゲイン制御回路の少なくとも一部の回路の動作が停止してもよい。

このように非駆動期間において、ゲイン制御回路の一部の回路の動作を停止することで、低消費電力化が可能になる。また、非駆動期間において増幅回路の動作を非停止とすることで、駆動回路が同期信号を検出回路に供給し、当該同期信号を用いて検出回路が検出処理を実行できるようになる。

また本発明の一態様では、前記検出回路は、前記物理量に応じた所望信号を通過させて不要信号を減衰する周波数特性を有するローパスフィルターを有し、前記ローパスフィルターのカットオフ周波数をｆｃとし、前記駆動期間、前記非駆動期間の長さを、各々、Ｔ１、Ｔ２とした場合に、１／（Ｔ１＋Ｔ２）＞ｆｃであってもよい。

このようにすれば、間欠駆動における駆動期間と非駆動期間の繰り返し周波数が原因で所望信号の検出性能が劣化する事態等を抑止できる。

また本発明の一態様では、前記検出回路は、前記駆動期間では、前記所望信号の前記検出処理を行わず、前記非駆動期間において、前記所望信号の前記検出処理を行ってもよい。

このように駆動期間において検出回路が検出処理を行わないことで、駆動期間において発生する不要信号等が検出回路の検出性能に悪影響を与えるのを抑止できる。

また本発明の一態様では、前記駆動回路は、前記振動子の前記駆動期間と前記非駆動期間とが交互に繰り返される前記間欠駆動を行ってもよい。

このように駆動期間と非駆動期間を交互に繰り返すことで、非駆動期間において駆動回路が非駆動状態になったとしても、振動子の発振動作を継続できるようになる。

また本発明の一態様では、前記間欠駆動を行う間欠駆動モードと、連続的に駆動を行う通常駆動モードの切替の設定を行うモード切替レジスターを含んでもよい。

このようにすれば、種々の状況に応じて、間欠駆動モードと通常駆動モードを切り替えることが可能になり、利便性を向上できる。

また本発明の一態様では、前記駆動期間、前記非駆動期間の長さを設定するための期間設定レジスターを含んでもよい。

このようにすれば、感度を優先する状況なのか、検出効率を優先する状況なのかなどの各種状況に応じて、駆動期間や非駆動期間の長さを設定することが可能になる。

また本発明の他の態様は、振動子を駆動する駆動回路と、前記振動子からの検出信号を受けて、前記検出信号から物量に応じた所望信号を検出する検出処理を行う検出回路と、を含み、前記駆動回路は、前記振動子の駆動期間と非駆動期間とが交互に繰り返される間欠駆動を行い、前記駆動回路は、前記振動子に対して駆動信号を出力する駆動信号出力回路を含み、前記駆動信号出力回路は、前記間欠駆動の前記駆動期間と前記非駆動期間のうちの前記非駆動期間において、固定電圧を出力する回路、及び前記駆動信号出力回路の出力ノードをハイインピーダンス状態に設定する回路の少なくとも一方を含む検出装置に関係する。

本発明の一態様によれば、駆動回路により、振動子の駆動期間と非駆動期間とが交互に繰り返される間欠駆動が行われる。そして駆動回路の駆動信号出力回路は、間欠駆動の非駆動期間において、固定電圧を出力したり、或いはその出力をハイインピーダンス状態に設定する。このように駆動期間と非駆動期間を交互に繰り返して、非駆動期間において固定電圧を出力したり出力ノードをハイインピーダンス状態に設定すれば、非駆動期間において駆動回路が非駆動状態になったとしても、振動子の発振動作を継続することが可能になる。従って、無駄な電力の消費を抑制でき、間欠駆動による低消費電力化等を実現できるようになる。

また本発明の一態様及び他の態様では、前記検出回路は、前記第１の検出信号が入力される第１の電荷−電圧変換回路と、前記第２の検出信号が入力される第２の電荷−電圧変換回路と、前記第１の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第１のゲイン調整アンプと、前記第２の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第２のゲイン調整アンプと、前記第１のゲイン調整アンプの出力信号が第１の入力ノードに入力され、前記第２のゲイン調整アンプの出力信号が第２の入力ノードに入力され、前記駆動回路からの同期信号により差動の前記第１のゲイン調整アンプの出力信号及び前記第２のゲイン調整アンプの出力信号に対する同期検波を行って、差動信号である第１の出力信号及び第２の出力信号のうちの前記第１の出力信号を第１の出力ノードに出力し、前記第２の出力信号を第２の出力ノードに出力するスイッチングミキサーと、前記スイッチングミキサーの前記第１の出力ノードからの前記第１の出力信号が入力される第１のフィルターと、前記スイッチングミキサーの前記第２の出力ノードからの前記第２の出力信号が入力される第２のフィルターと、前記第１のフィルターからの出力信号と前記第２のフィルターからの出力信号を受けて、差動のＡ／Ｄ変換を行うＡ／Ｄ変換回路と、を含んでもよい。

このような構成の検出回路によれば、アナログ同期検波方式の検出回路等に比べて、回路ブロック数を少なくできると共に、第１、第２の電荷−電圧変換回路や第１、第２のゲイン調整アンプで発生したノイズ等を、スイッチングミキサーの周波数変換と第１、第２のフィルターのフィルター特性で低減・除去することが可能になる。従って、回路の大規模化等を抑えながら低ノイズでの検出処理を実現することが可能になる。また振動子からの差動の信号は、差動信号の状態のままで、ゲイン調整、同期検波処理、フィルター処理が行われ、Ａ／Ｄ変換回路に入力されてＡ／Ｄ変換が行われる。従って、シングルエンド信号の状態でフィルター処理、同期検波処理、ゲイン調整処理等が行われる回路構成に比べて、ノイズ低減の点で有利な構成となる。

また本発明の他の態様は、上記のいずれかに記載の検出装置と、前記振動子と、を含むことを特徴とするセンサーに関係する。

また本発明の他の態様は、上記のいずれかに記載の検出装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載の検出装置を含む移動体に関係する。

電子機器、ジャイロセンサーの構成例。 検出装置の構成例。 本実施形態の間欠駆動の手法の説明図。 駆動回路の詳細な構成及び動作の説明図。 駆動回路の詳細な構成及び動作の説明図。 図６（Ａ）〜図６（Ｃ）はコンパレーターの出力部の構成及び動作の説明図。 図７（Ａ）、図７（Ｂ）は全差動スイッチングミキサー方式の検出回路の構成及び動作の説明図。 全差動スイッチングミキサー方式の検出回路の構成及び動作の説明図。 図９（Ａ）〜図９（Ｃ）はダイレクトサンプリング方式の検出回路の構成及び動作の説明図。 図１０（Ａ）、図１０（Ｂ）はアナログジャイロ方式の検出回路の構成及び動作の説明図。 アナログジャイロ方式の検出回路の構成及び動作の説明図。 全差動スイッチングミキサー方式の検出回路の詳細な第１の構成例。 検出回路の各信号の信号波形例。 全差動スイッチングミキサー方式の検出回路の詳細な第２の構成例。 図１５（Ａ）、図１５（Ｂ）は雑音電圧の周波数特性図。 移動体の一具体例としての自動車の構成を概略的に示す概念図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、物理量トランスデューサーが圧電型の振動子（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動子（振動ジャイロ）や、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー、センサー等にも本発明は適用可能である。

１．電子機器、ジャイロセンサー
図１に本実施形態の検出装置２０を含むジャイロセンサー５１０（広義にはセンサー）と、ジャイロセンサー５１０を含む電子機器５００の構成例を示す。なお電子機器５００、ジャイロセンサー５１０は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。

電子機器５００はジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。処理部５２０（ＣＰＵ、ＭＰＵ等）はジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。

ジャイロセンサー５１０は振動子１０、検出装置２０を含む。図１の振動子１０（広義には物理量トランスデューサー）は、水晶などの圧電材料の薄板から形成される音叉型の圧電振動子であり、駆動用振動子１１、１２と、検出用振動子１６、１７を有する。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。

検出装置２０が含む駆動回路３０は、駆動信号（駆動電圧）を出力して振動子１０を駆動する。そして振動子１０からフィードバック信号を受け、これにより振動子１０を励振させる。検出回路６０は、駆動信号により駆動される振動子１０から検出信号（検出電流、電荷）を受け、検出信号から所望信号（コリオリ力信号）を検出（抽出）する。

具体的には、駆動回路３０からの交流の駆動信号（駆動電圧）が駆動用振動子１１の駆動端子２に印加される。すると逆電圧効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号として駆動回路３０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。

駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図１に示す方向で振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号（第１、第２の検出信号）として検出端子６、８から出力される。すると、検出回路６０は、この振動子１０からの検出信号を受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。即ち、検出軸１９を中心に振動子１０（ジャイロセンサー）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、ジャイロセンサーの回転角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。

なお図１では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。

２．検出装置
図２に本実施形態の検出装置２０の構成例を示す。検出装置２０は、振動子１０（物理量トランスデューサー）を駆動する駆動回路３０と、振動子１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受け、所望信号を検出する検出処理を行う検出回路６０を含む。

駆動回路３０は、振動子１０からの信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０（ＡＧＣ：Automatic Gain Control）と、駆動信号ＤＱを振動子１０に出力する駆動信号出力回路５０と、同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図２に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

増幅回路３２（Ｉ／Ｖ変換回路）は、振動子１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、キャパシター、抵抗素子、演算増幅器などにより実現できる。

ゲイン制御回路４０（ＡＧＣ）は、信号ＤＶを監視して、発振ループのゲインを制御する。具体的には発振ループのゲインを制御するための制御電圧ＤＳを駆動信号出力回路５０に出力する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動子１０からフィードバックされた信号ＤＩの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは１よりも大きなゲインに設定される。このゲイン制御回路４０は、増幅回路３２からの交流の信号ＤＶを直流信号に変換するための全波整流回路や、全波整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧ＤＳを出力する積分器などを含むことができる。

駆動信号出力回路５０は、増幅回路３２から信号ＤＶを受け、駆動信号ＤＱを振動子１０に出力する。具体的にはゲイン制御回路４０からの制御電圧ＤＳに応じた振幅の駆動信号ＤＱを出力する。例えば矩形波の駆動信号を出力する。この駆動信号出力回路５０はコンパレーター等により実現できる。

同期信号出力回路５２は、増幅回路３２から信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。

検出回路６０は、増幅回路６１、同期検波回路８１、Ａ／Ｄ変換回路１００を含む。増幅回路６１は、振動子１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、信号増幅や電荷−電圧変換を行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。なお検出回路６０の構成としては、後述するように種々の方式の構成を採用することができる。これらについては後に詳述する。

検出装置２０はレジスター部１５０を更に含むことができる。レジスター部１５０は、モード切替レジスター１５２、期間設定レジスター１５４などの各種のレジスターを有する。モード切替レジスター１５２は、間欠駆動を行う間欠駆動モードと、間欠駆動を行わず通常駆動を行う通常駆動モードの切替の設定を行うためのレジスターである。なお、通常駆動モードは、振動子１０を連続的に駆動させるモードである。期間設定レジスター１５４は、間欠駆動の駆動期間、非駆動期間の長さを設定するためのレジスターである。レジスター部１５０の各レジスターへのレジスター値の設定処理は、図示しない制御部により行われる。

３．間欠駆動
本実施形態では駆動回路３０は、振動子１０を間欠的に駆動する間欠駆動を行う。具体的には駆動回路３０は、振動子１０の駆動期間と非駆動期間とが交互に繰り返される間欠駆動を行う。

ここで、間欠駆動の駆動期間は、振動子１０からフィードバックされた信号ＤＩに基づく駆動信号ＤＱにより、振動子１０が駆動される期間である。例えば駆動期間においては、ゲイン制御回路４０により、発振ループのゲインであるループゲインが１になるようにゲイン制御が行われる。駆動回路３０の駆動信号出力回路５０は、駆動期間において、このようなゲイン制御を行うゲイン制御回路４０から制御電圧ＤＳを受けて、ループゲインが１になるように制御された駆動信号ＤＱを振動子１０に出力する。

一方、間欠駆動の非駆動期間は、振動子１０からフィードバックされた信号ＤＩに基づく駆動信号ＤＱ（ループゲインが１になるように制御された駆動信号）が、駆動回路３０から出力されない期間である。具体的には、この非駆動期間においては、駆動信号出力回路５０は、固定電圧を出力する、或いは、その出力ノードをハイインピーダンス状態に設定する。即ち、非駆動期間においては、駆動信号出力回路５０は、矩形波（或いは正弦波）の駆動信号ＤＱを出力しない。

そして検出回路６０は、間欠駆動における振動子１０の駆動期間と非駆動期間のうち非駆動期間において、所望信号（コリオリ力信号）の検出処理を行う。具体的には検出回路６０は、間欠駆動の駆動期間では、所望信号の検出処理を行わず、間欠駆動の非駆動期間において、所望信号の検出処理を行う。

また図２に示すように、駆動回路３０は、振動子１０からの検出信号ＤＩを増幅する増幅回路３２と、増幅回路３２の出力信号ＤＶに基づいてゲイン制御を行うゲイン制御回路４０を含んでいる。そして間欠駆動の非駆動期間においては、増幅回路３２の動作は非停止となる一方で、ゲイン制御回路４０の少なくとも一部の回路（例えば積分器）の動作が停止してもよい。例えばゲイン制御回路４０の少なくとも一部の回路が、動作ディスエーブル状態（例えば動作電流の停止）に設定されてもよい。

一方、検出回路６０は、同期検波を行う同期検波回路８１、及び検出信号のＡ／Ｄ変換を行うＡ／Ｄ変換回路１００の少なくとも一方を含んでいる。そして駆動期間においては、同期検波回路８１の同期検波動作及びＡ／Ｄ変換回路１００のＡ／Ｄ変換動作の少なくとも一方が停止する。例えば同期検波回路８１への同期信号ＳＹＣの供給が停止されて、同期検波動作が停止する。或いは、Ａ／Ｄ変換回路１００が、入力信号のサンプリング動作を停止して、Ａ／Ｄ変換動作を停止する。

図３に駆動回路３０の各信号の信号波形例を示す。図３では、駆動期間と非駆動期間が交互に繰り返される間欠駆動が行われている。例えば駆動回路３０は、駆動期間においては矩形波の駆動信号ＤＱを出力し、非駆動期間においてはその出力ノードをハイインピーダンス状態に設定している。

図３に示すように、間欠駆動により駆動回路３０の非駆動期間が存在している場合でも、振動子１０の発振動作は停止せず、発振動作は継続する。例えば非駆動期間において駆動回路３０がその出力ノードをハイインピーダンス状態に設定しても、振動子１０の発振動作は停止せずに継続する。このため、駆動信号ＤＱのノードには正弦波の信号が現れる。そして駆動期間のみならず非駆動期間においても、同期信号出力回路５２からの同期信号ＳＹＣは停止せずに出力される。また増幅回路３２の出力信号ＤＶも、非駆動期間を要因とする振幅の減衰は見られるものの、発振状態を示す信号となっている。

このように駆動期間と非駆動期間を繰り返す間欠駆動を行えば、非駆動期間での消費電流が削減されるため、低消費電力化を実現できる。そして、このように間欠駆動により低消費電力化を図った場合にも、振動子１０の発振動作は停止せず、同期信号ＳＹＣを検出回路６０に供給できるため、検出回路６０での検出処理も適正に実行できるようになる。即ち、低消費電力化と適正な検出処理を両立して実現できる。

また、例えば駆動回路３０が矩形波の駆動信号ＤＱにより振動子１０を駆動した場合に、駆動信号ＤＱには、駆動周波数の周波数成分のみならず高調波成分も含まれることになる。そして、振動子１０を実装するＴＡＢやパッケージなどの周辺部材が、この高調波成分に共振してしまうことなどが原因で、不要信号が発生するおそれがある。即ち、周辺部材の共振周波数が、駆動信号ＤＱの高調波成分の周波数に一致すると、一時的な共振現象が発生し、検出信号に不要信号が発生する。従って、この不要信号が原因で検出信号のＳ／Ｎ比が劣化して、検出回路６０の検出性能が低下してしまうおそれがある。

そこで本実施形態では、検出回路６０は、間欠駆動の駆動期間では、所望信号の検出処理を行わず、非駆動期間において、所望信号の検出処理を行う。つまり、図３に示すように、間欠駆動の非駆動期間においても発振動作が停止せず、同期信号ＳＹＣが正常に検出回路６０に出力されていることに着目して、この同期信号ＳＹＣを用いて、非駆動期間において検出処理を行う。

即ち、駆動信号ＤＱの駆動周波数において、振動子１０のＱ値は高いが、上述の周辺部材のＱ値は低い。従って、非駆動期間において駆動信号ＤＱによる駆動が停止した場合に、Ｑ値が高い振動子１０の発振動作は継続するが、Ｑ値が低い周辺部材の一時的な共振動作は停止する。従って、非駆動期間においては、周辺部材の一時的な共振動作を原因とする不要信号が無くなる。そこで、検出回路６０が、不要信号が無くなる非駆動期間において検出処理を行うことで、Ｓ／Ｎ比の高い検出信号に対して検出処理を行うことが可能になり、検出回路６０の検出性能を向上できる。

なお、間欠駆動の非駆動期間において、非駆動期間の開始時点から、例えば駆動周波数（例えば５０〜１５０ＫＨｚ）のクロックの少なくとも１クロック期間が経過した後に、検出回路６０が検出処理を開始すればよい。例えば非駆動期間の開始時点においては、上記の周辺部材の共振動作は未だ停止していない可能性がある。しかしながら、駆動周波数における周辺部材のＱ値は非常に低いことが想定される。従って、非駆動期間の開始時点から、少なくとも１クロック期間が経過した後に検出動作を行えば、周辺部材の共振動作を原因とする不要信号を回避した検出処理を実現することが可能になる。

また、間欠駆動の非駆動期間において検出動作を行う場合には、駆動期間において検出回路６０を動作させることは、電力の無駄な消費になってしまう。そこで駆動期間においては、同期検波回路８１の同期検波動作やＡ／Ｄ変換回路１００のＡ／Ｄ変換動作を停止させる。このようにすれば、検出動作を行わない駆動期間において、同期検波回路８１やＡ／Ｄ変換回路１００の動作が停止することで、無駄な電力消費が抑えられ、低消費電力化を図れる。そして、駆動期間の後の非駆動期間において、同期検波回路８１やＡ／Ｄ変換回路１００を動作させて検出処理を行えば、所望信号の適正な検出処理を実現できるようになる。

また、間欠駆動の非駆動期間においては発振ループを維持する必要がなく、発振ループを形成するための回路での電力消費は、無駄な電力消費となる。そこで非駆動期間においては、ゲイン制御回路４０の少なくとも一部の回路（例えば積分器等）の動作を停止させる。また駆動信号出力回路５０の駆動も停止させる。一方、非駆動期間において、増幅回路３２の動作については非停止とする。

このように非駆動期間において、ゲイン制御回路４０の動作を停止することで、無駄な電力消費を防止できる。また、ゲイン制御回路４０の動作が停止すると、ＡＧＣループの経路が遮断されるが、非駆動期間においてはＡＧＣループを維持する必要性がないため、問題は生じない。一方、非駆動期間においては、上述のように検出回路６０が検出処理を行うため、同期信号ＳＹＣの供給が必要になる。このため、非駆動期間においては、増幅回路３２については停止せずに動作させて、増幅回路３２からの信号ＤＶを同期信号出力回路５２に供給する。これにより、同期信号出力回路５２は、信号ＤＶを２値化することで得られる同期信号ＳＹＣを検出回路６０に供給できるようになる。従って、検出回路６０は、この同期信号ＳＹＣを用いて非駆動期間において検出処理を実行できるようになる。

また図３では、駆動期間、非駆動期間の長さを、各々、Ｔ１、Ｔ２とした場合に、例えばＴ１＝Ｔ２となるように間欠駆動が行われている。これらの駆動期間、非駆動期間の長さＴ１、Ｔ２は、図２の期間設定レジスター１５４を用いて任意の長さに設定可能である。

例えば間欠駆動を行うと、実質的な駆動時間が短くなるため、所望信号の検出の感度が低下するおそれがある。一方、検出回路６０が、駆動期間においては検出動作を行わず、非駆動期間においてだけ検出動作を行うと、検出効率が低下するおそれがある。特にＡ／Ｄ変換回路１００としてΔシグマ方式を採用した場合には、検出時間の減少により検出効率が低下する。図３のように駆動期間、非駆動期間の長さＴ１、Ｔ２を、Ｔ１＝Ｔ２とすれば、感度の減少と検出効率の低下の偏りがなくなり、バランスを保つことができる。

一方、検出効率よりも感度の方を優先する状況の場合には、Ｔ１＞Ｔ２とすればよく、感度よりも検出効率の方を優先する状況の場合には、Ｔ１＜Ｔ２とすればよい。図２に示すような期間設定レジスター１５４を設ければ、Ｔ１、Ｔ２を任意に設定できるため、上述の種々の状況に対応できるようになる。

また図２では、モード切替レジスター１５２が設けられており、このモード切替レジスター１５２の設定により、間欠駆動を行う間欠駆動モードと、通常駆動を行う通常駆動モードの切替を行うこと可能になる。通常駆動は、非駆動期間がなく駆動期間だけが続く駆動である。例えば、ＴＡＢやパッケージの共振の影響が少ない、又は感度の減少や検出効率の低下が好ましくないような状況の場合には、モード切替レジスター１５２により、駆動モードを通常駆動モードに設定すればよい。一方、感度の減少や検出効率の低下よりも、不要信号等の低減や低消費電力を優先するような状況の場合には、モード切替レジスター１５２により、駆動モードを間欠駆動モードに設定すればよい。こうすることで種々の状況に対応できるようになる。

また図３のような間欠駆動を行うと、駆動期間と非駆動期間の繰り返し周波数の信号が、検出信号の変調信号のように見えてしまい、この変調信号が検出回路６０において検出されてしまうおそれがある。例えば、駆動期間と非駆動期間の繰り返し周波数が、数十Ｈｚの周波数であると、所望信号の周波数帯域と重なってしまい、所望信号の検出性能を劣化させてしまう。

例えば検出回路６０には、所望信号を通過して不要信号を減衰（遮断）する周波数特性を有するローパスフィルター（例えばＡ／Ｄ変換回路の前段に設けられるフィルターやＤＳＰ部のデジタルフィルター）が設けられる。そして、駆動期間と非駆動期間の繰り返し周波数が、所望信号の周波数帯域と重なってしまうと、このローパスフィルターにより所望信号と分離できなくなってしまい、所望信号の検出性能を劣化させてしまう。

そこで、このローパスフィルターのカットオフ周波数をｆｃとし、駆動期間、非駆動期間の長さを、各々、Ｔ１、Ｔ２とした場合には、１／（Ｔ１＋Ｔ２）＞ｆｃと設定されていることが望ましい。即ち、駆動期間と非駆動期間の繰り返し周波数を、ローパスフィルターのカットオフ周波数ｆｃよりも十分に高い周波数に設定する。例えばローパスフィルターのカットオフ周波数ｆｃが１０Ｈｚ〜数十Ｈｚである場合には、１／（Ｔ１＋Ｔ２）で表される繰り返し周波数を、例えば１ＫＨｚ〜数ＫＨｚ程度に設定する。こうすることで、間欠駆動における駆動期間と非駆動期間の繰り返し周波数が原因で所望信号の検出性能が劣化する事態を抑止できるようになる。

４．駆動回路の詳細な構成及び動作
図４、図５は、駆動回路３０の詳細な構成及び動作を説明する図である。

図４において、増幅回路３２は、ローパスフィルター特性をもつ積分型の電流−電圧変換回路であり、演算増幅器ＯＰＥ、キャパシターＣＥ、抵抗素子ＲＥを有する。演算増幅器ＯＰＥの非反転入力端子（第１の入力端子）は所定電位（例えばＡＧＮＤ）に設定され、反転入力端子（第２の入力端子）には振動子１０からの信号ＤＩが入力される。キャパシターＣＥ及び抵抗素子ＲＥは、増幅回路３２の出力ノードと演算増幅器ＯＰＥの反転入力端子のノードとの間に設けられる。

ゲイン制御回路４０（ＡＧＣ）は、発振定常状態において、ループゲインが１になるようにゲインを自動調整する回路であり、全波整流器４２、積分器４４を有する。なお、ゲイン制御回路４０に、発振状態を検出する発振検出器を含ませてもよい。

全波整流器４２は、増幅回路３２の出力信号ＤＶを全波整流する回路であり、演算増幅器ＯＰＦ、抵抗素子ＲＦ１、ＲＦ２、コンパレーターＣＰ３、スイッチ素子ＳＦ１、ＳＦ２、インバーター回路ＩＮＶを有する。

抵抗素子ＲＦ１は、信号ＤＶのノードと演算増幅器ＯＰＦの反転入力端子のノードとの間に設けられ、抵抗素子ＲＦ２は、演算増幅器ＯＰＦの出力ノードと反転入力端子のノードとの間に設けられる。

スイッチ素子ＳＦ１は、演算増幅器ＯＰＦの出力ノードと積分器４４の入力ノードとの間に設けられ、スイッチ素子ＳＦ２は、信号ＤＶのノードと積分器４４の入力ノードとの間に設けられる。そしてスイッチ素子ＳＦ１、ＳＦ２は、信号ＤＶの電圧と所定電位の電圧とを比較するコンパレーターＣＰ３の出力信号に基づいて、排他的にオン・オフ制御される。これにより信号ＤＲは、信号ＤＶを全波整流した信号になる。

積分器４４は、全波整流器４２により全波整流された信号ＤＲの積分処理を行う回路であり、演算増幅器ＯＰＧ、抵抗素子ＲＧ、キャパシターＣＧを有する。演算増幅器ＯＰＧの非反転入力端子は所定電圧ＶＲ３に設定される。抵抗素子ＲＧは積分器４４の入力ノードと演算増幅器ＯＰＧの反転入力端子のノードとの間に設けられ、キャパシターＣＧは、演算増幅器ＯＰＧの出力ノードと反転入力端子のノードとの間に設けられる。ゲイン制御回路４０の出力信号である積分器４４の出力信号は、制御電圧ＤＳとして、駆動信号出力回路５０のコンパレーターＣＰ１に供給される。

駆動信号出力回路５０を構成するコンパレーターＣＰ１は、非反転入力端子が所定電位（例えばＡＧＮＤ）に設定され、反転入力端子に増幅回路３２からの信号ＤＶが入力される。そして信号ＤＶを２値化した矩形波の駆動信号ＤＱを出力する。矩形波の駆動信号ＤＱを振動子１０に出力しても、振動子１０が持つ周波数フィルター作用によって不要な高調波が低減され、目的とする周波数（共振周波数）の駆動信号を得ることが可能になる。このコンパレーターＣＰ１は、差動部と、差動部に接続された出力部を有する。そして、ゲイン制御回路４０（積分器）からの制御電圧ＤＳは、コンパレーターＣＰ１の出力部の電源電圧（高電位側電源電圧）として供給される。これにより、コンパレーターＣＰ１が出力する駆動信号ＤＱの振幅は、ゲイン制御回路４０の制御電圧ＤＳに応じて変化するようになり、発振定常状態においてループゲインを１にするゲイン制御が実現される。なお、駆動信号出力回路５０は、矩形波ではなく正弦波の駆動信号ＤＱを出力する回路であってもよい。

同期信号出力回路５２は、コンパレーターＣＰ２と位相調整回路５４（移相器）を有する。コンパレーターＣＰ２は、非反転入力端子が所定電位（例えばＡＧＮＤ）に設定され、反転入力端子に増幅回路３２からの信号ＤＶが入力される。そして信号ＤＶを２値化した信号ＳＤＥＴを出力する。位相調整回路５４は、スイッチングミキサー８０での同期検波が適切に行われるように、信号ＳＤＥＴの位相を調整して、同期信号ＳＹＣとして検出回路６０のスイッチングミキサー８０に出力する。

なお駆動回路３０の構成は図４の構成に限定されず、種々の変形実施が可能である。例えば図４では、駆動信号出力回路５０が、矩形波の駆動信号ＤＱを出力するコンパレーターＣＰ１により構成されているが、駆動信号出力回路５０を、正弦波の駆動信号ＤＱを出力するゲインアンプ等により構成してもよい。この場合には、ゲイン制御回路４０からの制御電圧ＤＳに基づいて、ゲインアンプのゲインを制御することで、駆動信号ＤＱの振幅を制御すればよい。また図４では、駆動信号出力回路５０のコンパレーターＣＰ１と同期信号出力回路５２のコンパレーターＣＰ２とが別体の回路として示されているが、これに限定されるものではない。例えばコンパレーターＣＰ１とＣＰ２とでその差動部が共用される複合型のコンパレーターを用いてもよい。

図４は、間欠駆動の駆動期間での駆動回路３０の状態を示す図であり、図５は、間欠駆動の非駆動期間での駆動回路３０の状態を示す図である。図４、図５に示すように、積分器４４の抵抗素子ＲＧの一端と演算増幅器ＯＰＧの反転入力端子のノードとの間にスイッチ素子ＳＷが設けられている。

図４に示すように駆動期間においては、スイッチ素子ＳＷはオンになる。これによりゲイン制御回路４０によるＡＧＣループが形成される。そして駆動信号出力回路５０のコンパレーターＣＰ１は、ゲイン制御回路４０のＡＧＣループにより振幅が制御される矩形波の駆動信号ＤＱを出力する。

一方、図５に示すように非駆動期間においては、スイッチ素子ＳＷはオフになり、ＡＧＣループは遮断される。そして駆動信号出力回路５０のコンパレーターＣＰ１は、固定電圧を出力したり、或いはその出力ノードがハイインピーダンス状態に設定される。これにより図３に示すような駆動期間と非駆動期間が繰り返される間欠駆動が実現される。

なお、図４、図５ではスイッチ素子ＳＷを設けて、駆動期間か非駆動期間かに応じてスイッチ素子ＳＷをオン・オフ制御しているが、必ずしもこのスイッチ素子ＳＷを設ける必要はない。例えば、スイッチ素子ＳＷを設けずに、図４の駆動期間においては積分器４４を動作させる一方で、図５の非駆動期間においては、動作電流を停止することで積分器４４の動作を停止させて、間欠駆動を実現してもよい。

また図４に示すように、駆動期間においては、増幅回路３２、ゲイン制御回路４０、駆動信号出力回路５０、同期信号出力回路５２は、動作状態に設定される。一方、図５に示すように、非駆動期間においては、増幅回路３２は動作状態に設定されるが、ゲイン制御回路４０の一部の回路である積分器４４が停止状態に設定される。

また図５の非駆動期間において、駆動信号出力回路５０は、矩形波の駆動信号ＤＱの出力を停止するが、同期信号出力回路５２は動作状態に設定されて、矩形波の同期信号ＳＹＣを検出回路６０に出力する。なお図５では全波整流器４２が動作状態に設定されているが、停止状態に設定するようにしてもよい。

図６（Ａ）〜図６（Ｃ）は、駆動信号出力回路５０のコンパレーターＣＰ１の出力部の構成及び動作を説明する図である。コンパレーターＣＰ１は、信号ＤＶと所定電位（ＡＧＮＤ）が入力される差動部と、差動部に接続される出力部を有する。この出力部は、図６（Ａ）〜図６（Ｃ）に示すように、Ｐ型のトランジスターＴＡ１及びＮ型のトランジスターＴＡ２と、スイッチ素子ＳＡ１〜ＳＡ５を有する。

トランジスターＴＡ１、ＴＡ２は、制御電圧ＤＳの供給ノードと所定電位（ＡＧＮＤ）の供給ノードとの間に直列接続される。スイッチ素子ＳＡ１は、コンパレーターＣＰ１の差動部の出力信号ＤＦＱの入力ノードとトランジスターＴＡ１のゲートノードとの間に設けられる。スイッチ素子ＳＡ２は、差動部の出力信号ＤＦＱの入力ノードとトランジスターＴＡ２のゲートノードとの間に設けられる。スイッチ素子ＳＡ３は、制御電圧ＤＳの供給ノードとトランジスターＴＡ１のゲートノードとの間に設けられる。スイッチ素子ＳＡ４は、所定電位の供給ノードとトランジスターＴＡ２のゲートノードとの間に設けられる。スイッチ素子ＳＡ５は、出力部の駆動信号ＤＱの出力ノードと所定電位の供給ノードとの間に設けられる。

図４の駆動期間のような通常時においては、図６（Ａ）に示すように、スイッチ素子ＳＡ１、ＳＡ２がオンになり、スイッチ素子ＳＡ３、ＳＡ４、ＳＡ５がオフになる。これにより、差動部からの出力信号ＤＦＱが出力部によりバッファリングされて、矩形波の駆動信号ＤＱが出力されるようになる。

一方、非駆動期間において固定電圧を出力する場合には、図６（Ｂ）に示すように、スイッチ素子ＳＡ１、ＳＡ２がオフになり、スイッチ素子ＳＡ３、ＳＡ４、ＳＡ５がオンになる。スイッチ素子ＳＡ３、ＳＡ４がオンになることで、トランジスターＴＡ１、ＴＡ２がオフになる。またスイッチ素子ＳＡ５がオンになることで、出力部の出力ノードが固定電位（例えばＡＧＮＤ）に設定され、駆動電圧出力回路５０は固定電圧を出力することになる。

また、非駆動期間においてハイインピーダンス状態に設定する場合には、図６（Ｃ）に示すように、スイッチ素子ＳＡ１、ＳＡ２、ＳＡ５がオフになり、スイッチ素子ＳＡ３、ＳＡ４がオンになる。スイッチ素子ＳＡ３、ＳＡ４がオンになることで、トランジスターＴＡ１、ＴＡ２がオフになる。これにより、駆動電圧出力回路５０の出力ノードである出力部の出力ノードが、ハイインピーダンス状態に設定されることになる。

５．各種検出方式の検出回路の構成及び動作
次に、各種検出方式の検出回路６０の構成及び動作について説明する。図７（Ａ）、図７（Ｂ）、図８は、全差動スイッチングミキサー方式の検出回路６０の構成及び動作の説明図である。

図７（Ａ）に示すように、全差動スイッチングミキサー方式の検出回路６０は、第１、第２のＱ／Ｖ変換回路６２、６４、第１、第２のゲイン調整アンプ７２、７４、スイッチングミキサー８０、第１、第２のフィルター９２、９４、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０（デジタル信号処理部）を含む。

Ｑ／Ｖ変換回路６２、６４（電荷−電圧変換回路）には振動子１０からの差動の第１、第２の検出信号ＩＱ１、ＩＱ２が入力される。そしてＱ／Ｖ変換回路６２、６４は振動子１０で発生した電荷（電流）を電圧に変換する。これらのＱ／Ｖ変換回路６２、６４は帰還抵抗を有する連続型の電荷−電圧変換回路である。

ゲイン調整アンプ７２、７４は、Ｑ／Ｖ変換回路６２，６４の出力信号ＱＡ１、ＱＡ２をゲイン調整して増幅する。ゲイン調整アンプ７２、７４は、いわゆるプログラマブルゲインアンプであり、図示しない制御回路により設定されたゲインで信号ＱＡ１、ＱＡ２を増幅する。例えばＡ／Ｄ変換回路１００の電圧変換範囲に適合する振幅の信号に増幅する。

スイッチングミキサー８０は、駆動回路３０からの同期信号ＳＹＣに基づいて差動の同期検波を行うミキサーである。具体的にはスイッチングミキサー８０では、ゲイン調整アンプ７２の出力信号ＱＢ１が第１の入力ノードＮＩ１に入力され、ゲイン調整アンプ７４の出力信号ＱＢ２が第２の入力ノードＮＩ２に入力される。そして駆動回路３０からの同期信号ＳＹＣにより差動の同期検波を行って、差動の第１、第２の出力信号ＱＣ１、ＱＣ２を第１、第２の出力ノードＮＱ１、ＮＱ２に出力する。このスイッチングミキサー８０により、前段の回路（Ｑ／Ｖ変換回路、ゲイン調整アンプ）が発生したノイズ（１／ｆノイズ）などの不要信号が高周波帯域に周波数変換される。また、コリオリ力に応じた信号である所望信号が直流信号に落とし込まれる。

フィルター９２には、スイッチングミキサー８０の第１の出力ノードＮＱ１からの第１の出力信号ＱＣ１が入力される。フィルター９４には、スイッチングミキサー８０の第２の出力ノードＮＱ２からの第２の出力信号ＱＣ２が入力される。これらのフィルター９２、９４は、例えば不要信号を除去（減衰）して所望信号を通過させる周波数特性を有するローパスフィルターである。例えばスイッチングミキサー８０により高周波帯域に周波数変換された１／ｆノイズ等の不要信号は、フィルター９２、９４により除去される。またフィルター９２、９４は、例えばパッシブ素子で構成されるパッシブフィルターである。即ち、フィルター９２、９４としては、演算増幅器を用いずに、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターを採用できる。

Ａ／Ｄ変換回路１００は、フィルター９２からの出力信号ＱＤ１とフィルター９４からの出力信号ＱＤ２を受けて、差動のＡ／Ｄ変換を行う。具体的には、Ａ／Ｄ変換回路１００は、フィルター９２、９４をアンチエイリアシング用のフィルター（前置きフィルター）として、出力信号ＱＤ１、ＱＤ２のサンプリングを行ってＡ／Ｄ変換を行う。そして本実施形態では、フィルター９２からの出力信号ＱＤ１及びフィルター９４からの出力信号ＱＤ２は、アクティブ素子を介さずにＡ／Ｄ変換回路１００に入力される。

Ａ／Ｄ変換回路１００としては、例えばΔシグマ型や逐次比較型などの種々の方式のＡ／Ｄ変換回路を採用できる。Δシグマ型を採用する場合には、例えば１／ｆノイズ低減のためのＣＤＳ（Correlated double sampling）やチョッパーの機能などを有し、例えば２次のΔシグマ変調器などにより構成されるＡ／Ｄ変換回路を用いることができる。また逐次比較型を採用する場合には、例えばＤＡＣの素子バラツキよるＳ／Ｎ比の劣化を抑制するＤＥＭ（Dynamic Element Matching）の機能などを有し、容量ＤＡＣ及び逐次比較制御ロジックにより構成されるＡ／Ｄ変換回路を用いることができる。

ＤＳＰ（Digital Signal Processing）部１１０は、各種のデジタル信号処理を行う。例えばＤＳＰ部１１０は、例えば所望信号のアプリケーションに応じた帯域制限のデジタルフィルター処理や、Ａ／Ｄ変換回路１００等により発生したノイズを除去するデジタルフィルター処理を行う。また、ゲイン補正（感度調整）、オフセット補正などのデジタル補正処理を行う。

この図７（Ａ）の検出回路６０では、全差動スイッチングミキサー方式を採用している。即ち、振動子１０からの差動の検出信号ＩＱ１、ＩＱ２は、Ｑ／Ｖ変換回路６２、６４、ゲイン調整アンプ７２、７４により信号増幅やゲイン調整が行われて、差動の信号ＱＢ１、ＱＢ２としてスイッチングミキサー８０に入力される。そして、これらの差動の信号ＱＢ１、ＱＢ２に対して、スイッチングミキサー８０により、不要信号が高周波帯域に周波数変換される同期検波処理が行われる。そして、フィルター９２、９４により、高周波帯域に周波数変換された不要信号が除去されて、差動の信号ＱＤ１、ＱＤ２としてＡ／Ｄ変換回路１００に入力されて、差動のＡ／Ｄ変換が行われる。

このような全差動スイッチングミキサー方式の検出回路６０によれば、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生した１／ｆノイズ等は、スイッチングミキサー８０での周波数変換とフィルター９２、９４によるローパスフィルター特性により除去される。そしてゲイン調整アンプ７２、７４とＡＤ変換回路１００の間には、ゲインは稼げないが発生ノイズが少ない（１／ｆノイズが発生しない）スイッチングミキサー８０や、低ノイズのパッシブ素子により構成されるフィルター９２、９４が設けられる構成となっている。従って、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生したノイズが除去されると共に、スイッチングミキサー８０やフィルター９２、９４が発生するノイズも最小限に抑えられるため、低ノイズの状態の信号ＱＤ１、ＱＤ２をＡ／Ｄ変換回路１００に入力して、Ａ／Ｄ変換できるようになる。しかも、信号ＱＤ１、ＱＤ２を差動信号としてＡ／Ｄ変換できるため、シングルエンドの信号でＡ／Ｄ変換する場合に比べて、Ｓ／Ｎ比を更に向上できるようになる。

そして、前述したように本実施形態では、間欠駆動の非駆動期間において検出回路６０が検出処理を行う一方で、駆動期間においては、検出回路６０の少なくとも一部の回路の動作が停止する。これにより低消費電力化が実現される。

例えば図７（Ａ）の全停止方式では、間欠駆動の駆動期間において検出回路６０の全ての回路が停止する。即ちＱ／Ｖ変換回路６２、６４、ゲインアンプ７２、７４、スイッチングミキサー８０、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０の全てが停止する。この全停止方式によれば、駆動期間での検出回路６０の電力消費が最小限になり、消費電力の削減効果が最も大きくなる。なお、回路の動作の停止は、例えば供給クロックを停止したり、アナログ回路の動作電流をオフにすることなどにより実現できる。

一方、図７（Ｂ）のＡＤＣ停止方式では、間欠駆動の駆動期間においてＡ／Ｄ変換回路１００及びＤＳＰ部１１０の動作が停止する。そしてＱ／Ｖ変換回路６２、６４、ゲインアンプ７２、７４、スイッチングミキサー８０は、駆動期間においても動作を継続する。例えばアナログ回路であるＱ／Ｖ変換回路６２、６３、ゲインアンプ７２、７４は、一旦動作が停止すると、安定した動作状態に復帰するまでに長い時間を要する場合がある。従って、このような場合には、図７（Ａ）の全停止方式に比べて消費電力の削減効果は小さいが、図７（Ｂ）の方式が望ましい。即ち、駆動期間から非駆動期間に切り替わって、検出回路６０が検出処理を開始する際に、Ｑ／Ｖ変換回路６２、６４等のアナログ回路が安定動作状態になっているため、検出処理を直ぐに開始できるようになる。なお図７（Ｂ）においてスイッチングミキサー８０の動作を停止するようにしてもよい。

また図８の検波停止方式では、間欠駆動の駆動期間においてスイッチングミキサー８０だけが動作を停止する。例えば駆動期間においてスイッチングミキサー８０への同期信号ＳＹＣの供給を停止（例えばＳＹＣの電圧レベルをＬレベルに固定）することで、スイッチングミキサー８０の動作が停止する。そしてＱ／Ｖ変換回路６２、６４、ゲインアンプ７２、７４、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０は駆動期間においても動作を継続する。このようにすれば、Ａ／Ｄ変換回路１００やＤＳＰ部１１０が、動作が停止してから安定した動作状態に復帰するまでに長い時間を要する場合にも、これに対処できるようになる。即ち、駆動期間から非駆動期間に切り替わって、検出回路６０が検出処理を開始する際に、Ａ／Ｄ変換回路１００等が安定動作状態となっているため、検出処理を直ぐに開始できるようになる。一方、スイッチングミキサー８０は、後述するようにスイッチ素子により構成されるものであり、演算増幅器のようなアナログ回路を有しない。従って、駆動期間から非駆動期間に切り替わって検出回路６０が検出処理を開始する際に、スイッチングミキサー８０は直ぐに安定した同期検波動作を開始できる。

図９（Ａ）〜図９（Ｃ）は、ダイレクトサンプリング方式の検出回路６０の構成及び動作の説明図である。

ダイレクトサンプリング方式の検出回路６０は、離散型Ｑ／Ｖ変換回路２６０、Ａ／Ｄ変換回路２７０、ＤＳＰ部２８０を有する。このダイレクトサンプリング方式は、回路の小規模化という意味において最も優位な構成となる。但し、Ａ／Ｄ変換回路２７０の前段にアンチエイリアシング用のフィルターがないため、折り返し雑音による性能劣化は避けられないという課題がある。また、離散型Ｑ／Ｖ変換回路２６０の低ノイズ化のために消費電流を増やすと、帯域が伸び、折り返し雑音が増す結果となり、低ノイズ化が難しいという課題もある。これに対して図７（Ａ）の全差動スイッチングミキサー方式では、Ｑ／Ｖ変換回路６２、６４は、帰還抵抗素子を有する連続型の電荷−電圧変換回路となっているため、ダイレクトサンプリング方式で生じる折り返し雑音による性能劣化の問題を防止でき、小規模の回路構成で低ノイズでの検出処理を実現できるという利点がある。

そして、このダイレクトサンプリング方式の検出回路６０の停止方式としても、図９（Ａ）の全停止方式、図９（Ｂ）のＡＤＣ停止方式、図９（Ｃ）の検波停止方式がある。

例えば図９（Ａ）の全停止方式では、間欠駆動の駆動期間において、離散型Ｑ／Ｖ変換回路２６０、Ａ／Ｄ変換回路２７０、ＤＳＰ部２８０の全てが停止する。これにより、駆動期間での検出回路６０の電力消費が最小限になり、消費電力の削減効果が最も大きくなる。

一方、図９（Ｂ）のＡＤＣ停止方式では、間欠駆動の駆動期間において、Ａ／Ｄ変換回路２７０及びＤＳＰ部２８０の動作が停止し、離散型Ｑ／Ｖ変換回路２６０が動作状態を継続する。これにより、駆動期間から非駆動期間に切り替わって検出回路６０が検出処理を開始する際に、離散型Ｑ／Ｖ変換回路２７０が安定動作状態となっているため、検出処理を直ぐに開始できるようになる。

また図９（Ｃ）の検波停止方式では、間欠駆動の駆動期間において離散型Ｑ／Ｖ変換回路２６０だけが動作を停止する。そして駆動期間において、Ａ／Ｄ変換回路２７０、ＤＳＰ部２８０は動作状態を継続する。このようにすれば、Ａ／Ｄ変換回路２７０やＤＳＰ部２８０が、動作が停止してから安定した動作状態に復帰するまでに長い時間を要する場合にも、これに対処できるようになる。

図１０（Ａ）、図１０（Ｂ）、図１１は、アナログ同期検波方式の検出回路６０の構成及び動作の説明図である。

アナログ同期検波方式の検出回路６０は、Ｑ／Ｖ変換回路３６２、３６４、差動増幅回路３６６、ハイパスフィルター３６７、ＡＣアンプ３６８、オフセット調整回路３７０、同期検波回路３８０、ローパスフィルター３８２、ゲイン調整アンプ３８４、ＤＣアンプ３８６、ＳＣＦ３８８（スイッチトキャパシターフィルター）を有する。また、例えば検出装置の外付けの回路として、Ａ／Ｄ変換回路３９０やＤＳＰ部３９２（デジタルフィルター）が設けられている。

このアナログ同期検波方式では、例えば検出回路６０での信号のゲインを大きくとることで、ノイズ特性を向上できるという利点がある。但し、回路ブロック数が多くなり、回路が大規模化したり、電流を多く消費するアナログの回路ブロックが多いため、電力が無駄に消費されて、消費電力が過大になってしまうという課題がある。これに対して図７（Ａ）の全差動スイッチングミキサー方式は、アナログ同期検波方式に比べて回路ブロック数が少なく、回路の小規模化や消費電力の低減化を容易に実現できるという利点がある。また全差動スイッチングミキサー方式では、振動子１０からの差動の信号ＩＱ１、ＩＱ２は、差動信号の状態のままで、ゲイン調整、同期検波処理、フィルター処理が行われ、Ａ／Ｄ変換回路１００に入力されてＡ／Ｄ変換が行われる。このため、シングルエンド信号の状態でフィルター処理、同期検波処理、ゲイン調整処理等が行われるアナログ同期検波方式に比べて、ノイズ低減の点で有利な構成となる。例えばアナログ同期検波方式では、同期検波回路３８０の前段において、ＡＣアンプ３６８からのシングルエンドの第１の信号を反転アンプで反転して第２の信号を生成し、これらの第１、第２の信号を用いて同期検波を行う。このため、第１の信号のノイズと第２の信号のノイズは等価ではなく、同期検波回路３８０での周波数変換を行っても、上記の反転アンプのノイズ等が残存してしまう。これに対して、全差動スイッチングミキサー方式では、このような反転アンプの残存ノイズ等は発生しないため、Ｓ／Ｎ比を向上できる。

そして、このアナログ同期検波方式の検出回路６０の停止方式としても、図１０（Ａ）の全停止方式、図１０（Ｂ）のＡＤＣ停止方式、図１１の検波停止方式がある。

例えば図１０（Ａ）の全停止方式では、間欠駆動の駆動期間において、検出回路６０の全ての回路が停止する。これにより、駆動期間での検出回路６０の電力消費が最小限になり、消費電力の削減効果が最も大きくなる。

一方、図１０（Ｂ）のＡＤＣ停止方式では、間欠駆動の駆動期間において、Ａ／Ｄ変換回路３９０及びＤＳＰ部３９２の動作が停止し、その他のアナログ回路は動作状態を継続する。これにより、駆動期間から非駆動期間に切り替わって検出回路６０が検出処理を開始する際に、これらのアナログ回路が安定動作状態となっているため、検出処理を直ぐに開始できるようになる。なお駆動期間において、同期検波回路３８０以降の回路を全て停止するようにしてもよい。

また図１１の検波停止方式では、間欠駆動の駆動期間において、同期検波回路３８０だけが動作を停止する。例えば駆動期間において同期検波回路３８０への同期信号ＳＹＣの供給を停止することで、同期検波回路３８０の動作が停止する。そして駆動期間においても、他の回路は動作状態を継続する。このようにすれば、これらの回路が動作が停止してから安定した動作状態に復帰するまでに長い時間を要する場合にも、これに対処できるようになる。

６．検出回路の詳細な構成例
図１２に、図７（Ａ）で説明した全差動スイッチングミキサー方式の検出回路６０の詳細な第１の構成例を示す。

Ｑ／Ｖ変換回路６２は、演算増幅器ＯＰＡ１、キャパシターＣＡ１、抵抗素子ＲＡ１を有し、Ｑ／Ｖ変換回路６４は、演算増幅器ＯＰＡ２、キャパシターＣＡ２、抵抗素子ＲＡ２を有する。

Ｑ／Ｖ変換回路６２の演算増幅器ＯＰＡ１は、その非反転入力端子（広義には第１の入力端子）が所定電位（ＡＧＮＤ）に設定される。キャパシターＣＡ１及び抵抗素子ＲＡ１は、Ｑ／Ｖ変換回路６２の出力ノードと演算増幅器ＯＰＡ１の反転入力端子（広義には第２の入力端子）のノードとの間に設けられる。

Ｑ／Ｖ変換回路６４の演算増幅器ＯＰＡ２は、その非反転入力端子が所定電位に設定される。キャパシターＣＡ２及び抵抗素子ＲＡ２は、Ｑ／Ｖ変換回路６４の出力ノードと演算増幅器ＯＰＡ２の反転入力端子のノードとの間に設けられる。

このように図１２のＱ／Ｖ変換回路６２、６４は、帰還抵抗素子ＲＡ１、ＲＡ２を有する連続型の電荷−電圧変換回路になっており、図９（Ａ）のダイレクトサンプリング方式の離散型Ｑ／Ｖ変換回路２６０に比べて、ノイズ低減の意味で有利な構成となる。

ゲイン調整アンプ７２は、演算増幅器ＯＰＢ１、第１、第２のキャパシターＣＢ１１、ＣＢ１２、抵抗素子ＲＢ１を有する。ゲイン調整アンプ７４は、演算増幅器ＯＰＢ２、第１、第２のキャパシターＣＢ２１、ＣＢ２２、抵抗素子ＲＢ２を有する。

ゲイン調整アンプ７２の演算増幅器ＯＰＢ１は、非反転入力端子（第１の入力端子）が所定電位（ＡＧＮＤ）に設定される。キャパシターＣＢ１１は、ゲイン調整アンプ７２の入力ノードと演算増幅器ＯＰＢ１の反転入力端子（第２の入力端子）のノードとの間に設けられる。キャパシターＣＢ１２及び抵抗素子ＲＢ１は、ゲイン調整アンプ７２の出力ノードと演算増幅器ＯＰＢ１の反転入力端子のノードとの間に設けられる。

ゲイン調整アンプ７４の演算増幅器ＯＰＢ２は、非反転入力端子が所定電位に設定される。キャパシターＣＢ２１は、ゲイン調整アンプ７４の入力ノードと演算増幅器ＯＰＢ２の反転入力端子のノードとの間に設けられる。キャパシターＣＢ２２及び抵抗素子ＲＢ２は、ゲイン調整アンプ７４の出力ノードと演算増幅器ＯＰＢ２の反転入力端子のノードとの間に設けられる。

ゲイン調整アンプ７２では、キャパシターＣＢ１１、ＣＢ１２の少なくとも一方が、容量値が可変のキャパシターになっている。ゲイン調整アンプ７４でも、キャパシターＣＢ２１、ＣＢ２２の少なくとも一方が、容量値が可変のキャパシターになっている。これらのキャパシターの容量値は、図示しない制御回路（レジスター）により可変に設定される。そして、例えばキャパシターＣＢ１１、ＣＢ２１の容量値をＣ１として、キャパシターＣＢ１２、ＣＢ２２の容量値をＣ２とすると、ゲイン調整アンプ７２、７４のゲインは、Ｃ１とＣ２の容量比Ｃ２／Ｃ１により設定されることになる。

また図１２のゲイン調整アンプ７２、７４は、ハイパスフィルターの周波数特性を有している。即ち、ゲイン調整アンプ７２のキャパシターＣＢ１１と抵抗素子ＲＢ１によりハイパスフィルターが構成され、ゲイン調整アンプ７４のキャパシターＣＢ２１と抵抗素子ＲＢ２によりハイパスフィルターが構成される。これにより、ゲイン調整アンプ７２は、Ｑ／Ｖ変換回路６２の１／ｆノイズを低減（除去）するハイパスフィルターの周波数特性を有することになる。またゲイン調整アンプ７４は、Ｑ／Ｖ変換回路６４の１／ｆノイズを低減（除去）するハイパスフィルターの周波数特性を有することになる。

スイッチングミキサー８０は、第１、第２、第３、第４のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を有する。スイッチ素子ＳＷ１は、スイッチングミキサー８０の第１の入力ノードＮＩ１と第１の出力ノードＮＱ１との間に設けられる。スイッチ素子ＳＷ２は、スイッチングミキサー８０の第１の入力ノードＮＩ１と第２の出力ノードＮＱ２との間に設けられる。スイッチ素子ＳＷ３は、スイッチングミキサー８０の第２の入力ノードＮＩ２と第１の出力ノードＮＱ１との間に設けられる。スイッチ素子ＳＷ４は、第２の入力ノードＮＩ２と第２の出力ノードＮＱ２との間に設けられる。これらのスイッチ素子ＳＷ１〜ＳＷ４は、例えばＭＯＳトランジスター（例えばＮＭＯＳ型トランジスター或いはトランスファーゲート）により構成できる。

そして駆動回路３０からの同期信号ＳＹＣに基づいて、スイッチ素子ＳＷ１とＳＷ２は排他的にオン・オフされ、スイッチ素子ＳＷ３とＳＷ４は排他的にオン・オフされる。例えば同期信号ＳＹＣがＨベル（第１のレベル）の場合に、スイッチ素子ＳＷ１、ＳＷ４がオンになり、スイッチ素子ＳＷ２、ＳＷ３がオフになる。一方、同期信号ＳＹＣがＬレベル（第２のレベル）の場合に、スイッチ素子ＳＷ２、ＳＷ３がオンになり、スイッチ素子ＳＷ１、ＳＷ４がオフになる。これにより、ゲイン調整アンプ７２、７４からの差動の信号ＱＢ１、ＱＢ２が、差動信号の状態で同期検波されて、同期検波後の信号が差動の信号ＱＣ１、ＱＣ２として出力されるようになる。例えば図１０（Ａ）のアナログ同期検波方式では、シングルエンド信号の状態で同期検波が行われ、シングルエンドの信号が出力されていたが、図１２の全差動スイッチングミキサー方式では、差動信号の状態で同期検波が行われ、同期検波後の信号として差動の信号が出力されるようになる。

フィルター９２は、抵抗素子ＲＤ１とキャパシターＣＤ１を有する。フィルター９４は、抵抗素子ＲＤ２とキャパシターＣＤ２を有する。

フィルター９２の抵抗素子ＲＤ１は、スイッチングミキサー８０の出力ノードＮＱ１と第１の接続ノードＮＤ１との間に設けられる。この第１の接続ノードＮＤ１はＡ／Ｄ変換回路１００の第１の入力ノードに接続されるノードである。キャパシターＣＤ１は、第１の接続ノードＮＤ１と所定電位（例えばＡＧＮＤ）のノードとの間に設けられる。

フィルター９４の抵抗素子ＲＤ２は、スイッチングミキサー８０の出力ノードＮＱ２と第２の接続ノードＮＤ２との間に設けられる。この第２の接続ノードＮＤ２はＡ／Ｄ変換回路１００の第２の入力ノードに接続されるノードである。キャパシターＣＤ２は、第２の接続ノードＮＤ２と所定電位（例えばＡＧＮＤ）のノードとの間に設けられる。

このように、フィルター９２、９４は、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターとなっている。そしてフィルター９２からの出力信号ＱＤ１及びフィルター９４からの出力信号ＱＤ２は、アクティブ素子を介さずにＡ／Ｄ変換回路１００に入力される。

図１３に、図１２の検出回路の各信号ＱＡ１及びＱＡ２、ＱＢ１及びＱＢ２、ＱＣ１及びＱＣ２、ＱＤ１及びＱＤ２の信号波形例を示す。

図１３に示すように、Ｑ／Ｖ変換回路６２、６４から出力された信号ＱＡ１、ＱＡ２は、ゲイン調整アンプ７２、７４により反転増幅されて、信号ＱＢ１、ＱＢ２として出力される。具体的には、前述した容量比Ｃ２／Ｃ１のゲインで増幅される。

ゲイン調整アンプ７２、７４から出力された信号ＱＢ１、ＱＢ２は、スイッチングミキサー８０により同期検波されて、信号ＱＣ１、ＱＣ２として出力される。同期検波により、１／ｆノイズ等の不要信号は、高周波帯域に周波数変換される。そして、これらの信号ＱＣ１、ＱＣ２に対してフィルター９２、９４がローパスフィルター処理を行うことで、信号ＱＤ１、ＱＤ２が生成される。これらの信号ＱＤ１、ＱＤ２では、ローパスフィルター処理により、高周波帯域に周波数変換された不要信号が除去されて低ノイズの信号となっている。そして、この低ノイズの信号ＱＤ１、ＱＤ２が、Ａ／Ｄ変換回路１００に差動信号として入力されて、差動のＡ／Ｄ変換が行われることになる。

図１４に全差動スイッチングミキサー方式の検出回路の詳細な第２の構成例を示す。

前述したように、図１２の第１の構成例では、ゲイン調整アンプ７２は、キャパシターＣＢ１１、ＣＢ１２と抵抗素子ＲＢ１と演算増幅器ＯＰＢ１で構成される。ゲイン調整アンプ７４も同様である。そして、ゲインは容量比で設定される。また、ゲイン調整アンプ７２、７４はハイパスフィルターの周波数特性を有する。

これに対して図１４の第２の構成例では、ゲイン調整アンプ７２は、抵抗素子ＲＢ１１、ＲＢ１２と演算増幅器ＯＰＢ１で構成される。ゲイン調整アンプ７４も同様である。そしてゲインは抵抗比で設定される。また、ゲイン調整アンプ７２、７４はハイパスフィルターの周波数特性を有していない。

図１５（Ａ）は、図１４の第２の構成例の雑音電圧の周波数特性を示す図である。Ａ１に示すように、Ｑ／Ｖ変換回路６２、６４の出力では、低周波帯域に大きな１／ｆノイズが発生している。このＡ１の１／ｆノイズは、ゲイン調整アンプ７２、７４での信号増幅により、Ａ２に示すように増加する。そしてスイッチングミキサー８０での周波数変換及びフィルター９２、９４のローパスフィルター特性により、この１／ｆノイズは低減されるが、Ａ３に示すように、その低減の度合いは十分ではない。例えばスイッチングミキサー８０のクロックのデューティーが５０パーセントからずれると、１／ｆノイズが漏れることになり、ノイズ性能の低下につながる。

図１５（Ｂ）は、図１２の第１の構成例の雑音電圧の周波数特性を示す図である。Ｂ１に示すように、Ｑ／Ｖ変換回路６２、６４の出力では、低周波帯域に大きな１／ｆノイズが発生している。このＢ１の１／ｆノイズは、ゲイン調整アンプ７２、７４のハイパスフィルター特性により、図１５（Ａ）のＡ２に比べて、Ｂ２に示すように大きく低減される。そして、この１／ｆノイズは、スイッチングミキサー８０での周波数変換及びフィルター９２、９４のローパスフィルター特性により、図１５（Ａ）のＡ３に比べて、Ｂ３に示すように十分に低減されるようになる。例えばスイッチングミキサー８０のクロックのデューティーが５０パーセントからずれた場合にも、１／ｆノイズの漏れを最小限に抑えることができる。従って、Ａ／Ｄ変換回路１００は、１／ｆノイズ等が十分に低減された信号を、Ａ／Ｄ変換することが可能になり、回路の大規模化や消費電力の増加を抑えながら低ノイズでの検出処理を実現できるようになる。

また図１４の第２の構成例は、Ｑ／Ｖ変換回路６２、６４でのオフセットがゲイン調整アンプ７２、７４で増幅される構成となる。このため、後段の回路（Ａ／Ｄ変換回路、ＤＳＰ部）から見ると、ゲイン調整アンプ７２、７４で設定されたゲインに応じて、オフセットも異なった値となってしまう。例えばオフセット調整を、ＤＳＰ部１１０などの後段の回路で行う場合を考えると、一度の検査でオフセット調整を実行することが望まれるが、図１４の第２の構成例では、ゲイン調整アンプ７２、７４で設定されたゲインごとに、オフセット調整が必要になり、処理が煩雑になってしまうという問題がある。

この点、図１２の第１の構成例では、Ｑ／Ｖ変換回路６２、６４のオフセットは、ゲイン調整アンプ７２、７４のハイパスフィルター特性により除去される。従って、ＤＳＰ部１１０等の後段の回路から見ると、ゲイン調整アンプ７２、７４のゲイン設定に依らずに、ゲイン調整アンプ７２、７４のオフセットだけが見えるようになる。また、ゲイン調整アンプ７２、７４で設定されたゲインごとにオフセット調整を行う必要がなくなり、処理の簡素化を図れる。また前述のように、Ｑ／Ｖ変換回路６２、６４の１／ｆノイズは、ゲイン調整アンプ７２、７４のハイパスフィルター特性により除去され、ゲイン調整アンプ７２、７４の１／ｆノイズは、スイッチングミキサー８０の周波数変換とフィルター９２、９４のローパスフィルター特性により除去される。従って、Ａ／Ｄ変換回路１００の入力段ではアクティブ回路で発生する１／ｆノイズが見えない構成となり、低周波帯域でのノイズが重要視される検出回路の回路構成として、最適な構成となる。

また本実施形態のジャイロセンサー５１０（センサー）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１６は移動体の一具体例としての自動車２０６を概略的に示す。自動車２０６には振動子１０及び検出装置２０を有するジャイロセンサー５１０が組み込まれる。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給されることができる。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種移動体で利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（センサー、物理量トランスデューサー、物理量、第１の入力端子、第２の入力端子等）と共に記載された用語（ジャイロセンサー、振動子、角速度情報、非反転入力端子、反転入力端子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、検出装置やセンサーや電子機器の構成、振動子の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＯＰＡ１、ＯＰＡ２、ＯＰＢ１、ＯＰＢ２ 演算増幅器、
ＣＡ１、ＣＡ２、ＣＢ１１、ＣＢ１２、ＣＢ２１、ＣＢ２２ キャパシター、
ＲＡ１、ＲＡ２、ＲＢ１、ＲＢ２ 抵抗素子、
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４ スイッチ素子、ＳＹＣ 同期信号、
ＲＤ１、ＲＤ２ 抵抗素子、ＣＤ１、ＣＤ２ キャパシター、
ＯＰＥ、ＯＰＦ、ＯＰＧ 演算増幅器、ＣＰ１、ＣＰ２、ＣＰ３ コンパレーター、
ＣＥ、ＣＧ キャパシター、ＲＥ、ＲＦ１、ＲＦ２、ＲＧ 抵抗素子、
ＳＦ１、ＳＦ２、ＳＷ スイッチ素子、
１０ 振動子、２０ 検出装置、３０ 駆動回路、３２ 増幅回路、
４０ ゲイン制御回路、４２ 全波整流器、４４ 積分器、
５０ 駆動信号出力回路、５２ 同期信号出力回路、５４ 位相調整回路、
６０ 検出回路、６１ 増幅回路、６２、６４ Ｑ／Ｖ変換回路、
７２、７４ ゲイン調整アンプ、８０ スイッチングミキサー、
８１ 同期検波回路、９２、９４ フィルター、
１００ Ａ／Ｄ変換回路、１１０ ＤＳＰ部、
１５０ レジスター部、１５２ モード切替レジスター、１５２ 期間設定レジスター、
２０６ 移動体（自動車）、２０７ 車体、２０８ 車体姿勢制御装置、車輪２０９、
２６０ 離散型Ｑ／Ｖ変換回路、２７０ Ａ／Ｄ変換回路、２８０ ＤＳＰ部、
３６２、３６４ Ｑ／Ｖ変換回路、３６６ 差動増幅回路、
３６７ ハイパスフィルター、３６８ ＡＣアンプ、３７０ オフセット調整回路、
３８０ 同期検波回路、３８２ ローパスフィルター、３８４ ゲイン調整アンプ、
３８６ ＤＣアンプ、３８８ ＳＣＦ、３９０ Ａ／Ｄ変換回路、３９２ ＤＳＰ部、
５００ 電子機器、５１０ ジャイロセンサー、５２０ 処理部、５３０ メモリー、
５４０ 操作部、５５０ 表示部

Claims (15)

1. 振動子を駆動期間において駆動し、非駆動期間において駆動しない間欠駆動を行う駆動回路と、
   前記振動子からの検出信号を受けて、前記検出信号から物理量に応じた所望信号を検出する検出処理を、前記非駆動期間において行う検出回路と、
   を含み、
   前記検出回路は、前記物理量に応じた所望信号を通過させて不要信号を減衰する周波数特性を有するローパスフィルターを有し、
   前記ローパスフィルターのカットオフ周波数をｆｃとし、前記駆動期間、前記非駆動期間の長さを、各々、Ｔ１、Ｔ２とした場合に、１／（Ｔ１＋Ｔ２）＞ｆｃであることを特徴とする検出装置。
2. 請求項１に記載の検出装置において、
   前記駆動回路は、
   前記振動子に対して駆動信号を出力する駆動信号出力回路を含み、
   前記駆動信号出力回路は、前記非駆動期間において、固定電圧を出力する回路、及び前記駆動信号出力回路の出力ノードをハイインピーダンス状態に設定する回路の少なくとも一方を含むことを特徴とする検出装置。
3. 請求項２に記載の検出装置において、
   前記駆動信号出力回路は、
   前記振動子の前記駆動期間において矩形波の前記駆動信号を出力することを特徴とする検出装置。
4. 請求項１乃至３のいずれか一項に記載の検出装置において、
   前記検出回路は、
   同期検波を行う同期検波回路、及び前記検出信号のＡ／Ｄ変換を行うＡ／Ｄ変換回路の少なくとも一方を含み、
   前記駆動期間において、前記同期検波回路の同期検波動作及び前記Ａ／Ｄ変換回路のＡ／Ｄ変換動作の少なくとも一方が停止することを特徴とする検出装置。
5. 請求項１乃至４のいずれか一項に記載の検出装置において、
   前記駆動回路は、
   前記振動子からの前記検出信号を増幅する増幅回路と、
   前記増幅回路の出力信号に基づいてゲイン制御を行うゲイン制御回路を含み、
   前記非駆動期間において、前記増幅回路の動作は非停止であり、前記ゲイン制御回路の少なくとも一部の回路の動作が停止することを特徴とする検出装置。
6. 請求項１乃至５のいずれか一項に記載の検出装置において、
   前記検出回路は、
   前記駆動期間では、前記検出処理を行わず、
   前記非駆動期間において、前記検出処理を行うことを特徴とする検出装置。
7. 請求項１乃至６のいずれか一項に記載の検出装置において、
   前記駆動回路は、
   前記振動子の前記駆動期間と前記非駆動期間とが交互に繰り返される前記間欠駆動を行うことを特徴とする検出装置。
8. 請求項１乃至７のいずれか一項に記載の検出装置において、
   前記間欠駆動を行う間欠駆動モードと、連続的に駆動を行う通常駆動モードの切替の設定を行うモード切替レジスターを含むことを特徴とする検出装置。
9. 請求項１乃至８のいずれか一項に記載の検出装置において、
   前記駆動期間、前記非駆動期間の長さを設定するための期間設定レジスターを含むことを特徴とする検出装置。
10. 振動子を駆動する駆動回路と、
    前記振動子からの検出信号を受けて、前記検出信号から物理量に応じた所望信号を検出する検出処理を行う検出回路と、
    を含み、
    前記駆動回路は、
    前記振動子の駆動期間と非駆動期間とが交互に繰り返される間欠駆動を行い、
    前記駆動回路は、
    前記振動子に対して駆動信号を出力する駆動信号出力回路を含み、
    前記駆動信号出力回路は、前記間欠駆動の前記駆動期間と前記非駆動期間のうちの前記非駆動期間において、固定電圧を出力する回路、及び前記駆動信号出力回路の出力ノードをハイインピーダンス状態に設定する回路の少なくとも一方を含み、
    前記検出回路は、前記物理量に応じた所望信号を通過させて不要信号を減衰する周波数特性を有するローパスフィルターを有し、
    前記ローパスフィルターのカットオフ周波数をｆｃとし、前記駆動期間、前記非駆動期間の長さを、各々、Ｔ１、Ｔ２とした場合に、１／（Ｔ１＋Ｔ２）＞ｆｃであることを特徴とする検出装置。
11. 請求項１乃至１０のいずれか一項に記載の検出装置において、
    前記検出回路は、
    前記第１の検出信号が入力される第１の電荷−電圧変換回路と、
    前記第２の検出信号が入力される第２の電荷−電圧変換回路と、
    前記第１の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第１のゲイン調整アンプと、
    前記第２の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第２のゲイン調整アンプと、
    前記第１のゲイン調整アンプの出力信号が第１の入力ノードに入力され、前記第２のゲイン調整アンプの出力信号が第２の入力ノードに入力され、前記駆動回路からの同期信号により差動の前記第１のゲイン調整アンプの出力信号及び前記第２のゲイン調整アンプの出力信号に対する同期検波を行って、差動信号である第１の出力信号及び第２の出力信号のうちの前記第１の出力信号を第１の出力ノードに出力し、前記第２の出力信号を第２の出力ノードに出力するスイッチングミキサーと、
    前記スイッチングミキサーの前記第１の出力ノードからの前記第１の出力信号が入力される第１のフィルターと、
    前記スイッチングミキサーの前記第２の出力ノードからの前記第２の出力信号が入力される第２のフィルターと、
    前記第１のフィルターからの出力信号と前記第２のフィルターからの出力信号を受けて、差動のＡ／Ｄ変換を行うＡ／Ｄ変換回路と、
    を含むことを特徴とする検出装置。
12. 請求項１乃至１１のいずれか一項に記載の検出装置と、
    前記振動子と、
    を含むことを特徴とするセンサー。
13. 請求項１乃至１１のいずれか一項に記載の検出装置と、
    検出軸を中心に回転したときの角速度に応じて前記検出信号を出力する前記振動子と、
    を含み、
    前記検出回路の前記検出処理は、前記振動子からの前記検出信号を受けて、前記物理量に応じた所望信号として前記振動子が検出軸を中心に回転したときの角速度に応じた信号を前記検出信号から検出する処理であることを特徴とするジャイロセンサー。
14. 請求項１乃至１１のいずれか一項に記載の検出装置を含むことを特徴とする電子機器。
15. 請求項１乃至１１のいずれか一項に記載の検出装置を含むことを特徴とする移動体。

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