JP5692510B2

JP5692510B2 - 検出回路及びジャイロセンサー

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Inventors: 昭夫堤
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Description

本発明は、電流電圧変換回路、物理量測定装置等に関する。

電流電圧変換回路は、入力された電流信号を電圧信号に変換する。例えば、物理量測定装置においては、測定される物理量に応じて変化する電流信号がセンサー素子から出力されることがある。このとき、電流電圧変換回路は物理量測定装置の検出回路の一部に用いられ、電流信号を変換し、測定された物理量を直流電圧として表すことを可能にする。

このような用途において電流電圧変換回路は、ＤＣオフセット等の影響をフィルターで除去することによって正確な電圧信号を出力する。例えば、特許文献１では、ハイパスフィルターを用いてＤＣオフセットを除去することが記載されている。

特開２００６−１５３４９２号公報

しかし、ハイパスフィルターを構成する抵抗やキャパシタのサイズが大きいため、回路規模削減のためには省略することが好ましい。また、変換された電圧信号は、様々な演算処理を行うためにデジタル信号化される場合がある。このとき、変換された電圧信号を直接ＡＤＣ（Analog-to-Digital Converter）でサンプリングするためには、電圧信号が高い精度で変換されていることや低ノイズであることが必要となる。

本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、回路規模の増加を抑えつつ、高い精度の電流電圧変換を行い、低ノイズの電圧信号を出力する電流電圧変換回路等を提供できる。

（１）本発明は、電流電圧変換回路であって、第１のノードにおける入力された電流信号を、電圧信号に変換して第２のノードに出力する変換回路部を含み、前記変換回路部は、前記電圧信号を出力するオペアンプと、前記入力された電流信号のＤＣオフセット電流に応じた電荷を充放電する第１のキャパシタと、前記オペアンプのオフセット電圧に応じた電荷を充放電する第２のキャパシタと、第１の期間においてオン状態となり、前記第１の期間とは異なる第２の期間においてオフ状態となる第１のスイッチと、前記第１の期間においてオフ状態となり、前記第２の期間においてオン状態となる第２のスイッチと、前記第１の期間においてオン状態となり、前記第２の期間においてオフ状態となる第３のスイッチと、を含み、前記第１のキャパシタは、一方の端子を前記第１のノードと接続し、他方の端子を、前記第１のスイッチを介して固定電位の電源と接続するとともに、前記第２のスイッチを介して前記第２のノードと接続し、前記第２のキャパシタは、一方の端子を前記第１のノードと接続し、他方の端子を、前記第３のスイッチを介して前記第２のノードと接続するとともに、前記オペアンプの１つの入力端子と接続する。

（２）この電流電圧変換回路において、前記オペアンプは、シングルエンド型オペアンプであって、前記第２のキャパシタに接続されていない入力端子を固定電位の電源と接続してもよい。

（３）この電流電圧変換回路において、前記変換回路部によって構成される正極側変換回路部と、前記正極側変換回路部と同一の回路構成である負極側変換回路部と、を含み、前記オペアンプは、全差動型オペアンプであって、前記正極側変換回路部は、前記オペアンプの正極側の入力端子および出力端子をその回路の一部に含み、前記負極側変換回路部は、前記オペアンプの負極側の入力端子および出力端子をその回路の一部に含んでもよい。

これらの発明によれば、例えば特許文献１の発明のようにハイパスフィルターを用いることなく、入力された電流信号のＤＣオフセット電流等の影響を除去することができる。具体的には、ＤＣオフセット電流に応じた電荷を、第１〜第３のスイッチによって第１のキャパシタに充放電することで除去を行う。また、オペアンプのオフセット電圧に応じた電荷を第１〜第３のスイッチによって第２のキャパシタに充放電することで除去を行う。これらのオフセットの除去により、高い精度の電流電圧変換を行うことが可能になる。このとき、例えば１／ｆノイズの影響も除去できるので低ノイズの電圧信号を出力できる。また、第１のキャパシタおよび第２のキャパシタの容量は、例えばハイパスフィルターを構成するキャパシタに比べて非常に小さくて済み、回路規模の増加を抑えることができる。

ここで、オペアンプは２入力１出力のシングルエンド型であってもよいし、２入力２出力の全差動型オペアンプであってもよい。全差動型オペアンプの場合には、コモン・モード・ノイズに対する耐性を高め、振幅を大きくとることが可能である。よって、高精度が求められる検出回路といった用途に適している。

シングルエンド型オペアンプを用いた場合には、第２のキャパシタに接続されていない入力端子を固定電位の電源と接続する。全差動型オペアンプを用いた場合には、回路構成が同じ２つの変換回路部（正極側変換回路部、負極側変換回路部）を、それぞれオペアンプの正極側の端子（正の入力端子、正の出力端子）、負極側の端子（負の入力端子、負の出力端子）と接続する。なお、第１のノード、第２のノードは、それぞれ入力端子、出力端子であってもよく、前記の固定電位はコモンモード電圧であることが好ましい。

（４）この電流電圧変換回路において、前記第１のキャパシタは、ＭＩＭ構造のキャパシタであってもよい。

（５）この電流電圧変換回路において、前記第１のキャパシタは、１つの容量を有するキャパシタセルを１つ又は複数組み合わせることで構成されてもよい。

（６）この電流電圧変換回路において、前記第２のキャパシタは、ＭＩＭ構造のキャパシタであってもよい。

これらの発明によれば、第１のキャパシタ、第２のキャパシタを寄生成分の影響を受けにくいＭＩＭ（Metal-Insulator-Metal）構造のキャパシタで構成することで正確に所望の容量を得ることができる。そのため、高い精度の電流電圧変換を行い、高いゲインを確保することが可能となる。また、第１のキャパシタは、高いゲインを確保するためにできるだけ小さな容量であることが好ましい。ある程度の大きさの容量を持つキャパシタセルを組み合わせて第１のキャパシタを生成することで、プロセス誤差の影響を受けにくくすることができる。このとき、ＭＩＭ構造のキャパシタの下方に位置するバルクには何も配置せず、基板からの影響を受けることがないようにすることが好ましい。

（７）本発明は、前記のいずれかに記載の電流電圧変換回路を含む物理量測定装置であって、前記入力された電流信号は、センサー素子に印加される物理量に応じて変化する。

本発明によれば、物理量測定装置において例えば物理量を検出する回路（検出回路）の一部として用いられた場合に、回路規模の増加を抑えつつ、高い精度の電流電圧変換を行うことが可能になる。また、測定された物理量は、低ノイズの電圧信号として出力され得る。

第１実施形態の電流電圧変換回路の回路図。図２（Ａ）はサンプル期間、ホールド期間の説明図。図２（Ｂ）はスイッチのオン、オフについてのテーブル。図３（Ａ）、図３（Ｂ）はホールド期間の電流電圧変換回路の状態を示す図。図４（Ａ）、図４（Ｂ）はサンプル期間の電流電圧変換回路の状態を示す図。図５（Ａ）はＭＩＭキャパシタの断面図。図５（Ｂ）はＭＩＭキャパシタの単位容量の説明図。変形例の電流電圧変換回路の回路図。図７（Ａ）は物理量測定装置のブロック図。図７（Ｂ）は検出回路における電流電圧変換回路の接続例を示す図。従来例の回路図。図９（Ａ）は比較例の回路図。図９（Ｂ）は比較例のリーク電流の影響を示す図。図９（Ｃ）は比較例の接続を示す図。

以下、本発明の実施形態について図面を参照して説明する。

１．第１実施形態
本発明の第１実施形態について図１〜図５を参照して説明する。また、従来例、比較例の説明において図８〜図９も参照する。

１．１．本実施形態の電流電圧変換回路の構成
図１は本実施形態の電流電圧変換回路１０の回路図である。オペアンプ２０は全差動型オペアンプであって、正極側変換回路部１５Ｐと負極側変換回路部１５Ｎは同一の回路構成である。重複を避けるために、以下では正極側変換回路部１５Ｐについてのみ説明する。なお、図１において負極側変換回路部１５Ｎの対応する要素には同一の数字を付しており、接尾語をＰからＮへと変更している。また、電流信号１００Ｐと電流信号１００Ｎは、それぞれ差動信号の正側、負側である。

正極側変換回路部１５Ｐは、第１のノードｎ_１Ｐに入力された電流信号１００Ｐを電圧信号１０１Ｐに変換して第２のノードｎ_２Ｐに出力する。

正極側変換回路部１５Ｐは、入力された電流信号１００ＰのＤＣオフセット電流に応じた電荷を充放電する第１のキャパシタ４０Ｐと、オペアンプ２０のオフセット電圧に応じた電荷を充放電する第２のキャパシタ４１Ｐとを含む。ＤＣオフセット電流は、例えば第１のノードｎ_１Ｐにおけるリーク電流（漏れ電流）である。オフセット電圧は、個々のオペアンプ２０に固有の値であり、例えば現実のオペアンプでは増幅率が無限大でないなどの理由から２つの入力端子間に生じる。ＤＣオフセット電流とオフセット電圧は、電圧信号１０１Ｐの振幅を変動させる。正極側変換回路部１５Ｐは、第１のキャパシタ４０Ｐ、第２のキャパシタ４１Ｐによって、これらの影響を除去する。

正極側変換回路部１５Ｐは、第１のスイッチ３０Ｐ、第２のスイッチ３１Ｐ、第３のスイッチ３２Ｐを含む。これらのスイッチは、第１のキャパシタ４０Ｐ、第２のキャパシタ４１Ｐの充放電を制御するのに用いられる。また、これらは、第１のスイッチ３０Ｐと第３のスイッチ３２Ｐの第１グループと、第２のスイッチ３１Ｐの第２グループとに分けられる。第１グループと第２グループとが同時にオンすることはない。

正極側変換回路部１５Ｐでは、図１のようにこれらの要素が接続されている。第１のキャパシタ４０Ｐは、一方の端子を第１のノードｎ_１Ｐと接続する。そして、他方の端子を、第１のスイッチ３０Ｐを介して固定電位Ｖ_ｃｏｍの電源と接続するとともに、第２のスイッチ３１Ｐを介して第２のノードｎ_２Ｐと接続する。第２のキャパシタ４１Ｐは、一方の端子を第１のノードｎ_１Ｐと接続する。そして、他方の端子を、第３のスイッチ３２Ｐを介して第２のノードｎ_２Ｐと接続するとともに、オペアンプ２０の正の入力端子と接続する。そして、オペアンプ２０の正の出力端子は、第２のノードｎ_２Ｐに接続される。

負極側変換回路部１５Ｎは、図１のように正極側変換回路部１５Ｐと同じ回路構成であり、オペアンプ２０の負の入力端子と負の出力端子とが接続に用いられる。

１．２．従来例および比較例
本実施形態の電流電圧変換回路の動作を説明する前に、従来例の電流電圧変換回路、および比較例の電流電圧変換回路を示して比較する。従来例の電流電圧変換回路とは、後段の回路においてもアナログ信号のまま処理が行われることを前提とした回路である。また、比較例の電流電圧変換回路とは、従来例の電流電圧変換回路からアナログ信号特有の処理部分を省略した回路であり、直後にＡＤＣ（Analog-to-Digital Converter）を配置することを想定している。以下、従来例、比較例の順に説明する。

１．２．１．従来例の電流電圧変換回路
図８は従来例の電流電圧変換回路１１の回路図である。なお、図１と同じ要素には同じ番号を付しており説明は省略する。

電流電圧変換回路１１は、電流電圧変換部５０Ｐ、５０Ｎと、差動増幅部５１と、ハイパスフィルター５２を含む。電流電圧変換回路１１では、ハイパスフィルター５２の出力が電圧信号１０１となる。

電流電圧変換回路１１は、オペアンプ１２０Ｐ、抵抗１３５Ｐ、キャパシタ１４２Ｐを含む電流電圧変換部５０Ｐで、電流信号１００Ｐを電圧信号に変換する。同様に、オペアンプ１２０Ｎ、抵抗１３５Ｎ、キャパシタ１４２Ｎを含む電流電圧変換部５０Ｎで、電流信号１００Ｎを電圧信号に変換する。なお、電流電圧変換部５０Ｐと電流電圧変換部５０Ｎの回路構成は同じである。

差動増幅部５１は、オペアンプ１５４、抵抗１５０、抵抗１５１、抵抗１５２、抵抗１５３を含み、電流電圧変換部５０Ｐと電流電圧変換部５０Ｎからの電圧信号の差分を増幅する。

そして、電流電圧変換回路１１は、キャパシタ１５５と抵抗１５６で構成されるハイパスフィルター５２によってＤＣオフセット等の影響を除去する。

ここで、電流電圧変換部５０Ｐ、５０Ｎの抵抗値Ｒ_ｆは、例えば５００ＭΩ程度の大きな値になる。また、例えば入力される信号の周波数が５０ｋＨｚ程度である場合でも、ハイパスフィルター５２の容量Ｃ_ｈや抵抗値Ｒ_ｈも大きな値となる。そのため、従来例の電流電圧変換回路１１は、回路規模が大きくなるとの問題がある。

１．２．２．比較例の電流電圧変換回路
図９（Ａ）は、比較例の電流電圧変換回路１２の回路図である。なお、図１、図８と同じ要素には同じ番号を付しており説明は省略する。電流電圧変換回路１２は、従来例の電流電圧変換回路１１から差動増幅部５１、ハイパスフィルター５２を省略して回路規模を抑えている。そして、オペアンプ１２０Ｐ、１２０Ｎに代えて全差動型のオペアンプ２０を用いている。全差動型のオペアンプ２０の出力をそのまま電圧信号として出力することで、出力経路におけるコモン・モード・ノイズに対する耐性を高め、振幅を大きくとることができる。また、大きな抵抗値を必要とする抵抗１３５Ｐ、１３５Ｎを、それぞれスイッチ３５Ｐ、３５Ｎに置き換えている。スイッチ３５Ｐ、３５Ｎは、後述のホールド期間においてオン状態となり、それぞれキャパシタ４２Ｐ、４２Ｎを放電する。

電流電圧変換回路１２からの電圧信号１０１Ｐ、１０１Ｎは、図９（Ｃ）に示すように、その後段のＡＤＣ１４によってサンプリングされてデジタル信号１０２に変換される。電流電圧変換回路１２は、このようなデジタル信号化が行われることを前提にしている。

ここで、再び図９（Ａ）の電流電圧変換回路１２の説明をする。電流電圧変換回路１２では、第１のノードｎ_１Ｐにおけるリーク電流１０２Ｐと、第２のノードｎ_２Ｐにおけるリーク電流１０２Ｎが異なる場合に、その差分に応じて出力する電圧信号１０１Ｐ、１０１Ｎの振幅が変動する。なお、リーク電流１０２Ｐ、１０２Ｎは、例えば第１のノードｎ_１Ｐ、ｎ_１Ｎが他の回路や端子に接続されることにより生じる。

図９（Ｂ）の電圧信号１０１Ｐは変動の例を示す。リーク電流１０２Ｐが無い場合には、電圧信号１０１Ｐは点線で示された波形を示す。しかし、例えば１ｎＡのリーク電流１０２Ｐによって、実線のように振幅が小さくなるといった影響がある。なお、図９（Ｂ）のサンプル期間、ホールド期間とはＡＤＣ１４の動作と連動した期間であり、サンプル期間の最後で電圧信号１０１Ｐがサンプリングされる。

そして、電圧信号１０１Ｎについても、リーク電流１０２Ｎによって振幅が変動する（図外）。リーク電流１０２Ｎは、リーク電流１０２Ｐとは独立しており、例えば２ｎＡのリーク電流が流れる。正負の端子でリーク電流の大きさが異なる場合には、正負の電圧信号１０１Ｐ、１０１Ｎのそれぞれの振幅が別個に変動するため、電流電圧変換回路１２は正確な電圧信号を出力することができない。また、製造個体毎に電流電圧変換回路１２のリーク電流の大きさは異なるため、画一的な補正を行うことはできない。また、一般的な検出精度の電流電圧変換回路１２においても、ｐＡオーダーの入力電流を扱うため、正負の端子間における１ｎＡのリーク電流の差は変換結果に大きな影響を与える。

この問題を解決するために、本実施形態の電流電圧変換回路１０は、ＤＣオフセット電流に応じた電荷を、第１〜第３のスイッチによって第１のキャパシタに充放電することでＤＣオフセット電流の除去を行う。また、本実施形態の電流電圧変換回路１０では、オペアンプのオフセット電圧に応じた電荷を第１〜第３のスイッチによって第２のキャパシタに充放電することで、オフセット電圧の除去も行うことができる。

１．３．本実施形態の電流電圧変換回路による処理
まず、図２（Ａ）のように繰り返される２つの期間である、第１の期間（ホールド期間）と第２の期間（サンプル期間）を定義する。これらの期間は、同時にＨｉとならない２つの信号ＣＬＫＨとＣＬＫＳの、それぞれのＨｉとなる期間に対応付けられてもよい。以下では、ホールド期間、サンプル期間の名称を用いて説明する。図２（Ａ）のＴ_ｏｆｆは、ホールド期間とサンプル期間の時間間隔を表し、０以上の値である。ＣＬＫＨとＣＬＫＳは、電流電圧変換回路１０で生成されても、外部から与えられてもよい。

そして、図２（Ｂ）のように第１〜第３のスイッチはホールド期間とサンプル期間の変化に連動してオンとオフとを切り換える。第１のスイッチ３０Ｐ、３０Ｎと第３のスイッチ３２Ｐ、３２Ｎ（第１グループ）はホールド期間にだけオン状態となる。そして、第２のスイッチ３１Ｐ、３１Ｎ（第２グループ）はサンプル期間にだけオン状態になる。

図３（Ａ）〜図３（Ｂ）は、電流電圧変換回路１０のホールド期間における状態を示す図である。図３（Ａ）のように、第１グループのスイッチのみがオン状態となる。図３（Ｂ）は、図３（Ａ）の回路と等価であり、見やすいように不要な回路を省略したものである。なお、オペアンプ２０は全差動型であるため、振幅の中点を決めるコモンモード電圧Ｖ_ｃｏｍを与えるが、図３（Ｂ）ではそれを明示している。

図３（Ｂ）のように、ホールド期間においては、第１のキャパシタ４０Ｐ、４０Ｎに、それぞれ電流信号１００Ｐ、電流信号１００ＮのＤＣオフセット電流に応じた電荷を蓄える。また、第２のキャパシタ４１Ｐ、４１Ｎには、それぞれオペアンプ２０の正極側のオフセット電圧、負極側のオフセット電圧に応じた電荷を蓄える。

図４（Ａ）〜図４（Ｂ）は、電流電圧変換回路１０のサンプル期間における状態を示す図である。図４（Ａ）のように、第２グループのスイッチのみがオン状態となる。図４（Ｂ）は、図４（Ａ）の回路と等価であり、見やすいように不要な回路を省略したものである。

図４（Ｂ）のように、サンプル期間においては、入力された電流信号１００Ｐ、１００Ｎをそれぞれ第１のキャパシタ４０Ｐ、４０Ｎで積分し、帰還容量Ｃ_ｆで定まるゲインに応じて電圧信号１０１Ｐ、１０１Ｎを出力する。このとき、ホールド期間において第１のキャパシタ４０Ｐ、４０Ｎおよび第２のキャパシタ４１Ｐ、４１Ｎにオフセットに応じた電荷が蓄積されており、その状態から電流信号の積分が行われることになる。そのため、入力された電流信号のＤＣオフセット電流やオペアンプのオフセット電圧の影響が取り除かれた電圧信号１０１Ｐ、１０１Ｎを得ることができる。

本実施形態の電流電圧変換回路１０は、このように入力された電流信号のＤＣオフセット電流やオペアンプのオフセット電圧の影響を取り除き、高い精度の電流電圧変換を行うことができる。このとき、例えば１／ｆノイズの影響も除去できるので低ノイズの電圧信号を出力する。そして、第１のキャパシタおよび第２のキャパシタの容量は非常に小さく、回路規模の増加を抑えることができる。

１．４．キャパシタの構造
ここで、電流電圧変換回路１０が高いゲインを確保するためには、第１のキャパシタ４０Ｐ、４０Ｎの帰還容量Ｃ_ｆをできるだけ小さな値にする必要がある。また、寄生容量の影響を受けると帰還容量Ｃ_ｆが変動し、所望のゲインが得られない可能性がある。さらに、プロセス誤差の影響によって帰還容量Ｃ_ｆが変動することも回避することが望ましい。

図５（Ａ）は、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシタの断面図である。ＭＩＭ構造のキャパシタは、上位メタル層２００と下位メタル層２０４との間に一方の電極部２０２がある。そして、電極部２０２と下位メタル層２０４で絶縁体２０３を挟みキャパシタを形成する。なお、メタル２０１−１〜２０１−３は電極部２０２と上位メタル層２００とを接続している。

ＭＩＭ構造のキャパシタは、基板から離れているために寄生容量の影響を受けにくい。そして、このキャパシタの下方（下位メタル層２０４よりも下の金属層やバルク）に何も配置しないことで、安定した容量を得ることができる。

第１のキャパシタ４０Ｐ、４０Ｎを寄生容量の影響を受けにくいＭＩＭ構造のキャパシタで作ることにより、安定したゲインを確保することが可能となる。なお、第２のキャパシタ４１Ｐ、４１ＮもＭＩＭ構造のキャパシタで作ることにより、さらに安定性が高まる。

ここで、高いゲインを確保するために、帰還容量Ｃ_ｆには例えば２０〜２００ｆＦ程度の小さな容量が必要とされる。すると、第１のキャパシタ４０Ｐ、４０Ｎのサイズも非常に小さなものとなり、プロセス誤差の影響を受けやすくなる。そこで、図５（Ｂ）のように、１つのある程度の大きさの容量を有するキャパシタセルを複数組み合わせることで第１のキャパシタ４０Ｐ、４０Ｎを構成することが好ましい。図５（Ｂ）の例では、所望するキャパシタ２１０の容量Ｃ_ｆは１６０ｆＦである。これを、容量Ｃ_ｆｍが６４０ｆＦのキャパシタセル２１１−１〜２１１−４を直列に繋ぐことで実現する。キャパシタセルは比較的大きな容量（単位容量）をもつマクロであるためプロセス誤差の影響を受けにくくできる。

このようなキャパシタの構造やレイアウト手法を採用することで、本実施形態の電流電圧変換回路１０では高くて安定したゲインを確保することが可能である。

２．変形例
本発明の電流電圧変換回路の変形例について図６を参照して説明する。図１〜図５、図８〜図９と同じ要素には同じ番号を付しており説明は省略する。

図６の本変形例の電流電圧変換回路１０Ａは、シングルエンド型のオペアンプ２０Ａを用いる。そして、第２のキャパシタ４１に接続されてないオペアンプ２０Ａの入力端子は固定電位であるコモンモード電圧Ｖ_ｃｏｍの電源に接続されている。なお、変換回路部１５の回路構成は、第１実施形態における正極側変換回路部１５Ｐ、又は負極側変換回路部１５Ｎと同じであり、重複するため説明を省略する。本変形例においても、電流信号のＤＣオフセット電流やオペアンプのオフセット電圧の影響を取り除き、高い精度の電流電圧変換を行うことができる。また、出力される電圧信号は低ノイズであり、変換回路部１５が含むキャパシタの容量は非常に小さく回路規模の増加を抑えることができる。

３．適用例
本発明の電流電圧変換回路の適用例について図７を参照して説明する。図１〜図６、図８〜図９と同じ要素には同じ番号を付しており説明は省略する。

図７（Ａ）は物理量測定装置１の例を示す図である。物理量測定装置１は、検出回路５、駆動回路４、センサー素子である振動子２、３を含む。ここで、振動子２、３は一体であってもよい。例えば、物理量測定装置１がジャイロセンサーである場合、センサー素子に印加される物理量はコリオリ力である。コリオリ力は、振動する物体を回転させた場合に、物体の振動方向と回転軸のそれぞれに直交する方向に作用する力である。このとき、振動子２、３は一体的な構成であって、励振電流１１０や駆動回路４からの駆動信号１１１を入出力する駆動電極と、差動の電流信号１００Ｐ、１００Ｎを出力する検出電極とを備えていてもよい。また、差動の電流信号１００Ｐ、１００Ｎは、センサー素子が検出した物理量に応じて変化する。

本適用例では、電流電圧変換回路１０は物理量測定装置１の検出回路５の一部として用いられる。図７（Ｂ）はこのときの構成例を表す。電流電圧変換回路１０からの電圧信号１０１Ｐ、１０１Ｎは、その後段のＡＤＣ１４によってサンプリングされてデジタル信号１０２に変換される。そして、デジタル信号１０２はデジタル処理回路１６によって所定の処理を施されて物理量検出信号１０３として出力される。なお、ＡＤＣ１４は、サンプル期間の最後であるＣＬＫＳ（図２（Ａ）参照）の立ち下がりエッジでサンプリングを行う。

これらの例示に限らず、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１…物理量測定装置、２…振動子、３…振動子、４…駆動回路、５…検出回路、１０…電流電圧変換回路、１０Ａ…電流電圧変換回路、１１…電流電圧変換回路、１２…電流電圧変換回路、１４…ＡＤＣ、１５…変換回路部、１５Ｎ…負極側変換回路部、１５Ｐ…正極側変換回路部、１６…デジタル処理回路、２０…オペアンプ、２０Ａ…オペアンプ、３０…第１のスイッチ、３０Ｎ…第１のスイッチ、３０Ｐ…第１のスイッチ、３１…第２のスイッチ、３１Ｎ…第２のスイッチ、３１Ｐ…第２のスイッチ、３２…第３のスイッチ、３２Ｎ…第３のスイッチ、３２Ｐ…第３のスイッチ、３５Ｎ…スイッチ、３５Ｐ…スイッチ、４０…第１のキャパシタ、４０Ｎ…第１のキャパシタ、４０Ｐ…第１のキャパシタ、４１…第２のキャパシタ、４１Ｎ…第２のキャパシタ、４１Ｐ…第２のキャパシタ、４２Ｎ…キャパシタ、４２Ｐ…キャパシタ、５０Ｎ…電流電圧変換部、５０Ｐ…電流電圧変換部、５１…差動増幅部、５２…ハイパスフィルター、１００…電流信号、１００Ｎ…電流信号、１００Ｐ…電流信号、１０１…電圧信号、１０１Ｎ…電圧信号、１０１Ｐ…電圧信号、１０２…デジタル信号、１０２Ｎ…リーク電流、１０２Ｐ…リーク電流、１０３…物理量検出信号、１１０…励振電流、１１１…駆動信号、１２０…制御信号、１２０Ｎ…オペアンプ、１２０Ｐ…オペアンプ、１３５Ｎ…抵抗、１３５Ｐ…抵抗、１４２Ｎ…キャパシタ、１４２Ｐ…キャパシタ、１５０…抵抗、１５１…抵抗、１５２…抵抗、１５３…抵抗、１５４…オペアンプ、１５５…キャパシタ、１５６…抵抗、２００…上位メタル層、２０１−１…メタル、２０１−２…メタル、２０１−３…メタル、２０２…電極部、２０３…絶縁体、２０４…下位メタル層、２１０…キャパシタ、２１１−１…キャパシタセル、２１１−２…キャパシタセル、２１１−３…キャパシタセル、２１１−４…キャパシタセル

Claims

コリオリ力に応じて変化する電流信号が入力される第１のノードおよび前記電流信号を変換した電圧信号が出力される第２のノードを備える変換回路部を含む電流電圧変換回路と、
前記電流電圧変換回路の前記電圧信号をデジタル信号に変換するＡＤＣと、
を含む検出回路であって、
前記変換回路部は、
前記電圧信号を出力するオペアンプと、
前記電流信号のＤＣオフセット電流に応じた電荷を充放電する第１のキャパシタと、
前記オペアンプのオフセット電圧に応じた電荷を充放電する第２のキャパシタと、
第１のスイッチと、
第２のスイッチと、
第３のスイッチと、を含み、
前記第１のスイッチおよび前記第３のスイッチは、第１の信号に基づいて、第１の期間においてオン状態となり、前記第１の期間とは異なる第２の期間においてオフ状態となるように切り替えられ、
前記第２のスイッチは、第２の信号に基づいて、前記第１の期間においてオフ状態となり、前記第２の期間においてオン状態となるように切り替えられ、
前記第１のキャパシタは、
一方の端子が前記第１のノードと接続され、
他方の端子が、前記第１のスイッチを介して固定電位の電源と接続されるとともに、前記第２のスイッチを介して前記第２のノードと接続され、
前記第２のキャパシタは、
一方の端子が前記第１のノードと接続され、
他方の端子が、前記第３のスイッチを介して前記第２のノードと接続されるとともに、前記オペアンプの１つの入力端子と接続され、
前記ＡＤＣは、前記第２の信号に基づいて、前記電流電圧変換回路の前記電圧信号をサンプリングして前記デジタル信号に変換する検出回路。
請求項１に記載の検出回路において、
前記オペアンプは、
シングルエンド型オペアンプであって、
前記第２のキャパシタに接続されていない入力端子を固定電位の電源と接続する検出回路。
請求項１に記載の検出回路において、
前記変換回路部によって構成される正極側変換回路部と、
前記正極側変換回路部と同一の回路構成である負極側変換回路部と、を含み、
前記オペアンプは、
全差動型オペアンプであって、
前記正極側変換回路部は、
前記オペアンプの正極側の入力端子および出力端子を前記正極側変換回路部の一部に含み、
前記負極側変換回路部は、
前記オペアンプの負極側の入力端子および出力端子を前記負極側変換回路部の一部に含む検出回路。
請求項１乃至３のいずれかに記載の検出回路において、
前記第１のキャパシタは、
ＭＩＭ構造のキャパシタである検出回路。
請求項１乃至４のいずれかに記載の検出回路において、
前記第１のキャパシタは、
１つの容量を有するキャパシタセルを１つ又は複数組み合わせることで構成される検出回路。
請求項１乃至５のいずれかに記載の検出回路において、
前記第２のキャパシタは、
ＭＩＭ構造のキャパシタである検出回路。
請求項１乃至６のいずれかに記載の検出回路と、前記電流信号を出力するセンサー素子と、を含むジャイロセンサー。