JP2011069628A

JP2011069628A - 物理量測定装置及び電子機器

Info

Publication number: JP2011069628A
Application number: JP2009218627A
Authority: JP
Inventors: Naoki Yoshida; 直記吉田; Yoshinao Yanagisawa; 良直柳澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-09-24
Filing date: 2009-09-24
Publication date: 2011-04-07

Abstract

【課題】複数種類の感度の検出信号をＡ／Ｄ変換する際に、Ｓ／Ｎ比を向上させる物理量
測定装置及び電子機器等を提供する。
【解決手段】振動子と、前記振動子と発振ループを形成し、該振動子に駆動振動を励振す
る駆動回路と、前記振動子に励振される駆動振動及び測定すべき物理量に応じて第１の検
出信号及び第２の検出信号を出力する検出回路とを含み、検出回路は、前記駆動振動及び
前記物理量に応じて第１の検出信号を出力する第１のＬＰＦと、第１のＬＰＦのゲインと
異なるゲインを有し、前記駆動振動及び前記物理量に応じて第２の検出信号を出力する第
２のＬＰＦとを含み、第１のＬＰＦ及び第２のＬＰＦの各々は、ＳＣＦ回路により構成さ
れ、ＳＣＦ回路は、第１の検出信号及び第２の検出信号に対して行うＡ／Ｄ変換処理のサ
ンプリングクロックの４倍以上の周波数の動作クロックにより、スイッチ制御される。
【選択図】図１

Description

本発明は、物理量測定装置及び電子機器等に関する。

従来より、角速度等の物理量を測定する測定システムにおけるセンサー回路は、車両や
電子機器等に搭載され、車両運動や手振れ等による振動の検出に用いられている。近年で
は、このセンサー回路の用途が広まる一方であり、例えば、センサー回路から複数の出力
を行って、用途に応じて各出力を用いて物理量の測定を行う場合がある。

このような複数の出力を行うセンサー回路については、種々提案されている。例えば特
許文献１には、互いに極性が異なる検出信号を検出する２つの検出手段を備え、検出信号
を監視することで故障、劣化による感度変化を検出して信頼性を向上させる角速度センサ
ーが開示されている。また特許文献２には、第１ＧＡＩＮ回路と、該第１ＧＡＩＮ回路の
出力を増幅し、加速度検出時と自己診断時とで増幅率が変更可能な第２ＧＡＩＮ回路とを
備えて、第１ＧＡＩＮ回路の出力と第２ＧＡＩＮ回路の出力の双方を同時に自己診断でき
るようにした容量式物理量センサーが開示されている。また特許文献３には、増幅度の異
なる第１増幅手段及び第２増幅手段を備え、第２増幅手段の出力により第１増幅手段のオ
フセットを除去するようにした振動検出装置が開示されている。また特許文献４には、セ
ンサーの出力の振幅に応じて増幅度を切り替え、Ａ／Ｄ変換手段の分解能を実質的に変化
させるディジタル式フィードバック制御装置が開示されている。更に、特許文献５には、
２つの検出用圧電素子の信号をそれぞれスイッチトキャパシター回路で増幅し、演算増幅
器の仮想接地端と出力との間に接続されたキャパシターと入力キャパシターの容量比を可
変にした車両運動検出装置が開示されている。更にまた、非特許文献１には、スイッチト
キャパシター回路で構成され、素子値の広がりを抑えた２次のスイッチトキャパシターフ
ィルターが開示されている。

特開２０００−８８５７８号公報特開２００６−２９２４６９号公報特開２００２−２６７４５２号公報特開平１１−２８２５０２号公報特開平７−２１８２７０２号公報

電子情報通信学会技術研究報告ＣＡＳ８９−１６３／／ＣＳ８９−１２３／／ＤＳＰ８９−６２『素子値の広がりを抑えた２次ＳＣＦ』石川、安斎、藤井

ところで、センサー回路の用途によっては、広い検出範囲と高感度とを両立させるもの
が求められる。この場合、センサー回路の１出力を分岐させて、一方の感度を上げるよう
に構成することが考えられる。ところが、一般的には回路を付加する必要があり、ノイズ
が増えてしまい、Ｓ／Ｎ比を向上させることはできない。

また、特許文献１〜特許文献４では、スイッチトキャパシター回路ではなく抵抗素子を
用いて信号を増幅するため、単純にゲインを変更しても消費電力が増大してしまう。更に
、特許文献５ではゲインを調整できるものの検出信号をサンプルホールドしているに過ぎ
ないため、特許文献１〜特許文献５では、ノイズをそのまま増幅してしまう。従って、高
感度の出力を得たいにもかかわらず、ノイズも増幅されてしまい高感度な出力が得られな
いという問題がある。

更にまた、検出回路において、測定対象の物理量に応じて検出信号を精度良く検出した
としても、サンプリングノイズによって、この検出信号を後段のＡ／Ｄ変換回路で処理す
る際に検出精度を低下させてしまうという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態
様によれば、複数種類の感度の検出信号をＡ／Ｄ変換する際に、Ｓ／Ｎ比を向上させる物
理量測定装置及び電子機器等を提供することができるようになる。

（１）本発明の一態様は、物理量測定装置が、振動子と、前記振動子と発振ループを形
成し、該振動子に駆動振動を励振する駆動回路と、前記振動子に励振される駆動振動及び
測定すべき物理量に応じて第１の検出信号及び第２の検出信号を出力する検出回路とを含
み、前記検出回路は、前記駆動振動及び前記物理量に応じて前記第１の検出信号を出力す
る第１の低域通過型フィルターと、前記第１の低域通過型フィルターのゲインと異なるゲ
インを有し、前記駆動振動及び前記物理量に応じて前記第２の検出信号を出力する第２の
低域通過型フィルターとを含み、前記第１の低域通過型フィルター及び前記第２の低域通
過型フィルターの各々は、スイッチトキャパシターフィルター回路により構成され、前記
スイッチトキャパシターフィルター回路は、前記第１の検出信号及び前記第２の検出信号
に対して行うＡ／Ｄ変換処理のサンプリングクロックの４倍以上の周波数の動作クロック
により、スイッチ制御される。

本態様によれば、キャパシターの容量の相対値で特性を精度良く決めることができるの
で、複数種類の感度で出力する場合に、それぞれ検出範囲と検出感度とを異ならせること
ができる。その際、Ａ／Ｄ変換処理のサンプリングクロックの４倍以上の周波数の動作ク
ロックにより、スイッチトキャパシターフィルター回路を構成するスイッチを制御するよ
うにしたので、スイッチングノイズのみならず、サンプリングノイズを大幅に低減できる
ようになり、低コストで、且つＳ／Ｎ比を向上させた、集積化に好適な物理量測定装置を
提供できるようになる。

（２）本発明の他の態様に係る物理量測定装置では、前記動作クロックの周波数は、前
記発振ループ内の発振信号の発振周波数と同じである。

本態様によれば、上記の効果に加えて、動作クロックを生成する回路を不要にでき、よ
り一層の低コスト化が可能となる。

（３）本発明の他の態様に係る物理量測定装置では、前記サンプリングクロックの周波
数は、前記発振ループ内の発振信号の分周信号の周波数と同じである。

本態様によれば、上記の効果に加えて、容易にサンプリングクロックを生成できるよう
になる。

（４）本発明の他の態様に係る物理量測定装置では、前記サンプリングクロックは、前
記動作クロックと同相である。

本態様によれば、上記の効果に加えて、より一層、スイッチングノイズ及びサンプリン
グノイズを低減できるようになる。

（５）本発明の他の態様に係る物理量測定装置では、前記検出回路は、前記駆動振動及
び前記物理量に対応した信号を増幅する増幅回路と、前記発振ループ内の発振信号に同期
して前記増幅回路の増幅信号を検波する同期検波回路と、前記同期検波回路の出力インピ
ーダンスを変換するインピーダンス変換回路とを含み、前記第１の低域通過型フィルター
及び前記第２の低域通過型フィルターの各々には、前記インピーダンス変換回路の出力信
号が供給される。

本態様によれば、低コストで、Ｓ／Ｎ比を向上させる、複数種類の感度で物理量の測定
が可能な物理量測定装置を提供できるようになる。

（６）本発明の他の態様に係る物理量測定装置では、前記駆動回路が、前記検出回路に
対して、前記発振ループ内の発振信号を２値化した参照信号を出力し、前記同期検波回路
が、前記参照信号に同期して、前記駆動振動及び前記物理量に対応した信号を検波する。

（７）本発明の他の態様に係る物理量測定装置では、前記第１の低域通過型フィルター
及び前記第２の低域通過型フィルターの各々は、第１のオペアンプを有するスイッチトキ
ャパシター回路で構成された第１の積分器と、第２のオペアンプを有するスイッチトキャ
パシター回路で構成され、前記第１の積分器の出力に接続される第２の積分器と、前記第
２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入される第３の帰還キ
ャパシターを有する帰還キャパシター回路と、前記帰還キャパシター回路と並列に接続さ
れる第４の帰還キャパシターとを含み、前記第１の積分器は、前記インピーダンス変換回
路の出力と前記第１のオペアンプの仮想接地端との間に接続される第１の入力キャパシタ
ー回路と、前記第１のオペアンプの出力と前記第１のオペアンプの仮想接地端との間に接
続される第１の帰還キャパシターとを含み、前記インピーダンス変換回路の出力と前記第
１のオペアンプの仮想接地端との間の電圧差と、前記第１の積分器の複数のキャパシター
により蓄積された電荷の一部を前記第１のオペアンプの仮想接地端にスイッチを介して入
力し、前記第１の帰還キャパシターによって前記第１のオペアンプの出力電位を変化させ
、前記第２の積分器は、前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地
端との間に接続される第２の入力キャパシター回路と、前記第２のオペアンプの出力と前
記第２のオペアンプの仮想接地端との間に接続される第２の帰還キャパシターとを含み、
前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地端との間の電圧差と、前
記第２の積分器の複数のキャパシターにより蓄積された電荷の一部を前記第２のオペアン
プの仮想接地端にスイッチを介して入力し、前記第２の帰還キャパシターによって前記第
２のオペアンプの出力電位を変化させる。

本態様によれば、上記の効果に加えて、互いにゲインの異なる第１の低域通過型フィル
ター及び第２の低域通過型フィルターの各々を、それぞれがオペアンプを有するスイッチ
トキャパシター回路で構成された第１の積分器及び第２の積分器、帰還キャパシター回路
、及び第４の帰還キャパシターを用いて２次の低域通過型フィルターとして構成したので
、キャパシターの容量値の相対的な値のみで、高精度なフィルター効果で第１の検出信号
及び第２の検出信号を出力する物理量測定装置を提供できるようになる。

（８）本発明の他の態様に係る物理量測定装置では、前記第１の低域通過型フィルター
及び前記第２の低域通過型フィルターの各々は、第１の入力キャパシターと、前記第１の
入力キャパシターと同じ容量値に設定される第２の入力キャパシターとを有し、前記イン
ピーダンス変換回路の出力信号が供給される第１の入力キャパシター回路と、前記第１の
入力キャパシター回路に充電された電荷量に対応した信号を増幅する第１のオペアンプと
、前記第１のオペアンプの仮想接地端と出力との間に挿入された第１の帰還キャパシター
とを含む第１の積分器と、第３の入力キャパシターと、前記第３の入力キャパシターと同
じ容量値に設定される第４の入力キャパシターとを有し、前記第１のオペアンプの出力に
接続される第２の入力キャパシター回路と、前記第２の入力キャパシター回路に充電され
た電荷量に対応した信号を増幅する第２のオペアンプと、前記第２のオペアンプの仮想接
地端と出力との間に挿入された第２の帰還キャパシターとを含む第２の積分器と、前記第
２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入可能に構成される第
３の帰還キャパシターを有する帰還キャパシター回路と、前記帰還キャパシター回路と並
列に接続される第４の帰還キャパシターとを含み、前記第１の入力キャパシター回路は、
第１のクロックに同期して、前記第１のクロックと逆相の第２のクロックに同期して前記
第２の入力キャパシターに充電された電荷を前記第１の入力キャパシターに転送し、前記
第２のクロックに同期して、前記第１の入力キャパシターに充電された電荷を前記第１の
帰還キャパシターに転送し、前記第２の入力キャパシター回路は、前記第２のクロックに
同期して、前記第１のクロックに同期して第４の入力キャパシターに充電された電荷を前
記第３の入力キャパシターに転送し、前記第１のクロックに同期して、前記第３の入力キ
ャパシターに充電された電荷を前記第２の帰還キャパシターに転送し、前記帰還キャパシ
ター回路は、前記第１のクロックに同期して前記第２の積分器の出力と前記第１のオペア
ンプの仮想接地端との間に挿入され、前記第２のクロックに同期して前記第３の帰還キャ
パシターに充電された電荷を放電する。

本態様によれば、上記の効果に加えて、互いにゲインの異なる第１の低域通過型フィル
ター及び第２の低域通過型フィルターの各々を、第１の入力キャパシター〜第４の入力キ
ャパシター、及び第１の帰還キャパシター〜第４の帰還キャパシターを用いたスイッチト
キャパシターフィルター回路を用いた２次の低域通過型フィルターとして構成したので、
キャパシターの容量値の相対的な値のみで高精度なフィルター効果で第１の検出信号及び
第２の検出信号を出力する物理量測定装置を提供できるようになる。

（９）本発明の他の態様に係る物理量測定装置では、前記第１の入力キャパシター回路
は、前記インピーダンス変換回路の出力信号が供給される信号入力ノードと前記第１の入
力キャパシターの一端との間に挿入される第１のスイッチと、前記第１の入力キャパシタ
ーの一端と基準電位との間に挿入される第２のスイッチと、前記信号入力ノードと前記第
２の入力キャパシターの一端との間に挿入される第３のスイッチと、前記第２の入力キャ
パシターの一端と基準電位との間に挿入される第４のスイッチと、前記第２の入力キャパ
シターの他端と基準電位との間に挿入される第５のスイッチと、前記第２の入力キャパシ
ターの他端と前記第１の入力キャパシターの他端との間に挿入される第６のスイッチと、
前記第１の入力キャパシターの他端と前記第１のオペアンプの仮想接地端との間に挿入さ
れる第７のスイッチとを有し、前記第２の入力キャパシター回路は、前記第１のオペアン
プの出力が供給される接続ノードと前記第３の入力キャパシターの一端との間に挿入され
る第８のスイッチと、前記第３の入力キャパシターの一端と基準電位との間に挿入される
第９のスイッチと、前記接続ノードと前記第４の入力キャパシターの一端との間に挿入さ
れる第１０のスイッチと、前記第４の入力キャパシターの一端と基準電位との間に挿入さ
れる第１１のスイッチと、前記第４の入力キャパシターの他端と基準電位との間に挿入さ
れる第１２のスイッチと、前記第４の入力キャパシターの他端と前記第３の入力キャパシ
ターの他端との間に挿入される第１３のスイッチと、前記第３の入力キャパシターの他端
と前記第２のオペアンプの仮想接地端との間に挿入される第１４のスイッチとを有し、前
記帰還キャパシター回路は、前記第１のオペアンプの仮想接地端と前記第３の帰還キャパ
シターの一端との間に挿入される第１５のスイッチと、前記第３の帰還キャパシターの一
端と基準電位との間に挿入される第１６のスイッチと、前記第３の帰還キャパシターの他
端と基準電位との間に挿入される第１７のスイッチと、前記第３の帰還キャパシターの他
端と前記第２のオペアンプの出力との間に挿入される第１８のスイッチとを有する。

本態様によれば、上記の効果に加えて、複数のスイッチを設けるだけで、上記のキャパ
シターを用いたスイッチトキャパシター動作を簡素な構成で実現できる物理量測定装置を
提供できるようになる。

（１０）本発明の他の態様に係る物理量測定装置では、前記第１のスイッチ、前記第４
のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチ、前記第
１２のスイッチ、前記第１４のスイッチ、前記第１５のスイッチ、及び前記第１８のスイ
ッチの各々は、前記第１のクロックによってスイッチ制御され、前記第２のスイッチ、前
記第３のスイッチ、前記第５のスイッチ、前記第７のスイッチ、前記第８のスイッチ、前
記第１１のスイッチ、前記第１３のスイッチ、前記第１６のスイッチ、及び前記第１７の
スイッチの各々は、前記第２のクロックによってスイッチ制御される。

本態様によれば、スイッチトキャパシター回路を構成するスイッチの各々を、互いに逆
相の第１のクロック及び第２のクロックのいずれかで動作させるようにしたので、簡素な
クロック制御により、上記の効果が得られる物理量測定装置を提供できるようになる。

（１１）本発明の他の態様に係る物理量測定装置では、前記第１の低域通過型フィルタ
ーにおける前記第１のクロック及び前記第２のクロックの各々は、前記第２の低域通過型
フィルターにおける前記第１のクロック及び前記第２のクロックの各々と同相で、且つ、
同一周波数である。

本態様によれば、上記の効果に加えて、クロックの漏れを最小限にする２次の第１の低
域通過型フィルター及び第２の低域通過型フィルターを備え、スイッチングノイズ及びサ
ンプリングノイズを低減して、より精度良く物理量を測定できる物理量測定装置を提供で
きるようになる。

（１２）本発明の他の態様に係る物理量測定装置では、前記物理量は、角速度である。

本態様によれば、低コストで、Ｓ／Ｎ比を向上させる、複数種類の感度で出力可能な角
速度センサーを提供できるようになる。

（１３）本発明の他の態様は、電子機器が、上記のいずれか記載の物理量測定装置を含
む。

本態様によれば、低コストで、Ｓ／Ｎ比を向上させる、複数種類の感度で物理量の測定
が可能な電子機器を提供できるようになる。

（１４）本発明の他の態様は、電子機器が、上記のいずれか記載の物理量測定装置と、
前記第１の検出信号に対してＡ／Ｄ変換を行う第１のＡ／Ｄ変換回路と、前記第２の検出
信号に対してＡ／Ｄ変換を行う第２のＡ／Ｄ変換回路とを含み、前記第１のＡ／Ｄ変換回
路及び前記第２のＡ／Ｄ変換回路の各々は、前記サンプリングクロックを用いてＡ／Ｄ変
換処理を行う。

本態様によれば、スイッチングノイズ及びサンプリングノイズを大幅に除去し、低コス
トでＳ／Ｎ比を向上させ、複数種類の感度を用いて検出精度を向上させる電子機器を提供
できるようになる。

（１５）本発明の他の態様に係る電子機器では、前記第１のＡ／Ｄ変換回路の出力と前
記第２のＡ／Ｄ変換回路の出力とに基づいて、前記物理量を求める演算処理部を含む。

本態様によれば、上記の効果に加えて、より一層低コスト化が可能な電子機器を提供で
きるようになる。

本発明の一実施形態における測定システムの構成の概要を示す図。図１のセンサー回路の構成例を示す図。図１の振動片の構成の概要を示す図。本実施形態における第１のＬＰＦの構成例のブロック図。本実施形態における第１のＬＰＦの構成例の回路図。本実施形態における第１のクロック及び第２のクロックの説明図。Ｆｌｅｉｓｈｅｒ＆ＬａｋｅｒのＬＰＦの構成例の回路図。第１のＬＰＦのシグナルフローグラフを示す図。図５の第１の入力キャパシター回路を構成する上での好ましい条件の一例を説明するための図。図１０（Ａ）、図１０（Ｂ）は第１の電極と第２の電極の説明図。第１のＬＰＦにおけるキャパシターの好ましい結線の例を説明するための図。図１の処理回路の構成例のブロック図。図１又は図１２の第１のＡＤＣの構成例のブロック図。本実施形態において伝達関数を求める際に行った双一次変換の説明図。図１２の演算処理回路の処理例のフローチャート。図１５の処理例の説明図。本実施形態における測定システムが適用された電子機器のハードウェア構成例のブロック図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明す
る実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではな
い。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件
であるとは限らない。

１．測定システム
図１に、本発明の一実施形態における測定システムの構成の概要を示す。なお、この構
成は一例であり、例えば、細部の構成が変形される場合もあり得る。

本実施形態における測定システム３００は、センサー回路（広義には、物理量測定装置
）１０と、処理回路３５０とを含む。この測定システム３００は、電子機器に搭載される
。センサー回路１０は、角速度を測定対象の物理量とする物理量測定装置であり、センサ
ー回路１０によって検出された、互いに感度の異なる第１の検出信号ＯＵＴ１、第２の検
出信号ＯＵＴ２を出力する。処理回路３５０は、検出回路１０からの第１の検出信号ＯＵ
Ｔ１及び第２の検出信号ＯＵＴ２を用いて、角度演算処理を行って角速度、回転角度を求
める。

このようなセンサー回路１０は、振動片（広義には、振動子）２０と、駆動回路１００
（広義には、駆動装置）と、検出回路２００（広義には、検出装置）とを含む。なお、振
動片２０を構成する各部は、駆動回路１００及び検出回路２００の少なくとも１つに内蔵
されていてもよい。駆動回路１００は、振動片２０と発振ループを形成し、該振動片２０
に駆動振動を励振する。検出回路２００は、振動片２０に励振される駆動振動及び測定す
べき物理量に応じて第１の検出信号ＯＵＴ１及び第２の検出信号ＯＵＴ２を出力する。

本実施形態では、検出回路２００が、スイッチ及びキャパシターにより構成されるスイ
ッチトキャパシター（Switched Capacitor：以下、ＳＣと略す）回路を有するスイッチト
キャパシターフィルター（Switched Capacitor Filter：以下、ＳＣＦと略す）回路で構
成される第１の低域通過型フィルター（Low Pass Filter：以下、ＬＰＦと略す）と第２
のＬＰＦとを有し、互いに異なる感度で第１の検出信号ＯＵＴ１及び第２の検出信号ＯＵ
Ｔ２を出力する。第１のＬＰＦ及び第２のＬＰＦの各々は、バイカット型の２次ＬＰＦで
構成される。

処理回路３５０は、第１のＡ／Ｄコンバーター（Analog Digital Convertor：以下、Ａ
ＤＣと略す）（Ａ／Ｄ変換回路、Ａ／Ｄ変換器）３５２、第２のＡ／Ｄ変換回路３５４、
クロック生成回路３５６、及び演算処理回路３６０を含む。第１のＡＤＣ３５２は、検出
回路２００からの第１の検出信号ＯＵＴ１に対してＡ／Ｄ変換処理を行い、第１の検出信
号ＯＵＴ１に対応したディジタル値を演算処理回路３６０に供給する。第２のＡＤＣ３５
４は、検出回路２００からの第２の検出信号ＯＵＴ２に対してＡ／Ｄ変換処理を行い、第
２の検出信号ＯＵＴ２に対応したディジタル値を演算処理回路３６０に供給する。クロッ
ク生成回路３５６は、センサー回路１０で用いられる動作クロックとは独立して、第１の
ＡＤＣ３５２及び第２のＡＤＣ３５４のサンプリングクロック等を生成する。

本実施形態では、センサー回路１０の第１のＬＰＦ及び第２のＬＰＦを構成するＳＣＦ
回路の動作クロックと、第１のＡＤＣ３５２及び第２のＡＤＣ３５４のサンプリングクロ
ックとが、互いに独立して生成され（非同期で生成され）、且つ、該動作クロックが該サ
ンプリングクロックの４倍以上の周波数を有している。このように、動作クロックの周波
数を高くする一方、サンプリングクロックを低くしたので、互いに非同期で生成されたと
しても、サンプリングノイズの増大を抑えることができるようになる。更に、動作クロッ
クの周波数をサンプリングクロックの周波数の４倍以上としたので、より一層、サンプリ
ングノイズの増大を抑えることができるようになる。

２．センサー回路
図２に、図１のセンサー回路１０の構成例を示す。図２において、図１と同一部分には
同一符号を付し、適宜説明を省略する。なお、この回路構成は一例であり、例えば、回路
の細部の構成が変形される場合もあり得る。
図３に、図１の振動片２０の構成の概要を示す。図３は、振動片２０の平面図を表す。

センサー回路１０は、上記した通り、駆動回路１００と、検出回路２００と、振動片２
０を含み、振動片２０は、圧電材料で形成され、駆動振動片及び検出振動片を有する。駆
動回路１００は、駆動振動片に設けられた駆動電極２２ａ、２２ｂを介して駆動振動片を
発振ループ内に設け、駆動振動片（広義には振動子）を励振させる。

２．１駆動回路
駆動回路１００は、電流電圧変換器１１０、オートゲインコントロール（Auto Gain Co
ntrol：以下、ＡＧＣと略す）回路１２０、帯域通過フィルター（Band Pass Filter：以
下、ＢＰＦと略す）１３０、ゲインコントロールアンプ（Gain Control Amplifier：以下
、ＧＣＡと略す）１４０、２値化回路１５０を含む。駆動振動片の駆動電極２２ａは、電
流電圧変換器１１０の入力に電気的に接続され、電流電圧変換器１１０の出力は、ＡＧＣ
回路１２０及びＢＰＦ１３０に入力される。ＢＰＦ１３０は、発振ループ内の発振信号の
位相調整回路として機能し、ＢＰＦ１３０の出力は、ＧＣＡ１４０及び２値化回路１５０
に入力される。ＡＧＣ回路１２０は、電流電圧変換器１１０の出力に基づいて、ＧＣＡ１
４０のゲインを制御する。ＧＣＡ１４０の出力は、駆動振動片の駆動電極２２ｂに電気的
に接続される。２値化回路１５０は、発振ループ内の発振信号を２値化し、参照信号とし
て検出回路２００に出力する。なお、図２では、駆動回路１００の内部に振動片２０の駆
動振動片を設けるものとして説明したが、駆動回路１００の外部に振動片２０の駆動振動
片が設けられていてもよい。

振動片２０は、図３に示すＷＴ型振動片である。振動片２０は、基部３０、振動片２０
を駆動するための一対の駆動電極を含む一対の駆動振動系３２Ａ、３２Ｂと、振動片２０
に加わるコリオリ力を検出する２つ以上の検出電極を含む一対の検出振動系３４Ａ、３４
Ｂとを含む。基部３０は、振動片２０の重心ＧＯ（振動片が振動していないときの重心）
を中心として４回対称の略正方形をなしている。各駆動振動系３２Ａ、３２Ｂ、各検出振
動系３４Ａ、３４Ｂは、それぞれ、基部３０の周縁部３０ａの各辺から突出している。

各駆動振動系３２Ａ、３２Ｂは、それぞれ、基部３０の周縁部３０ａから径方向に突出
する細長い支持部４０Ａ、４０Ｂと、支持部４０Ａ、４０Ｂの長手方向に直交する方向に
向かって延びる各一対の駆動振動片４２Ａ、４２Ｂ、４２Ｃ、４２Ｄとを備えている。本
実施形態では、各駆動振動片の先端に幅広のハンマーヘッド（重量部）４４Ａ、４４Ｂ、
４４Ｃ、４４Ｄが設けられており、各ハンマーヘッド４４Ａ、４４Ｂ、４４Ｃ、４４Ｄに
貫通孔４６が設けられている。そして、図示しないが駆動振動片４２Ａ、４２Ｂ、４２Ｃ
、４２Ｄにはそれぞれ図２の駆動電極２２ａ、２２ｂが設けられている。

各検出振動系３４Ａ、３４Ｂは、それぞれ、基部３０の周縁部３０ａから径方向に突出
して延びる細長い検出振動片４８からなっている。各検出振動片４８の先端にはそれぞれ
幅広のハンマーヘッド（重量部）５０Ａ、５０Ｂが設けられており、各ハンマーヘッド５
０Ａ、５０Ｂに貫通孔５２が設けられている。そして、図示しないが基部３０からハンマ
ーヘッド５０Ａに延びる検出振動片４８と、基部３０からハンマーヘッド５０Ｂに延びる
検出振動片４８とにはそれぞれコリオリ力を検出する検出電極２４ａ、２４ｂ、２６ａ、
２６ｂが設けられている。

駆動回路１００により、駆動電極２２ａ、２２ｂを介して駆動振動片４２Ａ、４２Ｂを
同位相で矢印ＤＲ１のように励振させ、駆動振動片４２Ｃ、４２Ｄを同位相で矢印ＤＲ１
のように励振させる。駆動振動片４２Ａ〜４２Ｄの駆動振動における重心が、振動片の重
心ＧＯ上か、又はその近傍に位置するようにする。この状態で、振動片２０を所定面（Ｘ
−Ｙ面）内でＷ方向に回転させると、回転中にコリオリ力が振動片２０に作用する結果、
各支持部４０Ａ、４０Ｂは、矢印ＤＲ２のように、その基部３０への付け根部４０ａを中
心として屈曲振動する。この際、支持部４０Ａ、４０Ｂの各屈曲振動の位相は、重心ＧＯ
を中心として周方向に見たときに反対向きになる。これに対応して、各検出振動片４８は
、矢印ＤＲ３に示すように、その基部３０への付け根を中心として屈曲振動する。各検出
振動片４８が屈曲振動すると、検出電極に信号電圧が発生する。

例えば、各駆動振動系３２Ａ、３２Ｂが、重心ＧＯを中心として回転対称の位置にある
ことが望ましい。これは、重心ＧＯを中心として、問題とする複数の駆動振動系３２Ａ、
３２Ｂが、それぞれ所定面内で同じ所定角度離れている状態を意味する。従って、１つの
駆動振動系を所定面内で所定角度回転させる操作を行うと、他の駆動振動系の位置にくる
。例えば、図３においては、駆動振動系３２Ａと駆動振動系３２Ｂとは、１８０度離れて
いるので、駆動振動系３２Ａを１８０度回転させる操作を行うと、駆動振動系３２Ｂの位
置にくる。回転対称は、２回対称、３回対称、４回対称であることが望ましい。

このような振動片２０の駆動振動を励振する駆動回路１００では、上記の構成の発振ル
ープ内のゲインが「１」より大きい状態で発振スタートする。この時点では、駆動振動片
への入力は雑音のみであるが、この雑音は、目的とする駆動振動の固有共振周波数を含む
幅広い周波数の波動を含む。振動片２０の駆動振動片の周波数フィルター作用によって、
目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が電流電圧変換器
１１０において電圧値に変換され、ＡＧＣ回路１２０は、この電圧値に基づいてＧＣＡ１
４０のゲインを制御することで発振ループ内の発振振幅を制御する。発振ループ内でこう
した操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くな
り、ＧＣＡ１４０のゲイン制御によって、次第に、発振ループを信号が１周する間の利得
（ループゲイン）が「１」となり、この状態で駆動振動片が安定発振する。

駆動振動片を励振させて安定発振状態になり、振動片２０を所与の方向に回転させると
、コリオリ力が振動片２０に作用し、検出振動片が屈曲振動する。検出振動片には検出電
極が設けられ、検出回路２００は、２つの検出電極から互いに極性が異なる検出信号を交
流増幅した後、駆動回路１００からの参照信号を用いて同期検波して、感度の異なる２つ
のＬＰＦで第１の検出信号ＯＵＴ１、第２の検出信号ＯＵＴ２を出力する。

２．２検出回路
検出回路２００は、交流増幅回路２１０と、同期検波回路２２０と、直流増幅器２３０
と、第１のＬＰＦ２４０と、第２のＬＰＦ２５０とを含む。交流増幅回路２１０は、第１
の電流電圧変換器２１２と、第２の電流電圧変換器２１４と、交流増幅器２１６と、ＢＰ
Ｆ２１８とを含む。第１の電流電圧変換器２１２の入力には、振動片２０の検出振動片に
設けられた検出電極２４ａで発生した信号が供給され、第２の電流電圧変換器２１４の入
力には、振動片２０の検出振動片に設けられた検出電極２６ａで発生した信号（検出電極
２４ａで発生した信号と逆極性の信号）が供給される。なお、振動片２０の検出振動片に
設けられた検出電極２４ｂ、２６ｂには、接地電源電圧が供給される。第１の電流電圧変
換器２１２及び第２の電流電圧変換器２１４の各々は、検出電極２４ａ、２６ａで発生し
た信号を電圧値に変換し、変換された２つの電圧値を用いて交流増幅器２１６により交流
増幅される。ＢＰＦ２１８は、交流増幅器２１６によって増幅された信号の周波数帯域の
うち、駆動回路１００の発振信号の発振周波数を含む所定の帯域のみを通過させる。同期
検波回路２２０は、２値化回路１５０によって２値化された参照信号に同期して、発振信
号に対して９０度位相がずれた検波信号を取り出す。直流増幅器２３０は、インピーダン
ス変換回路として機能し、その出力インピーダンスを低インピーダンス化すると共に、検
波信号を増幅する。これにより、第１のＬＰＦ２４０及び第２のＬＰＦ２５０には、タイ
ミングに応じて出力インピーダンスが変化する同期検波回路２２０ではなく、直流増幅器
２３０の出力信号から所定の低周波数帯域の信号のみを取り出して増幅した後、それぞれ
第１の検出信号ＯＵＴ１、第２の検出信号ＯＵＴ２として出力する。

第１のＬＰＦ２４０は、直流増幅器２３０によって増幅された検波信号の高周波成分を
除去するフィルター機能を有し、フィルター後の信号を第１の検出信号ＯＵＴ１として出
力する。第２のＬＰＦ２５０は、第１のＬＰＦ２４０と同様に、直流増幅器２３０によっ
て増幅された検波信号の高周波成分を除去するフィルター機能を有し、フィルター後の信
号を第２の検出信号ＯＵＴ２として出力する。

第１のＬＰＦ２４０及び第２のＬＰＦ２５０は、ＳＣＦ回路により構成され、第１のＬ
ＰＦ２４０のゲインが、第２のＬＰＦ２５０のゲインと異なるように設定されている。よ
り具体的には、本実施形態では、第１のＬＰＦ２４０のゲインが、第２のＬＰＦ２５０の
ゲインより小さくなるように設定されている。角速度を検出するセンサー回路の場合には
、回転角度が１度当たりの出力電圧幅を異ならせることで、検出できる角速度の範囲を異
ならせることができる。そのため、同じ電源電圧内で、各ＬＰＦのゲインを異ならせるこ
とで検出範囲を異ならせることができる。これにより、第１のＬＰＦ２４０からの第１の
検出信号ＯＵＴ１による検出範囲（ダイナミックレンジ）は、第２のＬＰＦ２５０からの
第２の検出信号ＯＵＴ２による検出範囲より大きくなる。その一方、第１のＬＰＦ２４０
からの第１の検出信号ＯＵＴ１による検出感度は、第２のＬＰＦ２５０からの第２の検出
信号ＯＵＴ２による検出感度より低くなる。

また、第１のＬＰＦ２４０の構成は、第２のＬＰＦ２５０を２５０の構成と同様であり
、ゲインだけが異なるように設定される。更に、ＳＣＦ回路により構成された第１のＬＰ
Ｆ２４０のスイッチは、発振ループ内の駆動周波数を有する発振信号、又は２値化回路１
５０によって該発振信号を２値化された参照信号を動作クロックとして制御される。従っ
て、第１のＬＰＦ２４０及び第２のＬＰＦ２５０の動作クロックの周波数は、発振ループ
内の発振信号の発振周波数（駆動周波数）と同じに設定される。

ここで、第１のＬＰＦ２４０及び第２のＬＰＦ２５０と同様の機能を有するＬＰＦを、
入力抵抗（Ｒ）ならびに容量（Ｃ）の時定数を利用したＲＣ積分回路で実現する場合につ
いて考える。このＲＣ積分回路のカットオフ周波数ｆｃは、ｆｃ＝（１／（２π・Ｃｉ・
Ｒ））のように表される。Ｃｉは、オペアンプの帰還ループに設けられる帰還キャパシタ
ー（積分容量）である。カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とす
る場合を想定すると、帰還キャパシターＣｉの容量値が大きくなり、回路の占有面積が飛
躍的に増大する。よって、入力抵抗Ｒの抵抗値を大きくする必要がある上、構成素子の製
造ばらつきによって、特性が変動する幅が大きくなる。

これに対して、入力抵抗ＲをＳＣ回路で構成したＳＣＦ回路では、その入力抵抗Ｒの抵
抗値は、Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数、Ｃｓ：スイッチ
トキャパシターの容量）のように表される。ここで、サンプリングクロック周波数ｆｓを
低くすれば、ＳＣ回路で構成された入力抵抗Ｒの等価抵抗を高抵抗化することができる。
従って、ＳＣＦ回路で第１のＬＰＦ２４０及び第２のＬＰＦ２５０を構成することで、キ
ャパシターの容量の相対値で特性を精度良く決めることができるようになり、集積化に好
適な検出回路２００（或いはセンサー回路１０）を提供できるようになる。

２．２．１第１のＬＰＦ、第２のＬＰＦ
本実施形態では、第１のＬＰＦ２４０の構成と第２のＬＰＦ２５０の構成は同様である
ため、以下では第１のＬＰＦ２４０の構成について説明する。

図４に、本実施形態における第１のＬＰＦ２４０の構成例のブロック図を示す。

第１のＬＰＦ２４０は、第１の積分器２４２と、第２の積分器２４４と、帰還キャパシ
ター回路２４６と、第４の帰還キャパシターＣｒ４とを含んで構成される２次ＬＰＦであ
る。

第１の積分器２４２は、第１のオペアンプＯＰ１を有するＳＣ回路で構成される。即ち
、第１の積分器２４２は、スイッチと、キャパシターと、第１のオペアンプＯＰ１とを含
む。第１の積分器２４２は、インピーダンス変換回路としての直流増幅器２３０の出力と
第１のオペアンプＯＰ１の仮想接地端との間に接続される第１の入力キャパシター回路２
４３と、第１のオペアンプＯＰ１の出力と第１のオペアンプの仮想接地端との間に接続さ
れる第１の帰還キャパシターＣｒ１とを含む。そして、第１の積分器２４２は、直流増幅
器２３０の出力と第１のオペアンプＯＰ１の仮想接地端との間の電圧差と、第１の積分器
２４２の複数のキャパシターにより蓄積された電荷の一部を第１のオペアンプＯＰ１の仮
想接地端にスイッチを介して入力し、第１の帰還キャパシターＣｒ１によって第１のオペ
アンプＯＰ１の出力電位を変化させる。

第２の積分器２４４は、第２のオペアンプＯＰ２を有するＳＣ回路で構成され、第１の
積分器２４２の出力に接続される。即ち、第２の積分器２４４も、スイッチと、キャパシ
ターと、第２のオペアンプＯＰ２とを含む。第２の積分器２４４は、第１のオペアンプＯ
Ｐ１の出力と第２のオペアンプＯＰ２の仮想接地端との間に接続される第２の入力キャパ
シター回路２４５と、第２のオペアンプＯＰ２の出力と第２のオペアンプＯＰ２の仮想接
地端との間に接続される第２の帰還キャパシターＣｒ２とを含む。そして、第２の積分器
２４４は、第１のオペアンプＯＰ１の出力と第２のオペアンプＯＰ２の仮想接地端との間
の電圧差と、第２の積分器２４４の複数のキャパシターにより蓄積された電荷の一部を第
２のオペアンプＯＰ２の仮想接地端にスイッチを介して入力し、第２の帰還キャパシター
Ｃｒ２によって第２のオペアンプＯＰ２の出力電位を変化させる。

帰還キャパシター回路２４６は、第２の積分器２４４の出力と第１のオペアンプＯＰ１
の仮想接地端との間に挿入される第３の帰還キャパシターＣｒ３を有する。第４の帰還キ
ャパシターＣｒ４は、帰還キャパシター回路２４６と並列に接続される。

このように、第１のＬＰＦ２４０は、ＳＣ積分器である第１の積分器２４２及び第２の
積分器２４４、帰還キャパシター回路２４６、及び第４の帰還キャパシターＣｒ４を含む
ＳＣＦ回路として構成される。これにより、キャパシターの容量の相対値で特性を精度良
く決めることができるようになる。そして、ＳＣＦ回路を構成するスイッチのスイッチ制
御によって、ＳＣＦ回路を構成するキャパシターの電荷の充電及び転送を繰り返し行うこ
とで、２次ＬＰＦの機能を実現することができる。

そこで、図２の第１のＬＰＦ２４０は、次のように構成されることが望ましい。

即ち、第１の積分器２４２は、互いに同じ容量値に設定された第１の入力キャパシター
Ｃ１及び第２の入力キャパシターＣ２を有する第１の入力キャパシター回路２４３と、第
１の入力キャパシター回路２４３に充電された電荷量に対応した信号を増幅する第１のオ
ペアンプＯＰ１と、第１のオペアンプＯＰ１の仮想接地端（入力ノード、反転入力端子）
と出力との間に挿入された第１の帰還キャパシターＣｒ１とを含むＬＰＦである。第１の
入力キャパシター回路２４３には、図２のインピーダンス変換回路としての直流増幅器２
３０の出力信号（インピーダンス変換回路からのインピーダンス変換信号）が供給される
。そして、第１の入力キャパシター回路２４３（第１の積分器２４２）には、第１のクロ
ックＣＬＫ１と、該第１のクロックＣＬＫ１の第２のクロックＣＬＫ２とが入力されてお
り、第１のクロックＣＬＫ１がＨレベルである第１の期間Ｔ１において（即ち、第１のク
ロックＣＬＫ１に同期して）、第２のクロックＣＬＫ２がＨレベルである第２の期間Ｔ２
に（即ち、第２のクロックＣＬＫ２に同期して）第２の入力キャパシターＣ２に充電され
た電荷を第１の入力キャパシターＣ１に転送し、第２の期間Ｔ２において、第１の入力キ
ャパシターＣ１に充電された電荷を第１の帰還キャパシターＣｒ１に転送する。この動作
を繰り返すことで、ＬＰＦとして動作する。

一方、第２の積分器２４４は、互いに同じ容量値に設定された第３の入力キャパシター
Ｃ３及び第４の入力キャパシターＣ４を有する第２の入力キャパシター回路２４５と、第
２の入力キャパシター回路２４５に充電された電荷量に対応した信号を増幅する第２のオ
ペアンプＯＰ２と、第２のオペアンプＯＰ２の仮想接地端と出力との間に挿入された第２
の帰還キャパシターＣｒ２とを含むＬＰＦである。第２の入力キャパシター回路２４５に
は、図２のインピーダンス変換回路としての直流増幅器２３０の出力信号が供給される。
そして、第２の入力キャパシター回路２４５（第２の積分器２４４）には、第１のクロッ
クＣＬＫ１と第２のクロックＣＬＫ２とが入力されており、第２の期間Ｔ２において、第
１の期間Ｔ１に（即ち、第１のクロックＣＬＫ１に同期して）第４の入力キャパシターＣ
４に充電された電荷を第３の入力キャパシターＣ３に転送し、第１の期間Ｔ１において、
第３の入力キャパシターＣ３に充電された電荷を第２の帰還キャパシターＣｒ２に転送す
る。この動作を繰り返すことで、ＬＰＦとして動作する。

帰還キャパシター回路２４６は、第１の期間Ｔ１において、第２の積分器２４４の出力
と第１のオペアンプＯＰ１の仮想接地端との間に挿入され、第２の期間Ｔ２において第３
の帰還キャパシターＣｒ３に充電された電荷を放電する。

なお、第１の入力キャパシター回路２４３は、３以上の入力キャパシターを備え、第１
のクロックＣＬＫ１及び第２のクロックＣＬＫ２に同期して、上記のように電荷の充放電
や転送を行うようにしてもよい。第１の入力キャパシター回路２４３は、第１の入力キャ
パシターＣ１及び第２の入力キャパシターＣ２を含むＳＣ回路であり、その構成に限定さ
れるものではない。

同様に、第２の入力キャパシター回路２４５は、３以上の入力キャパシターを備え、第
１のクロックＣＬＫ１及び第２のクロックＣＬＫ２に同期して、上記のように電荷の充放
電や転送を行うようにしてもよい。第２の入力キャパシター回路２４５は、第３の入力キ
ャパシターＣ３及び第４の入力キャパシターＣ４を含むＳＣ回路であり、その構成に限定
されるものではない。

更に、帰還キャパシター回路２４６は、第３の帰還キャパシターＣｒ３を有するＳＣ回
路であり、同様にＳＣ回路で構成される第１の入力キャパシター回路２４３及び第２の入
力キャパシター回路２４５に含まれるスイッチに対するスイッチ制御に対応した制御が行
われるスイッチを含んで構成される。

図５に、本実施形態における第１のＬＰＦ２４０の構成例の回路図を示す。図５は、第
１のＬＰＦ２４０の構成を示すが、第２のＬＰＦ２５０の構成も図５と同様である。なお
、図５において、図４と同一部分には同一符号を付し、適宜説明を省略する。
図６に、本実施形態における第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２の説
明図を示す。

なお、図５では、ＳＣ回路に複数のスイッチが設けられるが、各スイッチには、「１」
と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記さ
れるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）
である。即ち、「１」と表記されたスイッチは、第１のクロックＣＬＫ１のアクティブ期
間（Ｈレベルの期間）に導通状態になり、第１のクロックＣＬＫ１の非アクティブ期間（
Ｌレベルの期間）に非導通状態になる。「２」と表記されるスイッチは、第２のクロック
ＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。即ち、「２」と表記され
たスイッチは、第２のクロックＣＬＫ２のアクティブ期間（Ｈレベルの期間）に導通状態
になり、第２のクロックＣＬＫ２の非アクティブ期間（Ｌレベルの期間）に非導通状態に
なる。

また、図５では、第１のＬＰＦ２４０を構成するキャパシターに対して、括弧で容量値
を付している。即ち、第１の入力キャパシターＣ１の容量値は第２の入力キャパシターＣ
２の容量値と同じになるように設定されており、それぞれ容量値Ｇを有する。第１の帰還
キャパシターＣｒ１は、容量値Ｄに設定されている。第３の入力キャパシターＣ３の容量
値は第４の入力キャパシターＣ４の容量値と同じになるように設定されており、それぞれ
容量値Ａを有する。第２の帰還キャパシターＣｒ２は、容量値Ｂに設定されている。第３
の帰還キャパシターＣｒ３は、容量値Ｃに設定されている。第４の帰還キャパシターＣｒ
４は、容量値Ｅに設定されている。

第１のＬＰＦ２４０では、ＳＣ回路を構成するスイッチのスイッチ動作を制御する動作
クロックとして、図６に示すように、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２
とが入力されている。第１のクロックＣＬＫ１と第２のクロックＣＬＫ２は、駆動回路１
００からの参照信号に基づいて生成される。第２のクロックＣＬＫ２は、第１のクロック
とは逆相のクロックであり、第１のクロックＣＬＫ１によりスイッチ制御されるスイッチ
と第２のクロックＣＬＫ２によりスイッチ制御されるスイッチとが同時にオンしないよう
に各クロックが変化するようになっている。なお、第２のＬＰＦ２５０にも、第１のＬＰ
Ｆ２４０の第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２の各々と同相で、且つ、
同一周波数の２つの動作クロックが供給される。これにより、クロックの漏れを最小限に
する２次の第１のＬＰＦ２４０及び第２のＬＰＦ２５０を提供できるようになる。

図５に示すように、第１の入力キャパシター回路２４３は、直流増幅器２３０の出力信
号（インピーダンス変換信号）が供給される信号入力ノードＮＤ１と第１の入力キャパシ
ターＣ１の一端との間に挿入される第１のスイッチＳＷ１と、第１の入力キャパシターＣ
１の該一端と基準電位（例えばアナログ接地電位、ＡＧＮＤ）との間に挿入される第２の
スイッチＳＷ２と、信号入力ノードＮＤ１と第２の入力キャパシターＣ２の一端との間に
挿入される第３のスイッチＳＷ３と、第２の入力キャパシターＣ２の該一端と基準電位と
の間に挿入される第４のスイッチＳＷ４と、第２の入力キャパシターＣ２の他端と基準電
位との間に挿入される第５のスイッチＳＷ５と、第２の入力キャパシターＣ２の該他端と
第１の入力キャパシターＣ１の他端との間に挿入される第６のスイッチＳＷ６と、第１の
入力キャパシターＣ１の該他端と第１のオペアンプＯＰ１の仮想接地端との間に挿入され
る第７のスイッチＳＷ７とを有する。

図５に示すように、第１のスイッチＳＷ１、第４のスイッチＳＷ４、及び第６のスイッ
チＳＷ６の各々は、第１のクロックＣＬＫ１によってスイッチ制御され、第１のクロック
ＣＬＫ１のアクティブ期間に導通状態に設定され、第１のクロックＣＬＫ１の非アクティ
ブ期間に非導通状態に設定される。第２のスイッチＳＷ２、第３のスイッチＳＷ３、第５
のスイッチＳＷ５、及び第７のスイッチＳＷ７の各々は、第２のクロックＣＬＫ２によっ
てスイッチ制御され、第２のクロックＣＬＫ２のアクティブ期間に導通状態に設定され、
第２のクロックＣＬＫ２の非アクティブ期間に非導通状態に設定される。

第２の入力キャパシター回路２４５は、第１のオペアンプＯＰ１の出力が供給される接
続ノードＮＤ２と第３の入力キャパシターＣ３の一端との間に挿入される第８のスイッチ
ＳＷ８と、第３の入力キャパシターＣ３の該一端と基準電位との間に挿入される第９のス
イッチＳＷ９と、接続ノードＮＤ２と第４の入力キャパシターＣ４の一端との間に挿入さ
れる第１０のスイッチＳＷ１０と、第４の入力キャパシターＣ４の該一端と基準電位との
間に挿入される第１１のスイッチＳＷ１１と、第４の入力キャパシターＣ４の他端と基準
電位との間に挿入される第１２のスイッチＳＷ１２と、第４のキャパシターの該他端と第
３の入力キャパシターＣ３の他端との間に挿入される第１３のスイッチＳＷ１３と、第３
のキャパシターの該他端と第２のオペアンプの仮想接地端との間に挿入される第１４のス
イッチＳＷ１４とを有する。

図５に示すように、第９のスイッチＳＷ９、第１０のスイッチＳＷ１０、第１２のスイ
ッチＳＷ１２、及び第１４のスイッチＳＷ１４の各々は、第１のクロックＣＬＫ１によっ
てスイッチ制御され、第１のクロックＣＬＫ１のアクティブ期間に導通状態に設定され、
第１のクロックＣＬＫ１の非アクティブ期間に非導通状態に設定される。第８のスイッチ
ＳＷ８、第１１のスイッチＳＷ１１、及び第１３のスイッチＳＷ１３の各々は、第２のク
ロックＣＬＫ２によってスイッチ制御され、第２のクロックＣＬＫ２のアクティブ期間に
導通状態に設定され、第２のクロックＣＬＫ２の非アクティブ期間に非導通状態に設定さ
れる。

帰還キャパシター回路２４６は、第１のオペアンプＯＰ１の仮想接地端と第３の帰還キ
ャパシターＣｒ３の一端との間に挿入される第１５のスイッチＳＷ１５と、第３の帰還キ
ャパシターＣｒ３の該一端と基準電位との間に挿入される第１６のスイッチＳＷ１６と、
第３の帰還キャパシターＣｒ３の他端と基準電位との間に挿入される第１７のスイッチＳ
Ｗ１７と、第３の帰還キャパシターＣｒ３の該他端と第２のオペアンプＯＰ２の出力との
間に挿入される第１８のスイッチＳＷ１８とを有する。

図５に示すように、第１５のスイッチＳＷ１５及び第１８のスイッチＳＷ１８の各々は
、第１のクロックＣＬＫ１によってスイッチ制御され、第１のクロックＣＬＫ１のアクテ
ィブ期間に導通状態に設定され、第１のクロックＣＬＫ１の非アクティブ期間に非導通状
態に設定される。第１６のスイッチＳＷ１６及び第１７のスイッチＳＷ１７の各々は、第
２のクロックＣＬＫ２によってスイッチ制御され、第２のクロックＣＬＫ２のアクティブ
期間に導通状態に設定され、第２のクロックＣＬＫ２の非アクティブ期間に非導通状態に
設定される。

図５に示す構成において、第１クロックＣＬＫ１又は第２のクロックＣＬＫ２のタイミ
ングでキャパシターに電荷を蓄積したり、キャパシターの蓄積電荷を放電（放出）させた
りして、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分すると
いう動作が行われる。キャパシターに蓄積される電荷と、キャパシターから放出される電
荷は同じである。

図７に、ＳＣ回路を用いたＬＰＦとして一般的に良く知られているＦｌｅｉｓｈｅｒ＆
ＬａｋｅｒのＬＰＦの構成例の回路図を示す。図７は、２次ＬＰＦの構成例を表したもの
であり、図５に対応する部分には同一の符号を付している。

図７に示すＦｌｅｉｓｈｅｒ＆ＬａｋｅｒのＬＰＦでは、信号入力ノードに供給される
入力信号Ｖｉｎが、第２の積分器にも供給される。従って、図６に示す容量値Ｄのキャパ
シター、容量値Ａのキャパシター、及び容量値Ｂのキャパシターの素子値には、入力信号
Ｖｉｎが供給された容量値Ｉのキャパシターや容量値Ｊのキャパシターの素子値が影響す
る。

これに対して、図５に示す構成では、信号入力ノードに供給される入力信号Ｖｉｎが、
第２の積分器２４４に供給されることはない。即ち、第１の帰還キャパシターＣｒ１、第
３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第２の帰還キャパシター
Ｃｒ２の間には他の入力キャパシター素子が関与しない。これによって、第１の帰還キャ
パシターＣｒ１と第３の入力キャパシターＣ３（又は第４の入力キャパシターＣ４）のサ
イジング、第３の入力キャパシターＣ３（又は第４の入力キャパシターＣ４）と第２の帰
還キャパシターＣｒ２のサイジングが可能となる。例えば、第３のキャパシターＣ３の容
量値と第２の帰還キャパシターＣｒ２の容量値との比、第１の帰還キャパシターＣｒ１の
容量値と第３の帰還キャパシターＣ３の容量値との比を一定にしたまま、他の素子の素子
値を決定することができる。この結果、ＬＰＦを構成する各素子の素子値の広がりを抑え
、第１のＬＰＦ２４０の高精度な設計を容易化できるようになる。

２．２．２第１のＬＰＦの伝達関数
第１のＬＰＦ２４０の伝達関数は、次のように求められる。

図８に、第１のＬＰＦ２４０のシグナルフローグラフを示す。図８において、第１のオ
ペアンプＯＰ１の出力ノードの電圧をＶｘ、Ｖｙと表す。なお、図８では、図５の各素子
の素子値をそのまま表している。

まず、第１のＬＰＦ２４０の出力電圧Ｖｏｕｔと、第１のオペアンプＯＰ１の出力ノー
ドの電圧Ｖｘとの関係は、ｚ平面において次のようになる。

同様に、第１のＬＰＦ２４０の入力電圧Ｖｉｎと、第１のオペアンプＯＰ１の出力ノー
ドの電圧Ｖｙとの関係は、ｚ平面において次のようになる。

また、第１のＬＰＦ２４０の出力電圧Ｖｏｕｔは、電圧Ｖｘ、Ｖｙを用いると、ｚ平面
において次のように表される。

式（１）、式（２）を式（３）に代入することで、第１のＬＰＦ２４０の伝達関数Ｔ（
ｚ）＝Ｖｏｕｔ／Ｖｉｎは、次式のようになる。なお、ＶｘとＶｙは、半クロックがずれ
ているため、ｚ^−１／２を考慮する。

式（４）に示す通り、第１のＬＰＦ２４０の伝達関数Ｔ（ｚ）は、いわゆる一般的な２
次ＬＰＦ関数となり、第１のＬＰＦ２４０は、２次ＬＰＦとして機能することを意味する
。なお、上記は第１のＬＰＦ２４０の伝達関数について説明したが、第２のＬＰＦ２５０
の構成は第１のＬＰＦ２４０の構成と同様であるため、同様に２次ＬＰＦとして機能する
ことがわかる。

ここで、ｓ平面における２次ＬＰＦの状態変数型の一般的な伝達関数は、次式で表され
る。以下の式において、ωはｓ平面におけるカットオフ周波数、ＱはＱ値、ｋはゲインを
表す。

ここで、式（５）をｚ変換して得られたｚ平面における伝達関数に対して、次式を用い
て、双一次変換を行うことで、バイカット型の２次ＬＰＦで構成することができる。

式（６）は、ｓ平面の左半面の全領域をｚ平面の単位円内に写像し、ｓ平面の虚軸をｚ
平面の単位円上に写像する双一次変換を表す。式（６）において、Ｔは、ＬＰＦのクロッ
ク周波数の逆数に相当する。このとき、ｓの実周波数Ωと、ｚ＝ｅ^ｊωＴのωとの対応は
、式（７）となる。

ここで、式（７）より、ｚ平面におけるカットオフ周波数をω_０とすると、式（８）の
ように表される。

式（５）に、式（６）及び式（８）を代入すると、２次ＬＰＦの状態変数型の伝達関数
をｚ変換した結果Ｔ（ｚ）が求められる。従って、式（４）の各素子値を式（９）に対応
付けることで、２次のＬＰＦを構成することができる。

以上のように、図７に示す構成に比べて、素子値の決定の自由度が高く、且つ、ＬＰＦ
としてのフィルター機能を有する第１のＬＰＦ２４０及び第２のＬＰＦ２５０を２次ＬＰ
Ｆとして実現できるようになる。そして、第１のＬＰＦ２４０及び第２のＬＰＦ２５０の
各々は、互いにゲインが異なるように各素子値を決定できるようになる。

２．２．３その他
本実施形態において、第１のＬＰＦ２４０及び第２のＬＰＦ２５０では、複数のキャパ
シターが接続されている。特に、集積回路装置では、面内の容量ばらつきによって、キャ
パシターの素子数の増加は、電荷の高精度な移動制御を困難にする。従って、キャパシタ
ーの素子数が増えたとしても、できるだけ特性を設計通りと同等の特性を実現できること
が望ましい。そこで、本実施形態では、以下のように第１のＬＰＦ２４０及び第２のＬＰ
Ｆ２５０を構成する各キャパシターの形状、面積、各スイッチのサイズが、次のように設
定されていることが望ましい。

２．２．３．１キャパシターの形状、面積及びスイッチのサイズ
図９に、図５の第１のＬＰＦ２４０の第１の入力キャパシター回路２４３を構成する上
での好ましい条件の一例を説明するための図を示す。図９において、図５と同一部分には
同一符号を付し、適宜説明を省略する。なお、図９では、第１の入力キャパシター回路２
４３について説明するが、第１のＬＰＦ２４０の第２の入力キャパシター回路２４５、第
２のＬＰＦ２５０の第１の入力キャパシター回路及び第２の入力キャパシター回路につい
ても同様である。

図９において、第１の入力キャパシターＣ１及び第２入力の入力キャパシターＣ２の形
状、面積（サイズ）は同一に設定されることが好ましい。第１の入力キャパシターＣ１及
び第２の入力キャパシターＣ２は、スイッチの状態により、蓄積した電荷を別のキャパシ
ターに転送する機能を果たす。このようなキャパシターに寄生し、特性に影響を与える可
能性がある寄生容量を考慮したとき、集積回路装置内に形成されたキャパシターとその寄
生容量の大きさの比はほぼ一定と見なすことができる。そして、非特許文献１に開示され
ているように、スイッチの寄生容量Ｃｇ１〜Ｃｇ３を無視することで、上記のキャパシタ
ーの寄生容量の影響を補償できることが知られている。

そこで、本実施形態では、第１〜第７のスイッチＳＷ１〜ＳＷ７の各々のサイズは同一
に設定されるのが好ましい。これによって、第１〜第７のスイッチＳＷ１〜ＳＷ７の各ス
イッチに接続される寄生容量の容量値を揃えることができる。スイッチの寄生容量Ｃｇ１
〜Ｃｇ３を無視できなくても、例えば、各スイッチの特性が同じものとして扱って回路の
伝達関数を導くことができる。

そして、本実施形態では、各スイッチの寄生容量Ｃｇ１〜Ｃｇ３を考慮して、第１の入
力キャパシターＣ１及び第２の入力キャパシターＣ２の面積（サイズ）は同一に設定する
ことで、各キャパシターの寄生容量の影響を補償し、且つ、電荷の移動制御を高精度に実
現できるようになる。

そのため、本実施形態では、第１の入力キャパシターＣ１及び第２の入力キャパシター
Ｃ２の形状及び面積は同一に設定され、且つ、第１の入力キャパシターＣ１及び第２の入
力キャパシターＣ２は共通の製造工程により製造されるのがよい。

キャパシターの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続
される配線の形状等）を同一化し、且つ、製造工程（製造プロセス）も共通化することに
よって、キャパシターとその寄生容量の大きさの比の精度を、より高精度に制御すること
が可能である。その結果、より高精度な回路設計が可能となる。

第２の入力キャパシター回路２４５についても同様であり、第８〜第１４のスイッチＳ
Ｗ８〜ＳＷ１４の各々のサイズは同一に設定されるのが好ましい。これによって、第８〜
第１４のスイッチＳＷ８〜ＳＷ１４の各スイッチに接続される寄生容量の容量値を揃える
ことができる。スイッチの寄生容量Ｃｇ１〜Ｃｇ３を無視できなくても、例えば、各スイ
ッチの特性が同じものとして扱って回路の伝達関数を導くことができる。

そして、本実施形態では、各スイッチの寄生容量Ｃｇ１〜Ｃｇ３を考慮して、第３の入
力キャパシターＣ３及び第４の入力キャパシターＣ４の面積（サイズ）は同一に設定する
ことで、各キャパシターの寄生容量の影響を補償し、且つ、電荷の移動制御を高精度に実
現できるようになる。そのため、本実施形態では、第３の入力キャパシターＣ３及び第４
の入力キャパシターＣ４の形状及び面積は同一に設定され、且つ、第３の入力キャパシタ
ーＣ３及び第４の入力キャパシターＣ４は共通の製造工程により製造されるのがよい。

同様の理由によって、図５の帰還キャパシター回路２４６を構成する第１５〜第１８の
スイッチＳＷ１５〜ＳＷ１８の各々についても、第１〜第７のスイッチＳＷ１〜ＳＷ７の
各々のサイズと同一に設定されるのが好ましい。

以上のように、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の面積（
サイズ）が同一に設定され、且つ、第１〜第７のスイッチＳＷ１〜ＳＷ７の各々のサイズ
が同一に設定され、第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４の面積
（サイズ）が同一に設定され、且つ、第８〜第１４のスイッチＳＷ８〜ＳＷ１４の各々の
サイズが同一に設定されることで、寄生容量の影響を無視できるほど小さくする回路構成
を実現し易くなる。

２．２．３．２キャパシターの方向性
更に、本実施形態では、集積回路装置内に形成されるキャパシターの寄生容量を考慮し
て、その方向性を設けることが好ましい。

図１０（Ａ）、図１０（Ｂ）に、キャパシターの構造上、大きな寄生容量の第１の電極
と小さな寄生容量の第２の電極が存在することを説明するための図を示す。図１０（Ａ）
は、集積回路装置内に形成されるキャパシターの断面構造を模式的に表す。図１０（Ｂ）
は、第１のＬＰＦ２４０及び第２のＬＰＦ２５０を構成するキャパシターの説明図を表す
。

図１０（Ａ）、図１０（Ｂ）において、第１の電極ＭＥ１は大きな寄生容量が接続され
る電極であり、第２の電極ＭＥ２は、寄生容量がより小さい電極である。即ち、第２の電
極ＭＥ２は、第１の電極ＭＥ１に比べて、基板（例えば半導体基板）ＳＵＢからの距離が
遠い位置にある。よって、基板ＳＵＢや、基板上に形成される絶縁膜（フィールド酸化膜
等）ＩＮＳ等に起因する寄生容量（Ｃｐｐａ，Ｃｐｐｂ，Ｃｐｃｃ）の影響を受けにくい
。なお、図１０（Ａ）のＣｘは、正規の容量を示す。

そこで、第１の電極ＭＥ１と第２の電極ＭＥ２とを区別するために、１つのキャパシタ
ーを図１０（Ｂ）のように表記し、図１０（Ｂ）では第１の電極ＭＥ１に接続される端子
Ｙ１の信号が寄生容量Ｃｐｐｎの影響を受けやすいことを表している。

図１１に、第１のＬＰＦ２４０におけるキャパシターの好ましい結線の例を説明するた
めの図を示す。図１１において、図５と同一部分には同一符号を付し、適宜説明を省略す
る。

第１の入力キャパシターＣ１、第２の入力キャパシターＣ２、及び第１の帰還キャパシ
ターＣｒ１の各々には、仮想的に寄生容量Ｃｐ１〜Ｃｐ６が接続される。ここで、第１の
オペアンプＯＰ１の入力ノードであるノードＮ１０の電位は、第１の帰還キャパシターＣ
ｒ１に転送される電荷量に大きく影響するため、回路特性を高精度に実現しようとする場
合、できるだけ寄生容量の影響を受けないようにするのが好ましい。

また、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第２の帰還キ
ャパシターＣｒ２の各々には、仮想的に寄生容量Ｃｐ７〜Ｃｐ１２が接続される。ここで
、第２のオペアンプＯＰ２の入力ノードであるノードＮ１１の電位は、第２の帰還キャパ
シターＣｒ２に転送される電荷量に大きく影響するため、回路特性を高精度に実現しよう
とする場合、できるだけ寄生容量の影響を受けないようにするのが好ましい。

更に、第３の帰還キャパシターＣｒ３及び第４の帰還キャパシターＣｒ４の各々には、
仮想的に寄生容量Ｃｐ１３〜Ｃｐ１６が接続される。ここで、オペアンプＯＰ１の入力ノ
ードであるノードＮ１１及び第２のオペアンプＯＰ２の出力ノードであるノードＮ１２の
電位は、第３の帰還キャパシターＣｒ３及び第４の帰還キャパシターＣｒ４が充放電する
電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合、できるだけ寄
生容量の影響を受けないようにするのが好ましい。

そこで、図１１に示す各キャパシターが、基板に近い位置に設けられる第１の電極ＭＥ
１と、基板から遠い位置に設けられる第２の電極ＭＥ２とを有する場合に、第１の帰還キ
ャパシターＣｒ１と第４の帰還キャパシターＣｒ４の各々の第２の電極ＭＥ２同士が共通
に接続され、第１のオペアンプＯＰ１の入力ノードであるノードＮ１０に接続されること
が好ましい。また、第２の帰還キャパシターＣｒ２と第４の帰還キャパシターＣｒ４の各
々の第１の電極ＭＥ１同士が共通に接続され、第２のオペアンプＯＰ２の出力ノードであ
るノードＮ１１に接続されることが好ましい。

更に、スイッチを介して接続されるキャパシター同士についても、第１フェーズスイッ
チ又は第２フェーズスイッチにより導通状態に設定されたとき、第１の入力キャパシター
Ｃ１、第２の入力キャパシターＣ２、第１の帰還キャパシターＣｒ１、及び第３の帰還キ
ャパシターＣｒ３の各々は、第２の電極ＭＥ２同士が接続されるように方向性を有してい
ることが好ましい。更にまた、第３の入力キャパシターＣ３、第４の入力キャパシターＣ
４、及び第２の帰還キャパシターＣｒ２の各々は、第２の電極ＭＥ２同士が接続されるよ
うに方向性を有していることが好ましい。

こうすることで、第１のオペアンプＯＰ１の入力ノードであるノードＮ１０に接続され
る可能性がある寄生容量Ｃｐ２、Ｃｐ４、Ｃｐ５、Ｃｐ１３、Ｃｐ１５が小さくなり、こ
れらの寄生容量の影響を最小限に抑えて、第１のオペアンプＯＰ１の入力ノードの電位を
高精度に制御できるようになる。また、第２のオペアンプＯＰ２の入力ノードであるノー
ドＮ１１に接続される可能性がある寄生容量Ｃｐ８、Ｃｐ１０、Ｃｐ１１が小さくなり、
これらの寄生容量の影響を最小限に抑えて、第２のオペアンプＯＰ２の入力ノードの電位
を高精度に制御できるようになる。

一方、第１の電極ＭＥ１には、低インピーダンスのノード（例えば、第１のオペアンプ
ＯＰ１及び第２のオペアンプＯＰ２の出力ノード、信号入力ノードＮＤ１等）が接続され
るため、第１の電極ＭＥ１に接続される可能性がある寄生容量Ｃｐ１、Ｃｐ３、Ｃｐ６、
Ｃｐ７、Ｃｐ９、Ｃｐ１２、Ｃｐ１４、Ｃｐ１６は、回路特性に影響を与えず、無視する
ことができるようになる。

３．処理回路
図１２に、図１の処理回路３５０の構成例のブロック図を示す。図１２において、図１
と同一部分には同一符号を付し、適宜説明を省略する。

処理回路３５０は、図１に示す第１のＡＤＣ３５２、第２のＡＤＣ３５４、及び演算処
理回路３６０の他に、第１のバッファーアンプ３７０、第２のバッファーアンプ３７２、
第１のアンチエリアシングフィルター３７４、第２のアンチエリアシングフィルター３７
６、第１の切替スイッチ３９２、第２の切替スイッチ３９４を含む。また、処理回路３５
０は、図１のクロック生成回路３５６として発振器３８０を備え、発振器３８０が、第１
のＡＤＣ３５２及び第２のＡＤＣ３５４のサンプリングクロックを生成する。演算処理回
路３６０は、角度演算処理部３６２と、感度切替部３６４とを含む。

第１のバッファーアンプ３７０は、検出回路２００からの第１の検出信号ＯＵＴ１を増
幅する。第１のアンチエリアシングフィルター３７４は、エリアシングノイズを除去する
ために、第１のバッファーアンプ３７０によって増幅された信号に対して不要な周波数成
分を除去する。第１のＡＤＣ３５２は、第１のアンチエリアシングフィルター３７４によ
って不要な周波数成分を除去された信号に対応したディジタル値を生成する。第１のＡＤ
Ｃ３５２は、例えば逐次比較型のＡ／Ｄ変換器で構成され、発振器３８０からのサンプリ
ングノイズを用いて、アナログ信号をディジタル値に変換する。第１のＡＤＣ３５２によ
って変換されたディジタル値は、第１の切替スイッチ３９２を介して演算処理回路３６０
に供給される。

第２のバッファーアンプ３７２は、検出回路２００からの第２の検出信号ＯＵＴ２を増
幅する。第２のアンチエリアシングフィルター３７６は、エリアシングノイズを除去する
ために、第２のバッファーアンプ３７２によって増幅された信号に対して不要な周波数成
分を除去する。第２のＡＤＣ３５４は、第２のアンチエリアシングフィルター３７６によ
って不要な周波数成分を除去された信号に対応したディジタル値を生成する。第２のＡＤ
Ｃ３５４は、第１のＡＤＣ３５２と同様の構成を有し、第１のＡＤＣ３５２と同一周波数
で同位相のサンプリングクロックを用いて、アナログ信号をディジタル値に変換する。第
２のＡＤＣ３５４によって変換されたディジタル値は、第２の切替スイッチ３９４を介し
て演算処理回路３６０に供給される。

演算処理回路３６０では、角度演算処理部３６２が、第１のＡＤＣ３５２によって変換
されたディジタル値、又は第２のＡＤＣ３５４によって変換されたディジタル値を用いて
角度演算処理を行う。感度切替部３６４は、第１のＡＤＣ３５２によって変換されたディ
ジタル値、第２のＡＤＣ３５４によって変換されたディジタル値又は角度演算処理結果に
基づいて、第１の切替スイッチ３９２及び第２の切替スイッチ３９４の一方を導通状態に
設定し、他方を非導通状態に設定する。例えば、感度切替部３６４は、第１の検出信号Ｏ
ＵＴ１及び第２の検出信号ＯＵＴ２のうち、所望の感度の検出信号を用いて角度演算処理
部３６２により角度演算処理を行わせることができる。

図１３に、図１又は図１２の第１のＡＤＣ３５２の構成例のブロック図を示す。図１３
は、第１のＡＤＣ３５２の構成例について説明するが、第２のＡＤＣ３５４も同様に構成
される。

第１のＡＤＣ３５２は、サンプルホールド回路６００、コンパレーター６０２、逐次比
較レジスター６０４、Ｄ／Ａ変換回路６０６、基準電圧生成回路６０８を含む。サンプル
ホールド回路６００は、発振器３８０からのサンプリングクロックに基づいて、第１のア
ンチエリアシングフィルター３７４で不要な周波数成分が除去された信号をサンプリング
し、該サンプリングクロックに対応した帰還だけホールドする。コンパレーター６０２は
、サンプルホールド回路６００でホールドされた信号と、Ｄ／Ａ変換回路６０６によって
変換されたアナログ値とを比較し、比較結果を逐次比較レジスター６０４に出力する。基
準電圧生成回路６０８で生成された基準電圧はＤ／Ａ変換回路６０６に入力され、Ｄ／Ａ
変換回路６０６はこの基準電圧を用いて、逐次比較レジスター６０４からのディジタル値
に対応したアナログ信号を出力する。

逐次比較レジスター６０４は、スタート信号ＳＴに同期して初期ディジタル値が設定さ
れると、コンパレーター６０２の比較結果に基づいて上位ビットから順番に１ビットずつ
変化させる。これにより、コンパレーター６０２は、Ｄ／Ａ変換回路６０６に入力される
ディジタル値を変化させて該ディジタル値に対応したアナログ信号を基準に、サンプルホ
ールド回路６００でホールドされた信号に対応するディジタル値を検出する。こうして、
コンパレーター６０２によって両者が一致したことが検出されると、逐次比較レジスター
６０４はエンド信号ＥＮＤを出力し、該エンド信号ＥＮＤに対応して出力される逐次比較
レジスター６０４のディジタル値が、第１のＡＤＣ３５２によって変換されたディジタル
値ＤＯＵＴとして取得される。

本実施形態では、第１のＬＰＦ２４０及び第２のＬＰＦ２５０の動作クロックは、第１
のＡＤＣ３５２及び第２のＡＤＣ３５４のサンプリングクロックの４倍以上の周波数を有
する。これにより、第１のＬＰＦ２４０及び第２のＬＰＦ２５０は、ｚ変換して構成され
るため、スイッチングノイズが小さくなる上に、動作クロックの周波数を高く設定し、第
１のＡＤＣ３５２及び第２のＡＤＣ３５４のサンプリングクロックの周波数を低く設定す
ることにより、互いに非同期であってもサンプリングノイズを低くすることができる。

図１４に、上記の伝達関数を求める際に行った双一次変換の説明図を示す。図１４は、
横軸に式（７）のω、縦軸に式（７）のΩをとる。

図１４に示すように、双一次変換では、所定周波数以上では非線形な写像となることが
知られている（例えば、武部、岩田、高橋、国枝：「スイッチトキャパシタ回路」、現代
工学者、昭和６０年を参照のこと）。例えば、図１４では、ω＜π／（８Ｔ）の範囲では
略線形の写像であるが、それ以上の周波数範囲では非線形な写像となる。従って、図１４
に示す線形性のある周波数範囲でスイッチングノイズを小さくし、且つ、その状態で検出
信号を精度良くディジタル値に変換するためには、サンプリング定理を考慮してサンプリ
ングクロックの周波数は、「４Ｔ」であることが望ましい。従って、動作クロックは、サ
ンプリングクロックの４倍以上の周波数に設定する。

例えば、サンプリングクロックの周波数は、発振ループ内の発振信号の分周信号の周波
数と同じであることが望ましい。こうすることで、発振器３８０では、所望のサンプリン
グクロックを容易に生成できるようになる。

更には、サンプリングクロックは、動作クロックと同相であることが望ましい。より具
体的には、周波数の低いサンプリングクロックの立ち上がりエッジ及び立ち下がりエッジ
が、周波数の高い動作クロックの立ち上がりエッジ又は立ち下がりエッジと同じタイミン
グであることが望ましい。こうすることで、スイッチングノイズを小さくし、且つ、サン
プリングノイズを小さくできるセンサー回路１０を提供できるようになる。

３．１処理回路の処理例
次に、演算処理回路３６０の処理例について説明する。演算処理回路３６０は、例えば
中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す）及びメモリーを有
し、該メモリーに格納されたプログラムを読み込んだＣＰＵが、該プログラムに対応した
処理を実行することで、以下の処理をソフトウェア処理により実現できる。

図１５に、図１２の演算処理回路３６０の処理例のフローチャートを示す。例えばＣＰ
Ｕは、メモリーに記憶された図１５に示す処理例に対応したプログラムを読み込み該プロ
グラムに対応した処理を実行することで、図１５に示す処理を行うことができる。この場
合、演算処理回路３６０を構成する各部の機能は、メモリーから読み込んだプログラムを
実行するＣＰＵにより実現される。

まず、演算処理回路３６０は、第１のＡＤＣ３５２を介した第１の検出信号ＯＵＴ１に
対応したディジタル値、又は第２のＡＤＣ３５４を介した第２の検出信号ＯＵＴ２に対応
したディジタル値の有無を監視する（ステップＳ１０）。ステップＳ１０において、いず
れかの検出信号に対応したディジタル値が入力されていないと判断したとき（ステップＳ
１０：Ｎ）、一連の処理を終了する（エンド）。

一方、いずれかの検出信号に対応したディジタル値が入力されていると判断したとき（
ステップＳ１０：Ｙ）、まず、感度切替部３６４において、検出回路２００のゲインが他
方より大きく設定されたＬＰＦ（例えば第２のＬＰＦ２５０）から出力された検出信号を
取得するように第２の切替スイッチ３９４のみを導通状態に設定する（ステップＳ１２）
。そして、演算処理回路３６０は、角度演算処理部３６２において、第２のＡＤＣ３５４
によって変換されたディジタル値を用いて角度演算処理を行う（ステップＳ１４）。

ステップＳ１４では、第２のＡＤＣ３５４によって変換されたディジタル値をＤＡＴＡ
＿Ｂ、第２のＬＰＦ２５０の感度をＳ_Ｂとすると、以下の式に従って角速度ω_Ｔを求めた
後、回転角度を求める。

次に、演算処理回路３６０は、第２のＡＤＣ３５４に変換されたディジタル値に対応し
た振幅の絶対値が所与の閾値以上であるか否かを判別し（ステップＳ１６）、閾値より小
さいと判別されたとき（ステップＳ１６：Ｎ）、ステップＳ１０に戻る。

一方、ステップＳ１６において、閾値以上であると判別されたとき（ステップＳ１６：
Ｙ）、感度切替部３６４において、検出回路２００のゲインが他方より小さく設定された
ＬＰＦ（例えば第１のＬＰＦ２４０）から出力された検出信号を取得するように第１の切
替スイッチ３９２のみを導通状態に設定する（ステップＳ１８）。そして、演算処理回路
３６０は、角度演算処理部３６２において、第１のＡＤＣ３５２によって変換されたディ
ジタル値を用いて角度演算処理を行う（ステップＳ２０）。

ステップＳ２０では、第１のＡＤＣ３５２によって変換されたディジタル値をＤＡＴＡ
＿Ａ、第１のＬＰＦ２４０の感度をＳ_Ａとすると、以下の式に従って角速度ω_Ｔを求めた
後、回転角度を求める。

ステップＳ２０の後、演算処理回路３６０は、ステップＳ１６に戻って処理を継続する
。

図１６に、図１５の処理例の説明図を示す。図１６は、横軸に時間軸、縦軸に振幅をと
り、第１の検出信号ＯＵＴ１、第２の検出信号ＯＵＴ２、及び図１５の処理例に従って処
理された結果として得られた角速度演算処理結果を模式的に表す。

例えば、第２の検出信号ＯＵＴ２が第２のＬＰＦ２５０の電源電圧以上となり、それ以
上の振幅がクリッピングされるものとする。このとき、演算処理回路３６０では、所定の
閾値までは、感度の高い第２の検出信号ＯＵＴ２を用いて角速度を求め（Ｑ１０）、閾値
以上となると、感度の低い第１の検出信号ＯＵＴ１を用いて角速度を求める（Ｑ１１）。
そして、再び振幅の絶対値が閾値より小さくなったときに、演算処理回路３６０では、所
定の閾値までは、感度の高い第２の検出信号ＯＵＴ２を用いて角速度を求める（Ｑ１０）
。こうして、感度を切り替えて角速度を求めることで、検出精度を向上させることが可能
となる。これにより、高感度で、振幅の大きい検出信号に対して、高精度な処理を実現で
きるようになる。しかも、感度が異なる検出信号に対して、付加回路を設ける必要がなく
なり、低コスト化も実現できるようになる。

４．電子機器
本実施形態における測定システム３００は、電子機器に搭載することができる。

図１７に、本実施形態における測定システム３００が適用された電子機器のハードウェ
ア構成例のブロック図を示す。図１７において、図１と同一部分には同一符号を付し、適
宜説明を省略する。

電子機器４００は、センサー回路１０と、表示部５５０と、クロック生成回路５１０と
、ＣＰＵ等の処理部５２０と、メモリー５３０と、操作部５４０とを有する。電子機器４
００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。図１の処理回路
３５０を構成する各部は、Ａ／Ｄ変換回路４１０又は処理部５２０に含まれる。なお、Ａ
／Ｄ変換回路４１０は、処理部５２０に内蔵されていてもよい。

例えば、処理部５２０は、メモリー５３０から読み込んだプログラムに従って処理を実
行し、上記したように、センサー回路１０で検出された検出信号の振幅又は感度に応じて
Ａ／Ｄ変換回路４１０で変換されたディジタル値を用いて積分を行うことで角速度及び回
転角度を算出し、該角速度又は回転角度に対応した処理を実行する。

以上、本発明に係る物理量測定装置及び電子機器を上記の実施形態に基づいて説明した
が、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲にお
いて種々の態様において実施することが可能であり、例えば次のような変形も可能である
。

（１）例えば、スイッチの種類を入れ替えたり、素子の配置を若干、変更したりすると
いった回路構成の微調整は、適宜、なし得る。スイッチとして、ＭＯＳトランジスタース
イッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。従
って、このような変形例は、すべて本発明に含まれるものとする。

（２）上記の実施形態では、第１の入力キャパシター回路２４３及び第２の入力キャパ
シター回路２４５の各々は、２つの入力キャパシターを含む例について説明したが、本発
明はこれに限定されるものではない。例えば、第１の入力キャパシター回路２４３及び第
２の入力キャパシター回路２４５の各々は、３以上のキャパシターを備えたＳＣ回路を採
用してもよい。

（３）上記の実施形態では、第１のＡＤＣ３５２及び第２のＡＤＣ３５４の各々が逐次
比較型のＡ／Ｄ変換回路である例について説明したが、本発明はこれに限定されるもので
はなく、Ａ／Ｄ変換回路の構成に限定されない。サンプリングクロックで検出信号又は該
検出信号に対応した信号をサンプリングするものに本発明を適用できる。

１０…センサー回路、２０…振動片、２２ａ，２２ｂ…駆動電極、
２４ａ，２４ｂ，２６ａ，２６ｂ…検出電極、１００…駆動回路、
１１０…電流電圧変換器、１２０…ＡＧＣ回路、１３０，２１８…ＢＰＦ、
１４０…ＧＣＡ、１５０…２値化回路、２００…検出回路、
２１０…交流増幅回路、２１２…第１の電流電圧変換器、
２１４…第２の電流電圧変換器、２１６…交流増幅器、２２０…同期検波回路、
２３０…直流増幅器、２４０…第１のＬＰＦ、２４２…第１の積分器、
２４３…第１の入力キャパシター回路、２４４…第２の積分器、
２４５…第２の入力キャパシター回路、２４６…帰還キャパシター回路、
２５０…第２のＬＰＦ、３５０…処理回路、３５２…第１のＡＤＣ、
３５４…第２のＡＤＣ、３６０…演算処理回路、３６２…角度演算処理部、
３６４…感度切替部、３７０…第１のバッファーアンプ、
３７２…第２のバッファーアンプ、３７４…第１のアンチエリアシングフィルター、
３７６…第２のアンチエリアシングフィルター、３８０…発振器、
３９２…第１の切替スイッチ、３９４…第２の切替スイッチ、４００…電子機器、
４１０…Ａ／Ｄ変換回路、５１０…クロック生成回路、５２０…処理部、
５３０…メモリー、５４０…操作部、５５０…表示部、
Ｃ１…第１の入力キャパシター、Ｃ２…第２の入力キャパシター、
Ｃ３…第３の入力キャパシター、Ｃ４…第４の入力キャパシター、
ＣＬＫ１…第１のクロック、ＣＬＫ２…第２のクロック、
Ｃｐ１〜Ｃｐ１６…寄生容量、Ｃｒ１…第１の帰還キャパシター、
Ｃｒ２…第２の帰還キャパシター、Ｃｒ３…第３の帰還キャパシター、
Ｃｒ４…第４の帰還キャパシター、ＩＮＳ…絶縁膜、ＭＥ１…第１の電極、
ＭＥ２…第２の電極、ＯＰ１…第１のオペアンプ、ＯＰ２…第２のオペアンプ、
ＯＵＴ１…第１の検出信号、ＯＵＴ２…第２の検出信号、ＳＵＢ…基板、
ＳＷ１〜ＳＷ１８…第１のスイッチ〜第１８のスイッチ

Claims

振動子と、
前記振動子と発振ループを形成し、該振動子に駆動振動を励振する駆動回路と、
前記振動子に励振される駆動振動及び測定すべき物理量に応じて第１の検出信号及び第
２の検出信号を出力する検出回路とを含み、
前記検出回路は、
前記駆動振動及び前記物理量に応じて前記第１の検出信号を出力する第１の低域通過型
フィルターと、
前記第１の低域通過型フィルターのゲインと異なるゲインを有し、前記駆動振動及び前
記物理量に応じて前記第２の検出信号を出力する第２の低域通過型フィルターとを含み、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、
スイッチトキャパシターフィルター回路により構成され、
前記スイッチトキャパシターフィルター回路は、
前記第１の検出信号及び前記第２の検出信号に対して行うＡ／Ｄ変換処理のサンプリン
グクロックの４倍以上の周波数の動作クロックにより、スイッチ制御されることを特徴と
する物理量測定装置。
請求項１において、
前記動作クロックの周波数は、前記発振ループ内の発振信号の発振周波数と同じである
ことを特徴とする物理量測定装置。
請求項１又は２において、
前記サンプリングクロックの周波数は、前記発振ループ内の発振信号の分周信号の周波
数と同じであることを特徴とする物理量測定装置。
請求項１乃至３のいずれかにおいて、
前記サンプリングクロックは、
前記動作クロックと同相であることを特徴とする物理量測定装置。
請求項１乃至４のいずれかにおいて、
前記検出回路は、
前記駆動振動及び前記物理量に対応した信号を増幅する増幅回路と、
前記発振ループ内の発振信号に同期して前記増幅回路の増幅信号を検波する同期検波回
路と、
前記同期検波回路の出力インピーダンスを変換するインピーダンス変換回路とを含み、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々には、
前記インピーダンス変換回路の出力信号が供給されることを特徴とする物理量測定装置
。
請求項５において、
前記駆動回路が、
前記検出回路に対して、前記発振ループ内の発振信号を２値化した参照信号を出力し、
前記同期検波回路が、
前記参照信号に同期して、前記駆動振動及び前記物理量に対応した信号を検波すること
を特徴とする物理量測定装置。
請求項５又は６において、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、
第１のオペアンプを有するスイッチトキャパシター回路で構成された第１の積分器と、
第２のオペアンプを有するスイッチトキャパシター回路で構成され、前記第１の積分器
の出力に接続される第２の積分器と、
前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入される第３
の帰還キャパシターを有する帰還キャパシター回路と、
前記帰還キャパシター回路と並列に接続される第４の帰還キャパシターとを含み、
前記第１の積分器は、
前記インピーダンス変換回路の出力と前記第１のオペアンプの仮想接地端との間に接続
される第１の入力キャパシター回路と、
前記第１のオペアンプの出力と前記第１のオペアンプの仮想接地端との間に接続される
第１の帰還キャパシターとを含み、前記インピーダンス変換回路の出力と前記第１のオペ
アンプの仮想接地端との間の電圧差と、前記第１の積分器の複数のキャパシターにより蓄
積された電荷の一部を前記第１のオペアンプの仮想接地端にスイッチを介して入力し、前
記第１の帰還キャパシターによって前記第１のオペアンプの出力電位を変化させ、
前記第２の積分器は、
前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地端との間に接続される
第２の入力キャパシター回路と、
前記第２のオペアンプの出力と前記第２のオペアンプの仮想接地端との間に接続される
第２の帰還キャパシターとを含み、前記第１のオペアンプの出力と前記第２のオペアンプ
の仮想接地端との間の電圧差と、前記第２の積分器の複数のキャパシターにより蓄積され
た電荷の一部を前記第２のオペアンプの仮想接地端にスイッチを介して入力し、前記第２
の帰還キャパシターによって前記第２のオペアンプの出力電位を変化させることを特徴と
する物理量測定装置。
請求項５又は６において、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、
第１の入力キャパシターと、前記第１の入力キャパシターと同じ容量値に設定される第
２の入力キャパシターとを有し、前記インピーダンス変換回路の出力信号が供給される第
１の入力キャパシター回路と、
前記第１の入力キャパシター回路に充電された電荷量に対応した信号を増幅する第１の
オペアンプと、
前記第１のオペアンプの仮想接地端と出力との間に挿入された第１の帰還キャパシター
とを含む第１の積分器と、
第３の入力キャパシターと、前記第３の入力キャパシターと同じ容量値に設定される第
４の入力キャパシターとを有し、前記第１のオペアンプの出力に接続される第２の入力キ
ャパシター回路と、
前記第２の入力キャパシター回路に充電された電荷量に対応した信号を増幅する第２の
オペアンプと、
前記第２のオペアンプの仮想接地端と出力との間に挿入された第２の帰還キャパシター
とを含む第２の積分器と、
前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入可能に構成
される第３の帰還キャパシターを有する帰還キャパシター回路と、
前記帰還キャパシター回路と並列に接続される第４の帰還キャパシターとを含み、
前記第１の入力キャパシター回路は、
第１のクロックに同期して、前記第１のクロックと逆相の第２のクロックに同期して前
記第２の入力キャパシターに充電された電荷を前記第１の入力キャパシターに転送し、前
記第２のクロックに同期して、前記第１の入力キャパシターに充電された電荷を前記第１
の帰還キャパシターに転送し、
前記第２の入力キャパシター回路は、
前記第２のクロックに同期して、前記第１のクロックに同期して第４の入力キャパシタ
ーに充電された電荷を前記第３の入力キャパシターに転送し、前記第１のクロックに同期
して、前記第３の入力キャパシターに充電された電荷を前記第２の帰還キャパシターに転
送し、
前記帰還キャパシター回路は、
前記第１のクロックに同期して前記第２の積分器の出力と前記第１のオペアンプの仮想
接地端との間に挿入され、前記第２のクロックに同期して前記第３の帰還キャパシターに
充電された電荷を放電することを特徴とする物理量測定装置。
請求項８において、
前記第１の入力キャパシター回路は、
前記インピーダンス変換回路の出力信号が供給される信号入力ノードと前記第１の入力
キャパシターの一端との間に挿入される第１のスイッチと、
前記第１の入力キャパシターの一端と基準電位との間に挿入される第２のスイッチと、
前記信号入力ノードと前記第２の入力キャパシターの一端との間に挿入される第３のス
イッチと、
前記第２の入力キャパシターの一端と基準電位との間に挿入される第４のスイッチと、
前記第２の入力キャパシターの他端と基準電位との間に挿入される第５のスイッチと、
前記第２の入力キャパシターの他端と前記第１の入力キャパシターの他端との間に挿入
される第６のスイッチと、
前記第１の入力キャパシターの他端と前記第１のオペアンプの仮想接地端との間に挿入
される第７のスイッチとを有し、
前記第２の入力キャパシター回路は、
前記第１のオペアンプの出力が供給される接続ノードと前記第３の入力キャパシターの
一端との間に挿入される第８のスイッチと、
前記第３の入力キャパシターの一端と基準電位との間に挿入される第９のスイッチと、
前記接続ノードと前記第４の入力キャパシターの一端との間に挿入される第１０のスイ
ッチと、
前記第４の入力キャパシターの一端と基準電位との間に挿入される第１１のスイッチと
、
前記第４の入力キャパシターの他端と基準電位との間に挿入される第１２のスイッチと
、
前記第４の入力キャパシターの他端と前記第３の入力キャパシターの他端との間に挿入
される第１３のスイッチと、
前記第３の入力キャパシターの他端と前記第２のオペアンプの仮想接地端との間に挿入
される第１４のスイッチとを有し、
前記帰還キャパシター回路は、
前記第１のオペアンプの仮想接地端と前記第３の帰還キャパシターの一端との間に挿入
される第１５のスイッチと、
前記第３の帰還キャパシターの一端と基準電位との間に挿入される第１６のスイッチと
、
前記第３の帰還キャパシターの他端と基準電位との間に挿入される第１７のスイッチと
、
前記第３の帰還キャパシターの他端と前記第２のオペアンプの出力との間に挿入される
第１８のスイッチとを有することを特徴とする検出装置。
請求項９において、
前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ、前記第９のスイッチ
、前記第１０のスイッチ、前記第１２のスイッチ、前記第１４のスイッチ、前記第１５の
スイッチ、及び前記第１８のスイッチの各々は、前記第１のクロックによってスイッチ制
御され、
前記第２のスイッチ、前記第３のスイッチ、前記第５のスイッチ、前記第７のスイッチ
、前記第８のスイッチ、前記第１１のスイッチ、前記第１３のスイッチ、前記第１６のス
イッチ、及び前記第１７のスイッチの各々は、前記第２のクロックによってスイッチ制御
されることを特徴とする物理量測定装置。
請求項８乃至１０のいずれかにおいて、
前記第１の低域通過型フィルターにおける前記第１のクロック及び前記第２のクロック
の各々は、前記第２の低域通過型フィルターにおける前記第１のクロック及び前記第２の
クロックの各々と同相で、且つ、同一周波数であることを特徴とする物理量測定装置。
請求項１乃至１１のいずれかにおいて、
前記物理量は、角速度であることを特徴とする物理量測定装置。
請求項１乃至１２のいずれか記載の物理量測定装置を含むことを特徴とする電子機器。
請求項１乃至１３のいずれか記載の物理量測定装置と、
前記第１の検出信号に対してＡ／Ｄ変換を行う第１のＡ／Ｄ変換回路と、
前記第２の検出信号に対してＡ／Ｄ変換を行う第２のＡ／Ｄ変換回路とを含み、
前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路の各々は、
前記サンプリングクロックを用いてＡ／Ｄ変換処理を行うことを特徴とする電子機器。
請求項１４において、
前記第１のＡ／Ｄ変換回路の出力と前記第２のＡ／Ｄ変換回路の出力とに基づいて、前
記物理量を求める演算処理部を含むことを特徴とする電子機器。