JP6174668B2 - 半導体装置 - Google Patents

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Description

本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する
半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジ
スタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。
チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製し、表示装置に応用
する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛(ZnO)を用いる
トランジスタや、InGaO(ZnO)を用いるトランジスタが挙げられる。これら
の酸化物半導体膜を用いたトランジスタを、透光性を有する基板上に形成し、画像表示装
置のスイッチング素子などに用いる技術が特許文献1及び特許文献2で開示されている。
半導体層としてIn、Ga、及びZnを含む酸化物半導体膜を用い、半導体層とソース電
極層及びドレイン電極層との間に金属酸化物でなるバッファ層が設けられた逆スタガ型(
ボトムゲート構造)のトランジスタが特許文献3に開示されている。このトランジスタは
、ソース電極層及びドレイン電極層と半導体層との間に、バッファ層として金属酸化物層
を意図的に設けることによってオーミック性のコンタクトを形成している。
特開2007−123861号公報 特開2007−96055号公報 特開2010−056539号公報
ところで表示装置には各種の方式があり、液晶表示装置ではブルー相液晶が注目されてい
る。また、電子ペーパーと呼ばれる表示装置では、コントラストを電気的に可変可能な媒
体(電子インクなどとも呼ばれている)が用いられている。さらに、エレクトロルミネセ
ンス材料を用いた自発光方式の表示装置も実用化が進展している。このような、新しい表
示方式に対応するために、表示装置に用いられるトランジスタは、より高耐圧なものが求
められている。
本発明の一形態は、上記課題に鑑み、新規な構造の半導体装置あるいはその作製方法を
提供することを課題とする。例えば、高電圧若しくは大電流で駆動されるトランジスタの
信頼性向上を図ることを課題とする。
本発明の一態様は、チャネル形成領域を形成する半導体層とソース電極層及びドレイン電
極層との間にバッファ層が設けられたトランジスタを有する半導体装置である。バッファ
層は、チャネル形成領域を形成する半導体層との接触抵抗を大きくするために、チャネル
形成領域を形成する半導体層とソース電極層及びドレイン電極層との間にあって、特にド
レイン端近傍の電界を緩和して、トランジスタの耐圧を向上させるように設けられる。
当該半導体層は、シリコン半導体よりもバンドギャップの大きいワイドギャップ半導体材
料が適用される。当該ワイドギャップ半導体材料として、金属酸化物でなる酸化物半導体
材料が用いられる。酸化物半導体材料として好適なものは、酸化亜鉛を含む酸化物半導体
材料であり、例えば、酸化亜鉛に加えて、ガリウム、インジウム若しくはスズなどの酸化
物を含む酸化物半導体材料が適用される。
チャネル形成領域を形成するための酸化物半導体層は、高純度化された真性若しくは実質
的に真性型の酸化物半導体層とすることが好ましい。酸化物半導体に含まれる水素はキャ
リア濃度を増加させる要因となり得るので、これを5×1019cm−3以下、好ましく
は5×1018cm−3以下とすることが好ましい。
また、リチウム、ナトリウム、カリウム等のアルカリ金属あるいはアルカリ土類金属も酸
化物半導体においては好ましくない元素であるので可能な限り含まれないようにすること
が好ましい。特にアルカリ金属のうち、ナトリウムは酸化物半導体において、金属元素と
酸素の結合を分断し、あるいは結合中に割り込むことで欠陥を生成し、トランジスタ特性
の劣化(例えば、ノーマリオン化(しきい値の負へのシフト)、移動度の低下等)の要因
となるためこれを低減することが好ましい。
このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著とな
る。したがって、酸化物半導体中の水素の濃度が5×1019cm−3以下、特に5×1
18cm−3以下である場合には、アルカリ金属の濃度を十分に低くすることが強く求
められる。例えば、酸化物半導体層におけるナトリウムの濃度は、5×1016cm−3
以下、好ましくは1×1016cm−3以下、さらに好ましくは1×1015cm−3
下とするとよい。同じく、リチウムの濃度は5×1015cm−3以下、好ましくは1×
1015cm−3以下、カリウムの濃度は5×1015cm−3以下、好ましくは1×1
15cm−3以下とするとよい。
高純度化された酸化物半導体層の抵抗は非常に高いものとなる。このような状況において
耐圧不良が生ずるとすると、(1)ソース電極層及びドレイン電極層と酸化物半導体層と
の接触界面で起こると予想される前記電極層の酸化反応でドレインが実質的に失われてし
まうことが考えられる。また、(2)バックチャネル側(酸化物半導体層において、ゲー
ト絶縁層とは反対側の面)のチャネルエッチ部に水素、水酸基(OH)、水分(HO)
が残存すると、この領域がn型化することで寄生チャネルが出来てしまい、この寄生チャ
ネルが耐圧不良を引き起こす要因となる。
よって、上記(1)に対しては、酸化物半導体層とソース電極層及びドレイン電極層とは
n型若しくはn型のバッファ層を間に介して電気的に接続させることが好ましい態様と
なる。また、上記(2)に対しては、ソース電極層及びドレイン電極層と酸化物半導体層
との間に設けるバッファ層で電界を緩和する構造とすることで、その対策がなされるよう
にする。例えば、バッファ層は、ソース電極層及びドレイン電極層と重なる領域から、チ
ャネル形成領域に向けてひさし部が形成されるように、チャネル形成領域の側に向けて延
在した形状とすることが好ましい。このようにひさし部が設けられることによって、ドレ
イン電極層の端部で電界が集中するのを防ぐことができ、電界緩和の効果を高めることが
できる。
バッファ層は、チャネル形成領域と同様に酸化物材料を用いることが好ましい。酸化物材
料同士を用いることでチャネル形成領域を形成する半導体層とバッファ層を積層させた構
造としても、酸素のクロスコンタミネーションを防ぐことができる。また、酸化物半導体
層とソース電極層及びドレイン電極層とが直接接触しない構造とすることで、酸化物半導
体層から酸素が引き抜かれるような酸化反応を防止できる。バッファ層を形成する材料と
しては、インジウムの酸化物、亜鉛の酸化物、スズの酸化物又はこれらのいずれか二種以
上を組み合わせた導電性の酸化物材料を用いることができる。
バッファ層は、チャネル形成領域を形成する酸化物半導体層よりも抵抗率を低くすること
が好ましい。このバッファ層はトランジスタの高耐圧化を図るために設けられるものであ
り、そのためバッファ層の抵抗率は、具体的には1Ωcm以上とすることが好ましい。バ
ッファ層は、n層とも呼べ、シリコンを用いたトランジスタにおけるLDD領域の一つ
であるn層に相当する機能を持たせるものであり、酸化物半導体層との接触抵抗を大き
くするために設けられる。本明細書では、抵抗率が1Ωcm以上の導電性の酸化物材料を
バッファ層、即ちn層と呼び、その抵抗率は、上記の導電性の酸化物材料に絶縁材料を
混合させることによりに調整することができる。導電性の酸化物材料に混合する絶縁材料
としては酸化物絶縁材料が好ましく、例えば酸化シリコンなどは素材として安定な物質で
あり好ましいものとなる。
バッファ層は、チャネル形成領域を形成する半導体層と積層される構造を有するので、バ
ッファ層の厚さを調整することによっても、この領域の抵抗値を調整することができる。
バッファ層は、単層又は複数の層を積層して構成される。バッファ層を複数の層で構成す
る場合には、チャネル形成領域が形成される半導体層側から、段階的に若しくは連続的に
抵抗率が低くなるようにすることが好ましい。このような積層バッファ層の構成は、電界
の集中を緩和してトランジスタの耐圧を高めるように作用する。
本発明の一態様によれば、チャネル形成領域を形成する半導体層とソース電極層及びドレ
イン電極層との間にバッファ層を設けることで、当該バッファ層が電界の集中を緩和して
、トランジスタの耐圧を高めることができる。
チャネル形成領域を形成する半導体層とバッファ層の双方を酸化物材料で構成することで
、酸素のクロスコンタミネーションを防ぐことができ、トランジスタの動作の安定化、す
なわちトランジスタの信頼性を高めることができる。
バッファ層を複数の層でなる積層バッファ層とすることで、チャネル形成領域とドレイン
電極層及びソース電極層との間における電界の集中を緩和してトランジスタの耐圧を高め
ることができる。
本発明の一態様を示す断面図及び上面図。 本発明の一態様を示す断面図。 バッファ層の端部周辺を拡大した模式図。 等電位線分図。 ドレイン端(point A)における電界強度とドレイン電圧との関係をしめすグラフ。
以下では、本発明の実施の形態及び実施例について図面を用いて詳細に説明する。ただし
、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当
業者であれば容易に理解される。また、本発明は以下に示す実施の形態及び実施例の記載
内容に限定して解釈されるものではない。
(実施の形態1)
本実施の形態では、トランジスタ及びその作製工程について、図1及び図2を用いて説明
する。
図1(B)は上面図であり、図1(A)は図1(B)における鎖線A−Bで切断した断面
図である。
図1(A)及び図1(B)において、絶縁表面を有する基板100上に、ゲート電極層1
01、ゲート絶縁層102、酸化物半導体層103、バッファ層107a、107b、ソ
ース電極層又はドレイン電極層105a、105bを含むトランジスタ172が設けられ
ている。
バッファ層107a、107b、は、酸化物半導体層103とソース電極層の間に生じる
恐れのある電界集中や、酸化物半導体層103とドレイン電極層の間に生じる恐れのある
電界集中を緩和し、スイッチング特性の劣化を抑えることができる。
また、図2は、バッファ層を積層とした他の例を示す断面図であり、図2において、絶縁
表面を有する基板100上に、ゲート電極層101、ゲート絶縁層102、酸化物半導体
層103、第1のバッファ層106a、106b、第2のバッファ層104a、104b
、ソース電極層又はドレイン電極層105a、105bを含むトランジスタ173が設け
られている。なお、図2において、図1(A)と同じ箇所には同じ符号を用いる。
第1のバッファ層106a、106b、及び第2のバッファ層104a、104bは、積
層バッファ層として機能し、酸化物半導体層103とソース電極層の間に生じる恐れのあ
る電界集中や、酸化物半導体層103とドレイン電極層の間に生じる恐れのある電界集中
を緩和し、スイッチング特性の劣化を抑えることができる。
バッファ層107a、107b、第1のバッファ層106a、106b、及び第2のバッ
ファ層104a、104bの材料としては、In−Sn−O系、In−Sn−Zn−O系
、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−
Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O
系、Sn−O系、Zn−O系の金属酸化物を適用することができ、その膜厚は100nm
以上、具体的には、100nm以上1×10nm以下の範囲内で適宜選択する。
それぞれ1重量%、3重量%、5重量%、15重量%、20重量%のSiOを含むIn
−Sn−O系ターゲットを用いて成膜を行い、抵抗率を測定した結果を表1に示す。なお
、成膜条件は、直径8インチのターゲットを用い、圧力0.4Pa、アルゴンガス流量5
0sccm、酸素ガス流量2sccm、電力1kWとした。
Figure 0006174668
図1の構造においては、SiOを1重量%以上20重量%以下含むIn−Sn−O系タ
ーゲットを用いて成膜を行いバッファ層107a、107bを形成する。従って、バッフ
ァ層107a、107bに含有するSiOを1重量%以上20重量%以下に適宜調節す
ることによって、バッファ層107a、107bの抵抗率を800μΩcm以上1210
5300μΩcm以下とすることができる。また、図2の構造においては、第1のバッフ
ァ層の抵抗率よりも第2のバッファ層の抵抗率を小さくし、例えば、スパッタ法を用いて
、SiOを15重量%以上20重量%以下含むIn−Sn−O系ターゲットを用いて成
膜を行い第1のバッファ層106a、106bを形成し、SiOを1重量%以上15重
量%未満含むIn−Sn−O系ターゲットを用いて成膜を行い第2のバッファ層104a
、104bを形成する。
本実施の形態のバッファ層を有するトランジスタは、オフ電流が少なく、そのようなトラ
ンジスタを含む半導体装置は高い電気特性及び高信頼性を付与することができる。
図1(A)、図1(B)、及び図2のトランジスタ172、173の作製方法の一例を以
下に説明する。
まず、基板100上にゲート電極層101、ゲート絶縁層102、及び酸化物半導体層1
03を形成する。基板100は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス
、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無
アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有
するプラスチック基板等を用いることができる。
また基板100上に下地膜として絶縁膜を形成してもよい。下地膜としては、CVD法や
スパッタ法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素
膜の単層、又は積層で形成すればよい。
ゲート電極層101は、チタン、モリブデン、クロム、タンタル、タングステン、アルミ
ニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極層101は、ス
パッタ法や真空蒸着法で基板100上に導電膜を形成し、当該導電膜上にフォトリソグラ
フィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエ
ッチングすることで、形成することができる。
また、ゲート電極層101を積層構造とし、その一層として、In−Sn−O系、In−
Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Z
n−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn
−O系、In−O系、Sn−O系、Zn−O系の金属酸化物を用いてもよい。ゲート電極
層101を積層構造とし、その一層として特に仕事関数の大きな材料であるインジウム、
ガリウム、及び亜鉛を含む酸窒化物膜(IGZON膜とも呼ぶ)を用いることが好ましい
。インジウム、ガリウム、及び亜鉛を含む酸窒化物膜は、アルゴン及び窒素の混合ガス雰
囲気下で成膜することにより得られる。
ゲート絶縁層102は、CVD法やスパッタ法等を用いて、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸
化ハフニウム、酸化イットリウム等を単層でまたは積層して形成することができる。
酸化物半導体層103は、スパッタ法等を用いて、少なくとも亜鉛を含む金属酸化物ター
ゲットを用い、得られる膜厚を5nm以上50μm以下とする。金属酸化物ターゲットの
代表例としては、四元系金属酸化物であるIn−Sn−Ga−Zn−O系金属酸化物や、
三元系金属酸化物であるIn−Ga−Zn−O系金属酸化物、In−Sn−Zn−O系金
属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属酸化物、A
l−Ga−Zn−O系金属酸化物、Sn−Al−Zn−O系金属酸化物や、二元系金属酸
化物であるIn−Zn−O系金属酸化物、Sn−Zn−O系金属酸化物などのターゲット
を用いることができる。
金属酸化物ターゲットの一例としては、In、Ga、及びZnを含む金属酸化物ターゲッ
トは、In:Ga:ZnO=1:1:1[mol数比]の組成比としたもの
を用いる。また、In:Ga:ZnO=1:1:2[mol数比]の組成比
を有するターゲット、またはIn:Ga:ZnO=1:1:4[mol数比
]の組成比を有するターゲット、In:Ga:ZnO=2:1:8[mol
数比]の組成比を有するターゲットを用いることもできる。In、Ga、及びZnを含む
金属酸化物ターゲットを用いたスパッタ法で得られる酸化物半導体は、In−Ga−Zn
−Oで表記され、その酸化物半導体材料は、InGaO(ZnO)(m>0、且つm
は自然数でない)であり、mが自然数でないことは、ICP−MS分析や、RBS分析を
用いて確認することができる。
また、酸化物半導体層103の形成時に、スパッタリング装置の処理室の圧力を0.4P
a以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入
を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、
水、水酸基、または水素化物として含まれる場合もある。
また、酸化物半導体層103の形成時に、ターゲットの間の距離(T−S間距離)を40
mm以上300mm以下(好ましくは60mm以上)とする。
また、スパッタリング法による酸化物半導体層103の形成時において、被成膜面の温度
は250℃以上好ましくは基板の熱処理上限温度以下とする。250℃は、水、水素など
の不純物の被成膜物中への混入を防ぎ、チャンバー内の気相へ不純物を放出する温度であ
る。また、スパッタリング法による成膜時における被成膜面の温度の上限は、基板の熱処
理上限温度、或いは被成膜物の上限温度(その温度を超えると大きく成膜中の成分が変化
する温度)とする。
また、酸化物半導体層103の形成時に、スパッタリング装置の処理室のリークレートを
1×10−10Pa・m/秒以下とすることで、スパッタリング法による成膜途中にお
ける酸化物半導体層103中への、アルカリ金属、水素化物等の不純物の混入を低減する
ことができる。また、排気系として吸着型の真空ポンプ(例えばクライオポンプなど)を
用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素
化物等の不純物の逆流を低減することができる。
ゲート絶縁層102、及び酸化物半導体層103は大気に曝さずに連続的に形成すること
が好ましい。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染さ
れることなく各積層界面を形成することができる。
酸化物半導体層103の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気
下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以
下、好ましくは露点−60℃以下)など)で加熱処理(温度範囲200℃以上700℃以
下)を行ってもよい。この加熱処理は、酸化物半導体層中からH、OHなどを脱離させる
脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で切り替え酸
素を含む雰囲気下とする加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、
加酸化処理とも呼べる。
次いで、酸化物半導体層103上に接してバッファ層107a、107bを形成する。バ
ッファ層も大気に曝さずに酸化物半導体層103の形成後に連続的に形成することが好ま
しい。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染されるこ
となく各積層界面を形成することができる。
バッファ層107a、107bは、酸素のみ、アルゴンのみ、又はアルゴン及び酸素の混
合雰囲気下でスパッタ法によりSiOを1重量%以上20重量%以下含むIn−Sn−
O系ターゲットを用い、膜厚100nm以上10000nm以下の成膜を行う。なお、得
られたバッファ層107a、107bの抵抗率は、チャネル形成領域を形成する酸化物半
導体層103よりも低く、後に形成されるソース電極層またはドレイン電極層よりも高い
また、バッファ層を積層する場合には、図2に示すように第1のバッファ層106a、1
06b上に接して第2のバッファ層104a、104bを形成する。なお、得られた第2
のバッファ層104a、104bの抵抗率は、第1のバッファ層106a、106bより
も低く、後に形成されるソース電極層またはドレイン電極層よりも高い。勿論、第1のバ
ッファ層106a、106bの抵抗率は、チャネル形成領域を形成する酸化物半導体層1
03よりも低い。
次いで、バッファ層上に金属導電膜を形成する。
ソース電極層またはドレイン電極層105a、105bとなる金属導電膜の材料としては
、Al、Cu、Cr、Ta、Ti、Mo、Wなどの金属材料、または該金属材料を成分と
する合金材料で形成する。また、Al、Cuなどの金属層の下側もしくは上側の一方また
は双方にCr、Ta、Ti、Mo、Wなどの高融点金属層を積層させた構成としても良い
例えば、金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチ
タン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アル
ミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。また、金
属導電膜としてアルミニウム層とタングステン層を積層した二層の積層構造、銅層とタン
グステン層を積層した二層の積層構造、アルミニウム層とモリブデン層を積層した二層の
積層構造とすることもできる。勿論、金属導電膜として単層、または4層以上の積層構造
としてもよい。
次いで、金属導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、選択的
にエッチングを行ってソース電極層またはドレイン電極層105a、105bを形成した
後、続いてバッファ層を選択的にエッチングして酸化物半導体層103の一部を露出させ
、レジストマスクを除去する。なお、このフォトリソグラフィ工程では、酸化物半導体層
103は一部がエッチングされ、溝部(凹部)を有する酸化物半導体層となる。
また、電界集中の緩和を効果的に行わせるために、図3(A)に示すようにバッファ層1
07a、107bの端部が、ソース電極層またはドレイン電極層105a、105bの側
面から突出しており、バッファ層の上面の一部も露出している形状とすることが好ましい
。なお、バッファ層の端部がソース電極層またはドレイン電極層の側面から突出している
とは、ソース電極層またはドレイン電極層の下端部の端面と、酸化物半導体からなるチャ
ネル形成領域の間にバッファ層の端部が存在していることを示す。図3(A)は、図1(
A)のバッファ層107a、107bの端部周辺を拡大した模式図である。図3(A)に
示すように、酸化物半導体層103の一部を露呈させるフォトリソグラフィ工程でバッフ
ァ層の側面をテーパ形状(ひさし形状とも呼ぶ)とし、そのテーパ部分(ひさし部とも呼
ぶ)が電界集中緩和領域として機能するようにしてもよい。なお、バッファ層107a、
107bは、端部の先端に近づくにつれて膜厚が薄くなり高抵抗となる。
また、図3(A)に示すテーパ形状に限定されず、バッファ層の材料やエッチング条件に
よってバッファ層の端部は、様々な断面形状となることがある。図3(A)と異なる例の
拡大図を図3(B)に示す。電界集中緩和領域のチャネル長方向の長さ(Ls)は、ソー
ス電極層またはドレイン電極層105a、105bの下端部からバッファ層107a、1
07bの下端部までの水平距離とする。
また、図2と異なる例の拡大図を図3(C)に示す。図3(C)では、第1のバッファ層
106a、106bの上端部と第2のバッファ層104a、104bの下端部の端面の位
置が一致しておらず、第1のバッファ層106a、106bの上面の一部が露出している
例を示している。電界集中緩和領域のチャネル長方向の長さ(Ls)は、ソース電極層ま
たはドレイン電極層105a、105bの下端部から第1のバッファ層106a、106
bの下端部までの水平距離とする。
電界集中緩和領域であるテーパ部分の抵抗率は、その領域の厚さ、チャネル長方向の長さ
(Ls)にもよるが、実施者が適宜、バッファ層の材料の選択及び膜厚の設定、テーパ部
分のサイズ設計などを行うことによって所望の抵抗率に調節すればよい。少なくともバッ
ファ層のテーパ部分の抵抗率は、酸化物半導体層103のチャネル形成領域よりも低い値
とする。
次いで、酸化物半導体層103を保護するため、酸化物半導体層103の露出部を覆うよ
うに、保護絶縁層109を形成する。保護絶縁層109としては、酸化シリコン、酸化窒
化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウ
ム、酸化アルミニウムガリウム、及び酸化ガリウムのいずれか一以上との積層構造を用い
ることができる。
なお、保護絶縁層109として酸化ガリウムを用いる場合、DCスパッタリング法で成膜
するために酸化ガリウム中に酸化亜鉛(1重量%以上)を混入させたターゲットを用いて
成膜することが好ましい。この場合、保護絶縁層109は、酸化亜鉛を含む酸化ガリウム
となる。
なお、保護絶縁層109の膜厚は、50nm以上、好ましくは200nm以上500nm
以下とする。保護絶縁層を厚くすることで、保護絶縁層109からの酸素放出量を増加さ
せることができると共に、その増加によって保護絶縁層109及び酸化物半導体層103
との界面における欠陥を低減することが可能である。なお、加熱により酸素の一部が放出
する保護絶縁層109は、スパッタリング法を用いることで形成しやすいため好ましい。
加熱により酸素の一部が放出する保護絶縁層109をスパッタリング法により形成する場
合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガ
ス等を用いることができる。代表的には、成膜ガス中の酸素濃度を6%以上100%以下
にすることが好ましい。
以上の工程でトランジスタ172が形成される(図1(A)参照。)。トランジスタ17
2は、チャネル形成領域を形成する酸化物半導体層とソース電極層及びドレイン電極層と
の間にバッファ層を設けることで、当該バッファ層が電界の集中を緩和して、トランジス
タの耐圧を高めることができる。
また、バッファ層が積層である場合、ソース電極層またはドレイン電極層105a、10
5bを形成した後、続いて第1のバッファ層及び第2のバッファ層を選択的にエッチング
して酸化物半導体層103の一部を露出させ、レジストマスクを除去する。こうして、ト
ランジスタ173が形成される(図2参照。)。バッファ層を複数の層でなる積層バッフ
ァ層とすることで、チャネル形成領域とドレイン電極層及びソース電極層との間における
電界の集中を緩和してトランジスタの耐圧を高めることができる。また、電界集中の緩和
を効果的に行わせるために、図2に示すように第1のバッファ層106a、106bの端
部、及び第2のバッファ層104a、104bの端部がソース電極層またはドレイン電極
層105a、105bの側面から突出しており、第2のバッファ層104a、104bの
上面の一部も露出している形状とすることが好ましい。
また、チャネル形成領域を形成する半導体層とバッファ層の双方を酸化物材料で構成する
ことで、酸素のクロスコンタミネーションを防ぐことができ、トランジスタの動作の安定
化、すなわちトランジスタの信頼性を高めることができる。
なお、本実施の形態で得られる酸化物半導体層103は、層全体が単結晶になっているの
ではなく、酸化物半導体層103の表面に対して垂直方向にc軸配向をしている非単結晶
層であり、層内に複数の結晶を含んでいるが、それぞれのa−b面は一致していない。
なお、本実施の形態ではボトムゲート構造の例を示したが特に限定されず、トップゲート
型のトランジスタを適宜適用することができる。また、酸化物半導体層を間に挟んで上下
にゲート電極層を設ける構造としてもよい。
図3(B)に示す構造を用いて、シノプシス社製デバイスシミュレータSentauru
s Deviceで計算を行った。
計算に用いた条件は、100nmのSiOxからなるゲート絶縁層、バッファ層107a
、107bと重ならない領域の酸化物半導体層の膜厚25nm、バッファ層107a、1
07bと重なる酸化物半導体層の膜厚30nm、膜厚50nmのITSOからなるバッフ
ァ層107a、107bとする。ITSOは、In、SnO、及びSiOを含む
材料である。また、トランジスタのL/Wは、3μm/300μmとする。
酸化物半導体層103は、誘電率を15とし、電子親和力を4.3eVとし、ITSOと
のバンドギャップ(Eg)は3.15eVとする。また、ゲート電極層101の仕事関数
は、5.3eV、ソース電極層又はドレイン電極層105a、105bの仕事関数を4e
Vとして計算した結果を図4に示す。
図4はトランジスタにVds=Vgs=+30Vとして電圧を印加した場合の等電位線分
図である。なお、バッファ層の抵抗率は、3.3E−3(Ω・cm)とする。図4にpo
int Aとして示したドレイン端部に大きな電位勾配が確認でき、強い電界集中が生じ
ていることがわかる。
電界集中緩和領域のチャネル長方向の長さ(Ls)を2μmとした場合と0μmとした場
合を比較、即ち、ドレイン端(point A)における電界強度とドレイン電圧との関
係を図5(A)に示す。バッファ層の抵抗率は、3.3E−3(Ω・cm)である場合、
ほとんど変化がない。
一方、バッファ層の抵抗率は、1.2E+1(Ω・cm)とし、電界集中緩和領域のチャ
ネル長方向の長さ(Ls)を2μmとした場合と0μmとした場合を比較、即ち、ドレイ
ン端(point A)における電界強度とドレイン電圧との関係を図5(B)に示す。
図5(B)では電界集中緩和領域のチャネル長方向の長さ(Ls)を長くするとpoin
t Aでの電界を弱めることができる。これらの結果から、バッファ層をLDD領域とし
て機能させるためには、低抵抗な材料より高抵抗な材料を用いることが好ましいといえる
また、図3(A)は、バッファ層の断面形状がテーパー形状となっており、図3(B)の
バッファ層に比べて膜厚の薄い部分があるため、図3(A)のバッファ層は、図3(B)
のバッファ層よりも高抵抗となる。従って、バッファ層に同じ材料を用いる場合でも、図
3(B)の構造よりも図3(A)の構造のほうがバッファ層が高抵抗となるため、poi
nt Aでの電界を弱めることができ、好ましい。
100 基板
101 ゲート電極層
102 ゲート絶縁層
103 酸化物半導体層
104a 第2のバッファ層
104b 第2のバッファ層
105a ソース電極層又はドレイン電極層
105b ソース電極層又はドレイン電極層
106a 第1のバッファ層
106b 第1のバッファ層
107a バッファ層
107b バッファ層
109 保護絶縁層
172 トランジスタ
173 トランジスタ

Claims (5)

  1. 基板上のゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の酸化物半導体と、
    前記酸化物半導体に接する第1のバッファ層と、
    前記酸化物半導体に接する第2のバッファ層と、
    前記第1のバッファ層上のソース電極と、
    前記第2のバッファ層上のドレイン電極と、を有し、
    前記第1のバッファ層は、前記ソース電極の端部よりも延在し、
    前記第2のバッファ層は、前記ドレイン電極の端部よりも延在し、
    前記第1のバッファ層は、シリコンと、前記酸化物半導体層が有する元素種以外の元素種を少なくとも一つ有し、
    前記酸化物半導体層は、前記第1のバッファ層が有する元素種以外の元素種を少なくとも一つ有し、
    前記第2のバッファ層は、シリコンと、前記酸化物半導体層が有する元素種以外の元素種を少なくとも一つ有し、
    前記酸化物半導体層は、前記第2のバッファ層が有する元素種以外の元素種を少なくとも一つ有し、
    前記酸化物半導体は、c軸が前記酸化物半導体の表面に垂直な方向に並ぶ複数の結
    晶を有することを特徴とする半導体装置。
  2. 請求項1において、
    前記ソース電極と前記ドレイン電極を覆う絶縁膜を有し、
    前記絶縁膜は、前記酸化物半導体層の表面の一部と接することを特徴とする半導体装置。
  3. 請求項2において、
    前記絶縁膜は酸素を供給する機能を有することを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか一項において、
    前記第1のバッファ層と前記第2のバッファ層は、インジウムを有することを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一項において、
    前記第1のバッファ層と前記第2のバッファ層は、積層構造を有し、
    前記第1のバッファ層における積層構造の各層は同じ元素種を有し、
    前記第2のバッファ層における積層構造の各層は同じ元素種を有し、
    前記第1のバッファ層における積層構造の各層は異なるシリコン濃度を有し、
    前記第2のバッファ層における積層構造の各層は異なるシリコン濃度を有することを特徴とする半導体装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803143B2 (en) 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6199583B2 (ja) 2012-04-27 2017-09-20 株式会社半導体エネルギー研究所 半導体装置
KR101389911B1 (ko) * 2012-06-29 2014-04-29 삼성디스플레이 주식회사 박막트랜지스터 및 이를 위한 산화아연계 스퍼터링 타겟
TWI746200B (zh) 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
DE102013111501B4 (de) 2013-10-18 2024-02-08 Universität Stuttgart Dünnschichttransistor und Verfahren zu seiner Herstellung
US9583516B2 (en) * 2013-10-25 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2015097586A1 (en) * 2013-12-25 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102159684B1 (ko) 2014-02-17 2020-09-25 삼성디스플레이 주식회사 박막 트랜지스터
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
CN109192663B (zh) * 2018-09-12 2021-07-16 长江存储科技有限责任公司 制作高压器件与半导体器件的方法
GB201819570D0 (en) * 2018-11-30 2019-01-16 Univ Surrey Multiple-gate transistor
US11133464B2 (en) * 2019-08-20 2021-09-28 4DS Memory, Limited Conductive amorphous oxide contact layers

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
CA1303130C (en) * 1988-02-08 1992-06-09 Imants R. Lauks Metal oxide electrodes
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
KR100786498B1 (ko) * 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US7982215B2 (en) * 2005-10-05 2011-07-19 Idemitsu Kosan Co., Ltd. TFT substrate and method for manufacturing TFT substrate
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US9041202B2 (en) * 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
WO2009144918A1 (ja) * 2008-05-29 2009-12-03 パナソニック株式会社 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器
JP5345349B2 (ja) * 2008-07-24 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI491048B (zh) * 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI633605B (zh) * 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI535037B (zh) * 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TW201921700A (zh) 2008-11-07 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2515337B1 (en) * 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US7989325B2 (en) * 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101414926B1 (ko) 2009-07-18 2014-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101959693B1 (ko) * 2009-10-09 2019-03-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102233958B1 (ko) 2010-07-02 2021-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8803143B2 (en) 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity

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