JP6165881B2 - Ａｌｄ層によって封止したオプトエレクトロニクス半導体チップおよび対応する製造方法 - Google Patents
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Description
本発明は、ＡＬＤ層によって封止したオプトエレクトロニクス半導体チップおよび対応する製造方法に関する。
特許文献１には、オプトエレクトロニクス半導体チップが記載されている。
達成すべき目的の１つは、特に長寿命かつ高効率なオプトエレクトロニクス半導体チップを提供することである。
オプトエレクトロニクス半導体チップを提供する。オプトエレクトロニクス半導体チップは、例えば、発光ダイオードチップである。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、電磁放射の発生を目的とする活性領域を含む半導体ボディを含む。この半導体ボディは、例えば、ｎ型導電領域と、ｐ型導電領域と、両導電領域の間の活性領域とを含むエピタキシャル成長させた半導体ボディである。
例えば、ＵＶ放射と赤外線放射との間のスペクトル域、特に可視光のスペクトル域の電磁放射を活性領域において発生させる。特に、半導体ボディは、窒化物化合物半導体材料等のＩＩＩ−Ｖ族半導体材料をベースとすることができる。
半導体ボディの活性領域において、半導体ボディに電力を供給するときに電磁放射が発生し、この電磁放射は、少なくとも部分的に、半導体ボディの外面を通って半導体ボディから出射する。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、電磁放射を反射することを目的とする第１ミラー層を含む。半導体ボディは、例えば、少なくとも１つの側面によって相互接続する２つの主面を備える。第１ミラー層は、２つの主面のうちの一方の主面上に配置され得る。半導体ボディの活性領域において発生する電磁放射の一部は、第１ミラー層に突き当り第１ミラー層から半導体ボディの外面方向に反射されることができ、当該電磁放射の一部は半導体ボディの外面から出射される。
ミラー層は、例えば、金属製として構成され得る。特に、銀および／またはアルミニウム等の金属が第１ミラー層の形成に適している。これらの金属の可視光に対する反射性は、「良好」〜「非常に良好」であるが、特に、オプトエレクトロニクス半導体チップの動作中等の電磁場が存在する場合に、これらの金属では、拡散またはエレクトロマイグレーションが生じやすい。さらに、これらの金属は、例えば、湿度の高い環境では酸化することがあり、酸化は反射性を低減させる。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、電気絶縁材料によって形成された第１封止層を含む。第１封止層は、特に、第１ミラー層の材料がオプトエレクトロニクス半導体チップの他の領域中に拡散することを阻止しかつ／または大気ガスもしくは水分が第１ミラー層中に浸入することを防止もしくは予防することを目的とする。第１封止層は、電気絶縁材料で形成され、特に、電気絶縁性として構成され得る。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、第１封止層、第１ミラー層、および半導体ボディを機械的に支持することを目的とするキャリアを含む。すなわち、キャリアは、オプトエレクトロニクス半導体チップの機械的支持コンポーネントであり得る。この場合、オプトエレクトロニクス半導体チップの他のコンポーネント（特に、上記の封止層、ミラー層、および半導体ボディ）を、キャリア上に配置する。
キャリアは、電気絶縁性または導電性に構成され得る。キャリアを少なくとも部分的に導電性に構成する場合、かかるキャリアは、オプトエレクトロニクス半導体チップの電気接続のために使用され得る。
キャリアは、セラミック材料、プラスチック材料、ガラス、半導体材料、または金属等から形成され得る。キャリアを金属で形成する場合、キャリアは、少なくとも部分的に電解を用いるかまたは無電解で堆積させた金属で形成し得る。特に、ドープまたは非ドープの、シリコン、ゲルマニウム、銅、またはサファイア等の材料からキャリアを形成することができる。
キャリアは、オプトエレクトロニクス半導体チップの半導体ボディの成長基板ではないことが好ましい。特に、キャリアは、半導体ボディの、半導体ボディの元の成長基板とは反対側の面上に配置され得る。元の成長基板は、半導体ボディから少なくとも部分的に、特に完全に除去され得る。すなわち、この場合、オプトエレクトロニクス半導体チップには、特に、半導体ボディの成長基板が存在しない。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、第１ミラー層は、キャリアと半導体ボディとの間に配置される。すなわち、キャリアから見て、キャリアには、最初にミラー層が設けられ、ミラー層のキャリアとは反対側の面上に半導体ボディが配置される。第１ミラー層は、半導体ボディと直接接触していてもよい。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、第１封止層をキャリアと第１ミラー層との間の領域に少なくとも部分的に配置する。すなわち、キャリアから見て、第１封止層が最初に設けられている。第１ミラー層を、第１封止層のキャリアとは反対側の面上に配置する。第１封止層は、第１ミラー層に直接隣接し得る。しかしながら、特に、第１封止層とキャリアとの間にさらなる導電層および／またはさらなる電気絶縁層が存在することもできる。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、第１封止層は、ＡＬＤ層である。すなわち、第１封止層は、ＡＬＤ（原子層堆積）法によって形成されている。ＡＬＤ法によって、多結晶構造またはアモルファス構造を備える非常に薄い層を製造することができる。ＡＬＤ法によって製造される層は、層が製造される反応サイクルの回数分成長するため、層の厚さを厳密に制御することができる。ＡＬＤ法によって、特に均一な（すなわち、厚さが特に均一な）層を製造することができる。
換言すれば、フラッシュＡＬＤ、光誘起ＡＬＤ、または他のＡＬＤ法等のＡＬＤ工程を用いて、第１封止層を堆積させる。また、この場合、特に第１封止層を１００℃以上で堆積させる高温ＡＬＤ法を使用することもできる。
電子顕微鏡検査および半導体技術の他の分析方法によって、ＡＬＤ法によって製造した層を、従来のＣＶＤ（化学蒸着）等の代替の方法によって製造された層から区別することができる。したがって、封止層がＡＬＤ層であることを示す特徴は、特に、完成したオプトエレクトロニクス半導体チップ上に検出可能な物理的特徴である。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、電磁放射の発生を目的とする活性領域を含む半導体ボディを含む。オプトエレクトロニクス半導体チップは、電磁放射を反射することを目的とする第１ミラー層をさらに含む。オプトエレクトロニクス半導体チップは、電気絶縁材料で形成された第１封止層をさらに含む。最後に、オプトエレクトロニクス半導体チップは、第１封止層、第１ミラー層、および半導体ボディを機械的に支持することを目的とするキャリアを含む。この例示的な実施形態によるオプトエレクトロニクス半導体チップの場合、第１ミラー層は、キャリアと半導体ボディとの間に配置され、第１封止層は、キャリアと第１ミラー層との間に配置され、また、第１封止層は、ＡＬＤ層である。
本明細書に記載のオプトエレクトロニクス半導体チップは、特に、以下の考察に基づいている。
長寿命化のために、オプトエレクトロニクス半導体チップ、特に発光ダイオードチップは、水分および大気ガスの影響から確実に保護されなければならない。例えば銀の場合のように、拡散および／またはエレクトロマイグレーションが生じやすいかまたは水分への抵抗力が低い金属で形成された第１ミラー層をオプトエレクトロニクス半導体チップにおいて使用する場合、水分および／または大気ガスから第１ミラー層を保護することが有利である。
上記保護のために、例えば、金属で形成された封止層を使用し得る。しかしながら、動作中の半導体ボディにおいて発生する電磁放射をかかる金属層が吸収することがわかった。さらに、従来のＣＶＤ法によって製造した層を第１層の封止のために使用することができ得る。しかしながら、これらの層は、特に水分に対する安定性の点で不利である。
本明細書に記載のオプトエレクトロニクス半導体チップでは、第１ミラー層を確実に水分から保護することができ、かつ同時に、半導体ボディにおいて発生した電磁放射に対する吸収特性のないＡＬＤ層を第１封止層として使用する。
本明細書に記載のオプトエレクトロニクス半導体チップの製造方法がさらに提供される。オプトエレクトロニクス半導体チップについて開示した特徴はすべて、本方法についても開示され、また、その逆も同様である。オプトエレクトロニクス半導体チップの製造方法において、第１封止層は、ＡＬＤ法によって製造される。
下記の実施形態および例示的な実施形態は、オプトエレクトロニクス半導体チップとオプトエレクトロニクス半導体チップの製造方法との両方に関する。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、少なくとも１つのスルーコンタクトを含み、この少なくとも１つのスルーコンタクトは、第１封止層、第１ミラー層、および活性領域を貫通する。この場合、オプトエレクトロニクス半導体チップは、複数の前記スルーコンタクトを含むことができる。
スルーコンタクトは、導電性材料に接続されている。導電性材料は、第１ミラー層を貫通しつつ第１ミラー層から電気的に絶縁され、かつ、活性領域を貫通しつつ活性領域から電気的に絶縁されている。スルーコンタクトは、例えば、半導体ボディのｐ型導電領域および半導体ボディの活性領域を貫通して半導体ボディのｎ型導電領域まで延在する凹部を半導体ボディ内に含み得る。この場合、スルーコンタクトによって、半導体ボディの一方の面（例えば半導体ボディのｎ型導電領域）から活性領域に電気的に接続することができる。
少なくとも１つの前記スルーコンタクトを備えるオプトエレクトロニクス半導体チップの場合、特に、キャリアとは反対側の半導体ボディのカバー表面には、電気接続領域および／または電流分布のための配線（interconnect）が存在しないことが可能である。これにより、接続領域および／または電流分布のための配線による電磁放射の吸収が最小限であるかまたはまったく起こらないオプトエレクトロニクス半導体チップが実現可能になる。
少なくとも一実施形態によれば、第１封止層は、少なくとも１つのスルーコンタクトが第１封止層を貫通する領域を除き、半導体ボディと対向するキャリアの上面を完全に被覆する。すなわち、第１封止層は、キャリアと半導体ボディとの間の層として形成され、かつ、分断部を有し、この分断部分は、最大でも、第１封止層を貫通して延在してもよいスルーコンタクトが形成される箇所である。本実施形態によれば、第１封止層は、スルーコンタクトによって分断部を有するのでなければ、第１封止層がキャリアと直接接触している必要なく、キャリアの半導体ボディに対向する上面全体に形成されかつ当該上面を完全に被覆する。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、スルーコンタクトのキャリアに対向する下面上に配置された第２ミラー層を含み、第１封止層は、第１ミラー層と第２ミラー層との間の領域に部分的に配置される。
第２ミラー層は、第１ミラー層と同様、拡散および／またはエレクトロマイグレーションが生じやすい銀等の金属で形成され得る。この場合、特に第２ミラー層を第１ミラー層と同じ材料で形成することができる。第２ミラー層は、例えば、キャリアと半導体ボディとの間に配置される。第２ミラー層を、スルーコンタクトのキャリアに対向する下面上に形成し得る。封止層は、第１ミラー層と第２ミラー層との間の領域に部分的に配置され、その結果、この封止層は、第１ミラー層と第２ミラー層との両層のための封止層として機能することができる。
封止層の半導体ボディにおいて発生する電磁放射に対する透過性は、使用されるＡｌ２Ｏ３またはＳｉＯ２等の材料の理由により、特に高い。第１ミラー層と同様、第２ミラー層は、半導体ボディにおいて発生した電磁放射を反射することに適している。第１封止層の透過性が良好なため、特に大部分の電磁放射が第２ミラー層に突き当たることができる。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、半導体ボディの側面を越えて横方向に延在する第３ミラー層を含み、第１封止層は、第３ミラー層のキャリアとは反対側の面上の領域に少なくとも部分的に延在する。この場合、第３ミラー層は、第１ミラー層および第２ミラー層と同様、動作中の半導体ボディにおいて発生した電磁放射の反射のために設けられる。第３ミラー層を、第１ミラー層または第２ミラー層と同じ材料で形成し得る。すなわち、特に第３ミラー層を、拡散および／またはエレクトロマイグレーションが生じやすい銀またはアルミニウム等の金属で形成することができるかまたはこれらの材料のうちの１種からなることができる。
第３ミラー層は、半導体ボディを越えて横方向に延在する。ここで「横方向」とは、キャリアの主延在面に平行に延在する方向である。すなわち、第３ミラー層は、半導体ボディを越えて横方向に延在する。これにより、第３ミラー層はまた、半導体ボディの側面から出射され、次いでキャリアに突き当たる電磁放射を反射することができる。第１封止層は、第３ミラー層のキャリアとは反対側の面上（したがって、少なくとも間接的に第３ミラー層と半導体ボディとの間）に配置される。第１封止層の、半導体ボディにおいて動作中に発生した電磁放射の透過性が良好であるため、第１封止層を通過する特に大部分の電磁放射が第３ミラー層に突き当り、それにより、反射されてオプトエレクトロニクス半導体チップから出射されることができる。
この場合、第２ミラー層と第３ミラー層とが接合し、それにより、共通のさらなるミラー層が形成されることも可能である。この場合、このさらなるミラー層は、第１ミラー層とは接合しておらず、特に、オプトエレクトロニクス半導体チップの第１ミラー層とは異なる平面において形成される。すなわち、第１ミラー層とさらなるミラー層とは、少なくとも部分的に縦方向において互いに離間している。ここで「縦方向」は、半導体ボディの成長方向に平行でありかつ／または特に横方向に対して垂直に延在する。
少なくとも一実施形態によれば、第１ミラー層の側面には、第１封止層が存在しない。特に、第１ミラー層のすべての側面に第１封止層が存在しないことが可能である。すなわち、この場合、第１封止層は、第１ミラー層の側面と直接接触していない。この場合、特に、第１封止層は、いずれの位置においても第１ミラー層と直接接触していないことが可能である。さらに、第１封止層は、オプトエレクトロニクス半導体チップのいずれのミラー層とも直接接触していないことが可能である。
さらに、他の封止層と同様に水分および／または大気ガスに対するバリアに相当する少なくとも１層のさらなる封止層を、ミラー層と第１封止層との間に配置することができる。これにより、第１封止層とともに、ミラー層の特に気密性の高い封止を実現することができる。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、第１封止層は、電気絶縁材料で形成され、第１封止層の厚さは少なくとも０．０５ｎｍおよび最大で５００ｎｍの範囲内、特に少なくとも３０ｎｍおよび最大で５０ｎｍの範囲内、例えば４０ｎｍである。この場合、封止層は、相互に重ねて配置される複数の副層を含み得る。第１封止層は、例えば、Ａｌ２Ｏ３、ＳｉＯ２、およびＳｉＮの材料のうちの１種を有するかまたはかかる材料からなる。この場合、特に、第１封止層は、これらの材料の組合せを含むこともできる。例えば、第１封止層を、交互にＡｌ２Ｏ３材料とＳｉＯ２材料とからなる副層の積層体として形成し得る。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、キャリアと第１封止層との間に配置された第２封止層を含み、第２封止層は電気絶縁性であり、第２封止層は第１封止層に直接接触しており、第２封止層は、第１封止層の第２封止層に対向する外面の少なくとも９０％を被覆する。
第２封止層は、例えば、ＣＶＤ法またはスピンコーティング法によって製造された層であり得る。第２封止層は、第１封止層と第２ミラー層および／または第３ミラー層との間に少なくとも部分的に配置され得る。この場合、第２封止層は、第２ミラー層および／または第３ミラー層に直接隣接可能である。この場合、第２封止層は、第２ミラー層および／または第３ミラー層のキャリアとは反対側の上面上に配置される。
第２封止層には、第１封止層の堆積中に第２ミラー層および／または第３ミラー層を保護する利点がある。この場合、第１封止層の堆積中に、第２封止層がなければ各ミラー層の材料を損傷し得る前駆体材料等の材料を使用することができる。例えば、第２ミラー層および第３ミラー層が銀で形成されている場合、第２封止層がミラー層を保護しているため、銀ミラーまたは複数の銀ミラーを損傷することなく第１封止層の製造中にオゾンを前駆体材料として使用し得る。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、第１封止層と半導体ボディとの間に配置された第３封止層を含み、第３封止層は電気絶縁性であり、第３封止層は第１封止層と直接接触しており、第３封止層は、第１封止層の第３封止層に対向する外面の少なくとも９０％を被覆する。
この場合、第３封止層は、第２封止層と同一に形成され得る。さらに、第３封止層は、第１ミラー層に直接隣接可能である。さらに、金属からなる接続層等のさらなる層を、第３封止層と第１封止層との間に配置可能である。第２封止層と同様、第３封止層は、ＡＬＤ法による第１封止層の製造中に、隣接する層（特に金属層）をＡＬＤ法において使用される材料から保護し得る。
第２封止層と第３封止層との両層は、第１封止層の、各層と対向する外面を少なくとも９０％まで被覆し、特に完全に被覆し得る。すなわち、第１封止層の主面は、第２封止層および第３封止層によって完全に被覆され得る。このように、第１封止層は、２層のさらなる封止層によって囲繞される。
少なくとも一実施形態によれば、第２封止層の厚さおよび／または第３封止層の厚さは、第１封止層の厚さの少なくとも６倍である。すなわち、第２封止層の厚さおよび第３封止層の厚さは、それぞれ、第１封止層の厚さよりも実質的に大きい。この場合、第２封止層の厚さおよび第３封止層の厚さは、３００ｎｍ以上であり得る。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、半導体ボディの外面の、キャリアによって被覆されていない領域を完全に被覆する第４封止層を含み、第４封止層は、第１封止層と少なくとも部分的に直接接触しており、第４封止層はＡＬＤ層である。換言すれば、半導体ボディの、キャリアとは反対側の主面および側面等の被覆されていない領域は、他の封止層と同様にＡＬＤ層である第４封止層でコーティングされ得る。この場合、第４封止層は、例えば、第１封止層と同一に形成され得る。第１封止層が露出する箇所（すなわち、さらなる層で被覆されていない箇所）で、第１封止層は、第４封止層と直接接触している。このように、ＡＬＤ層が相互に直接隣接する箇所（以下、「トリプルポイント」ともいう）が形成される。かかる第４封止層を用いて、特に、半導体ボディは、ＡＬＤ法によって製造された封止層によって完全に囲繞されることができる。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、電気絶縁性でありかつ第４封止層と直接接触している第５封止層を含むことができる。第５封止層は、例えば、第２封止層および／または第３封止層と同一に形成され得る。第５封止層は、第４封止層および第１封止層を保護する。この場合、第５封止層はまた、部分的に第１封止層と直接接触していることができる。この場合、第５封止層もまた、第１封止層および第４封止層よりも実質的に厚く構成される。特に、第５封止層の層厚さは、第１封止層の層厚さおよび／または第４封止層の層厚さの少なくとも６倍に相当することができる。
少なくとも一実施形態によれば、第２封止層、第３封止層、および第５封止層のうちの少なくとも１層は、互いに異なる材料で形成される少なくとも２層の部分層を含む。例えば、これらの封止層の少なくとも１層、特にこれらの封止層のすべての層がＣＶＤ法によって製造された層である。これらの封止層は、例えば副層を含み得る。これらの封止層は、それぞれ、ＳｉＯ２で形成された第１副層、ＳｉＮで形成された第２副層、ＳｉＯ２で形成された第３副層、およびＳｉＮで形成された第４副層を含み得る。この場合、これらの副層は、縦方向に、すなわち横方向に対して垂直に、相互に重ねて配置される。
例えば、ＳｉＯ２で形成された副層の厚さは、１３０ｎｍ〜１７０ｎｍ、特に１５０ｎｍである。ＳｉＮで形成された副層の厚さは、１０ｎｍ〜１４ｎｍ、特に１２ｎｍである。このように、特に、ＡＬＤ層（すなわち、第１封止層および第４封止層）の製造中に使用される材料すら透過させないように構成される封止層が、特に形成される。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、横方向に離隔して配置された接続領域を含み、電気接続領域は、第１封止層および／または第４封止層によって横方向において完全に囲繞される。第１接続領域は、例えば、ワイヤ接続（wire contacting）を目的とする接続領域である。すなわち、いわゆる「ワイヤボンディング」によって、電気接続領域は、ワイヤ接続によって電気的に接続される。第１接続領域は、例えば、第１ミラー層によって半導体ボディに導電接続される。この場合、第１接続領域は、例えば、半導体ボディのｐ型側の接続ために使用される。
本半導体チップの少なくとも一実施形態によれば、キャリアは、導電性を有するように構成され、少なくとも１つのスルーコンタクトに導電接続される。この場合、半導体ボディのｎ型導電面からの電気的な接続は、キャリア介してスルーコンタクトを通して行なうことができる。
少なくとも一実施形態によれば、ＡＬＤ層である第１封止層は、ＡＬＤ法によって製造され、オゾンを前駆体として使用して、少なくとも部分的に堆積されている。この場合、この封止層全体を、オゾンを前駆体として使用して堆積させることができる。さらに、この封止層は、例えば、互いに積層させた少なくとも２層の副層を含むことができ、副層の少なくとも１層は、オゾンを前駆体として使用するＡＬＤ法を用いて製造される。
この場合、オゾンが前駆体として使用されているＡＬＤ層は、水分に対して特に気密性が高いことがわかった。オゾンを前駆体として堆積させた層または副層は、例えば、Ａｌ２Ｏ３層またはＳｉＯ２層である。
少なくとも一実施形態によれば、第１封止層は、オゾンを含まない前駆体を使用して堆積させた第１副層を含み、第１副層は、ミラー層のうちの１層の上に直接堆積されている。すなわち、第１封止層は、第１ミラー層等のミラー層のうちの１層に直接隣接する副層を含む。この場合、ミラー層は、例えば、銀で形成される。銀を含有する層は、前駆体材料としてのオゾンによって損傷し得るため、この場合、第１封止層が、前駆体としてのオゾンなしで堆積させた第１副層を含むことが特に有利である。この場合、例えば、水または酸素を前駆体材料として使用し得る。
第１封止層は、オゾンを含む前駆体を使用して堆積させた第２副層をさらに含み、第２副層は、第１副層上に直接堆積している。すなわち、第２副層は、第１副層のミラー層とは反対側の面上に直接隣接する。第２副層は、前駆体材料としてオゾンを使用して堆積しているため、水分に対する気密性が特に高い。第１副層は、第１副層が形成される箇所であるミラー層を第２副層の堆積時に使用されるオゾンから保護する。
この場合、第１副層の厚さは、例えば、５〜１０ｎｍであり得る。この場合、第２副層の厚さは、例えば、２５〜４５ｎｍである。
本明細書に記載のオプトエレクトロニクス半導体チップを、例示的な実施形態および関連する図面を用いて以下に詳細に説明する。
同一のもしくは同様の要素、または同一の効果を有する要素には図面において同一の参照符号を付してある。図面および図面に表された要素の互いのサイズの比率は、正しい縮尺ではないものとみなされたい。むしろ、図面をより明確にしかつ／またはより深く理解できるように、個々の要素の大きさを誇張して示すことがある。
図１Ｄは、本明細書に記載のオプトエレクトロニクス半導体チップの例示的な実施形態を模式的断面図で示す。
オプトエレクトロニクス半導体チップは、キャリア１０を含む。キャリア１０は、例えば、銅等の金属またはゲルマニウムもしくはシリコン等の半導体材料で形成され得る。図１Ｄの例示的な実施形態では、キャリア１０は、導電性に構成されている。
オプトエレクトロニクス半導体チップは、半導体ボディ４０をさらに含む。半導体ボディ４０は、キャリア１０に対向するｐ型導電領域４１、キャリア１０とは反対側のｎ型導電領域４３、および、ｐ型導電領域４１とｎ型導電領域４３との間の活性領域４２を含む。半導体ボディ４０の、キャリアとは反対側の上面上で（すなわち、ｎ型導電領域４３において）、半導体ボディ４０は、粗面化した表面からより光を出射させる粗面化部を備える。
キャリア１０は、キャリア１０の下面上に、例えば、はんだメタライーゼションであり得る金属層１１を含む。金属層１１により、オプトエレクトロニクス半導体チップは、例えば、はんだ付けまたは導電接着剤を用いて所望の位置に固定され得る。
図１Ｄの例示的な実施形態では、キャリア１０は、導電性に構成されている。図１Ｄの例示的な実施形態のオプトエレクトロニクス半導体チップのためのｎ型導電面の電気接続は、キャリア１０を介して行なわれる。
キャリア１０の金属層１１とは反対側の上面上に、例えば金を含有するかまたは金からなり得る接続層１２が配置されている。接続層１２は、特に、はんだ層であり得る。
接続層１２上にバリア層１３が設けられる。例えば、バリア層１３は、接続層１２とオプトエレクトロニクス半導体チップの後続のコンポーネントとの間での拡散の進行を予防する。バリア層１３は、例えば、チタンを含有するかまたはチタンからなり得る。
オプトエレクトロニクス半導体チップは、バリア層１３のキャリア１０とは反対側の面上の領域に、部分的に、第２ミラー層２２および第３ミラー層２３を含む。この場合、第２ミラー層は、スルーコンタクト５１の下面上に形成される。少なくとも部分領域において、第３ミラー層２３は、半導体ボディ４０を横方向に越えて延在している。
半導体ボディ４０は、キャリア１０の金属層１１とは反対側の上面で、キャリア１０と接続している。
第２ミラー層および第３ミラー層は接合して、それにより一体としてさらなるミラー層を形成し得る。この場合、特に第２ミラー層および第３ミラー層は、オプトエレクトロニクス半導体チップの断面エリア全体で分断部なしに延在することもできる。
第２ミラー層および第３ミラー層は、図１Ｄの例示的な実施形態では、銀で形成されている。
第２ミラー層２２および第３ミラー層２３のキャリア１０とは反対側の面には、第２封止層３２が設けられている。第２封止層３２は電気絶縁性として構成され、例えば、ＣＶＤ法を用いて製造されている。例えば、第２封止層３２は、第２ミラー層２２および第３ミラー層２３に対向する第１副層を含み、第１副層は二酸化ケイ素で形成され、また、第１副層の厚さは約１５０ｎｍである。この副層のキャリア１０とは反対側の面には、厚さ約１２ｎｍの二酸化ケイ素で形成された別の副層が設けられている。この副層にはまた、厚さ約１５０ｎｍの二酸化ケイ素の層が設けられ、さらにまた、厚さ約１２ｎｍの二酸化ケイ素の層が設けられている。
特に、この場合、第２封止層３２は、水分、大気ガス、および後続の第１封止層製造時に使用される材料から第２ミラー層２２および第３ミラー層２３を保護する。したがって、銀を含有する第２ミラー層または銀を含有する第３ミラー層をオゾンによって損傷することなく、例えば、オゾンを使用して第１封止層を製造し得る。
第１封止層はＡＬＤ層であり、ＡＬＤ層はＡＬＤ法によって製造される。第１封止層は、例えば、酸化アルミニウムまたは二酸化ケイ素からなり、また、第１封止層の厚みは、約４０ｎｍである。第１封止層３１は、水分および大気ガスに対する特に高い気密性の点で際立っている。さらに、第１封止層３１は、半導体ボディ４０の活性領域４２において動作中に発生する電磁放射に対して特に高い透過性を有する。それにより、本オプトエレクトロニクス半導体チップは、特に効率的であり、かつ特に長寿命である。
図１Ｄの例示的な実施形態では、第３封止層３３が、第１封止層３１の第２封止層３２とは反対側の上面上の領域に少なくとも部分的に配置されている。この場合、第３封止層３３は、第２封止層３２と同一に形成され得る。
導電性材料で形成された接続層１４が、第２封止層３２の第１封止層とは反対側の上面上の領域に少なくとも部分的に配置されている。
この場合、接続層１４は、第１封止層３１、第２封止層３２、および第３封止層３３によって、第２ミラー層２２から電気的に分離しかつスルーコンタクト５１から少なくとも部分的に電気的に分離している。
オプトエレクトロニクス半導体チップは、接続層１４に導電接続された第１ミラー層２１をさらに含む。図１Ｄの例示的な実施形態では、第１ミラー層２１もまた銀で形成され、ｐ型導電領域４１において半導体ボディ４０の下面上に位置している。
スルーコンタクト５１は、第１封止層３１、第２封止層３２、第３封止層３３、接続層１４、および第１ミラー層２１を貫通し、半導体ボディ４０のｐ型導電領域４１および活性領域４２を通り、ｎ型導電領域４３内にまで延在している。
この場合、第２封止層３２もまた、半導体ボディ４０内に、ｎ型導電領域４３まで延在し、オプトエレクトロニクス半導体チップのｐ型導電領域からスルーコンタクト５１を絶縁する。
オプトエレクトロニクス半導体チップは、電気接続領域５２をさらに含み、電気接続領域５２は、本実施形態においてワイヤ接続に適している。ここで、接続領域５２は、接続層１４および第１ミラー層２１によって半導体ボディ４０のｐ型導電領域に導電接続されている。すなわち、オプトエレクトロニクス半導体チップは、ｐ型側で接続領域５２によって接続可能である。
ｎ型側で、キャリア１０とｎ型導電領域４３内まで延在するスルーコンタクト５１とによって、図１Ｄの例示的な実施形態のオプトエレクトロニクス半導体チップが接続され得る。
オプトエレクトロニクス半導体チップは、半導体ボディ４０のキャリア１０とは反対側の外面を被覆する第４封止層３４をさらに含む。第１封止層３１と同様、第４封止層３４はＡＬＤ層であり、例えば、第１封止層３１と同一に構成し得る。この場合、第４封止層３４は、トリプルポイント３０において第１封止層３１と、部分的に直接接触している。このように、半導体ボディ４０を、ＡＬＤ層によって完全に封止可能である。
第４封止層３４は、横方向において接続領域５２を完全に囲繞する。
第４封止層３４はまた、半導体ボディ４０の側面４０ａを被覆する。
第４封止層３４の半導体ボディ４０とは反対側の面上には、例えば、第２封止層および第３封止層と同一に形成した第５封止層３５が設けられている。
全体として、図１Ｄの例示的な実施形態のオプトエレクトロニクス半導体チップは、少なくとも２層のＡＬＤ層３１，３４によって、水分および大気ガス等の外部からの影響から特に良好に保護されている。
図１Ｄのオプトエレクトロニクス半導体チップを製造するための方法ステップを、図１Ａ〜図１Ｄに関連してさらに詳細に説明する。
第１方法ステップでは、メサエッチングを未だ行っていない半導体ボディ４０に部分的にマスク層１５を設ける（図１Ａ）。マスク層１５は、例えば、厚さが少なくとも３００ｎｍ、例えば３２４ｎｍであり得る、二酸化ケイ素から構成されるハードマスクである。
次の方法ステップでは、半導体ボディ４０の結晶軸に沿ってメサエッチングを行なう。エッチングは、例えば、半導体ボディ４０に対向する面がプラチナからなる層を備える接続層１４上で停止する。メサエッチングはまた、半導体ボディ４０とは反対側の外面が二酸化ケイ素等で形成された第３封止層３３上でも停止する。
次の方法ステップでは、マスク層１５および第３封止層３３の露出箇所にドライケミカルエッチングを行う（図１Ｃ）。この目的のために、マスク層１５と第３封止層３３とを、例えば、同一に形成するかまたは少なくとも同一の厚さとする。マスク層１５および第３封止層３３の元の厚さに応じて、マスク層１５および第３封止層３３を、露出領域において部分的にまたは完全に除去する。エッチング深度は、例えば、酸化アルミニウムで形成された第１封止層３１上で、終点検出によって行なわれ得る。次いで、必要であれば半導体ボディ４０の側面４０ａにおいてｐｎ接合のクリーニングを行なう。
次いで、既述の第４封止層３４および第５封止層３５を設ける。全般的に、本方法によって、本明細書に記載のオプトエレクトロニクス半導体チップを特に簡易かつ経済的に製造可能である。
図２は、本明細書に記載のオプトエレクトロニクス半導体チップの詳細を示す。本半導体チップは、図１Ｄに関連して記載した半導体ボディを含み得る。この半導体ボディは、スルーコンタクト５１を含む。また、半導体ボディ４０はスルーコンタクトを備えずに、例えば、半導体ボディ４０の第１ミラー層２１とは反対側の上面から半導体ボディ４０のｎ型側の接続を行なうことができる。
図２に関連して記載した例示的な実施形態によれば、ＡＬＤ層である第１封止層３１は、例えば銀で形成される第１ミラー層２１に直接隣接する。この場合、第１封止層３１は、第１ミラー層２１の半導体ボディ４０とは反対側の下面を完全に被覆する。さらに、第１封止層３１はまた、第１ミラー層２１の側面２１ｃを完全に被覆する。この場合、第１封止層３１は、オゾンを含有しない前駆体材料を用いて形成される。例えば、第１封止層３１は、材料として酸化アルミニウムおよび／または二酸化ケイ素を含み、また、例えば、第１封止層３１の厚さは４０ｎｍである。
上記形態と異なり、図３は、少なくとも１層の金属層を含む接続層１４が第１封止層３１と第１ミラー層２１との間に配置されたオプトエレクトロニクス半導体チップを示す。接続層１４の側面１４ｃはまた、第１封止層３１によって完全に被覆されている。第２ミラー層２２および／または第３ミラー層２３が第１封止層３１の第１ミラー層２１とは反対側の下面上に配置されている。さらなるミラー層２２，２３は、接続層を横方向に越えて延在し、その結果、第１ミラー層２１に突き当たらない電磁放射をさらなるミラー層のうちの１層によって反射する。
図３の例示的な実施形態と異なり、追加の放射透過性接続層１６が接続層１４と第１ミラー層２１との間に配置されたオプトエレクトロニクス半導体チップを、図４に関連して記載する。この場合、金属接続層１４を省略することもでき、その結果、第１封止層３１が放射透過性接続層１６に直接隣接する。放射透過性接続層１６は、例えば、ＩＴＯまたはＡｎＯ等のＴＣＯ（透明導電性酸化物）材料で形成される。放射透過性接続層１６は、第１封止層と同様、ミラー層２１から出る材料のオプトエレクトロニクス半導体チップの他の領域内への拡散防止に適し得る。
図３の例示的な実施形態と異なり、第１封止層３１が構造化して設けられ、第１ミラー層の側面２１ｃの領域にのみ形成された例示的な実施形態を図５に関連して示す。
例えば、二酸化ケイ素および／または窒化ケイ素で形成された封止層３３が第１封止層３１と第１ミラー層２１との間に配置された例示的な実施形態を図６に関連して示す。この場合、封止層３３は、銀ミラー２１の下面および側面２１ｃを完全に被覆する。この場合、第１封止層３１の製造のために、オゾンを前駆体材料として使用したＡＬＤ法が使用可能である。
第１ミラー層２１に直接隣接する第１副層３１ａと、第１副層３１ａに直接隣接する第２副層３１ｂとを第１封止層３１が備える例示的な実施形態を、図７に関連して記載する。第１副層３１ａは、例えば、前駆体材料としてオゾンを含有していないＡＬＤ法で形成されている。この場合、例えば、水または酸素を前駆体材料として使用する。第１副層３１ａの厚さは、例えば、５〜１０ｎｍである。第１副層３１ａは、第１ミラー層２１のキャリアに対向する下面および側面２１ｃを完全に被覆する。
第１副層３１ａのミラー層２１とは反対側の下面上および第１副層３１ａの側面上に、オゾンを前駆体材料として使用したＡＬＤ法を用いて形成された第２副層３１ｂが形成されている。これにより、一方で、損傷を引き起こさずにミラー層２１上に第１封止層３１を設けることができ、他方では、第１ミラー層３１は、水分に対する特に高い気密性の点で際立って優れている。全般的に、第１封止層３１の厚さは、例えば、４０ｎｍである。
本発明は、例示的な実施形態に基づく記載によって、かかる例示的な実施形態に限定されない。むしろ、新規な特徴すべて、または特徴の任意の組合せすべて、特に請求項に特定された特徴の組合せすべてが、それら自体、請求項または例示的な実施の形態に明示的に特定されていないとしても、本発明は、新規な特徴すべて、または特徴の任意の組合せすべて、特に請求項に特定された特徴の組合せすべてを含む。
本特許出願は、独国特許出願第１０２０１３１００８１８．６号の優先権を主張し、この開示内容は参照によって本明細書に援用される。
Claims (19)
- − 電磁放射の発生を目的とする活性領域（４２）を含む半導体ボディ（４０）と、
− 前記電磁放射を反射することを目的とする第１ミラー層（２１）と、
− 電気絶縁材料で形成された第１封止層（３１）と、
− 前記第１封止層（３１）、前記第１ミラー層（２１）、および前記半導体ボディ（４０）を機械的に支持することを目的とするキャリア（１０）と、
− 少なくとも１つのスルーコンタクト（５１）と、
を備え、
− 前記第１ミラー層（２１）は、前記キャリア（１０）と前記半導体ボディ（４０）との間に配置され、
− 前記第１封止層（３１）は、前記キャリア（１０）と前記第１ミラー層（２１）との間に配置され、
− 前記第１封止層（３１）は、ＡＬＤ層であり、
− 前記少なくとも１つのスルーコンタクト（５１）は、前記第１封止層（３１）、前記第１ミラー層（２１）、および前記活性領域（４２）を貫通しており、
− 前記少なくとも１つのスルーコンタクト（５１）を除き、前記半導体ボディ（４０）は、ＡＬＤ層である封止層（３１，３４）によって完全に囲繞されている、
オプトエレクトロニクス半導体チップ。 - 前記第１封止層（３１）は、多結晶構造またはアモルファス構造を備える、
請求項１に記載のオプトエレクトロニクス半導体チップ。 - 前記第１封止層（３１）は、第１副層（３１ａ）を含み、
前記第１副層（３１ａ）は、前記第１ミラー層（２１）の上に直接堆積され、また、前記第１封止層（３１）は、第２副層（３１ｂ）を含み、
前記第２副層（３１ｂ）は、前記第１副層（３１ａ）上に直接堆積される、
請求項２に記載のオプトエレクトロニクス半導体チップ。 - 前記少なくとも１つのスルーコンタクト（５１）が前記第１封止層（３１）を貫通する領域を除き、前記第１封止層（３１）は、前記キャリア（１０）の前記半導体ボディ（４０）に対向する上面上を被覆している、
請求項１〜３のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記スルーコンタクト（５１）の前記キャリア（１０）に対向する下面上に配置された第２ミラー層（２２）を備え、
前記第１封止層（３１）は、前記第１ミラー層（２１）と前記第２ミラー層（２２）との間の領域に部分的に配置されている、
請求項１〜４のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記半導体ボディ（４０）の側面を横方向に越えて延在する第３ミラー層（２３）を備え、
前記第１封止層（３１）は、前記第３ミラー層（２２）の前記キャリア（１０）とは反対側の面上の領域に少なくとも部分的に延在する、
請求項１〜５のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記第１ミラー層（２１）の側面には、前記第１封止層（３１）が存在しない、
請求項１〜６のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記第１封止層（３１）は、電気絶縁材料で形成され、また、前記第１封止層（３１）の厚さは、少なくとも０．０５ｎｍから最大で５００ｎｍの範囲内である、
請求項１〜７のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記キャリア（１０）と前記第１封止層（３１）との間に配置された第２封止層（３２）を備え、
前記第２封止層（３２）は、電気絶縁性であり、
前記第２封止層（３２）は、前記第１封止層（３１）と直接接触しており、
前記第２封止層（３２）は、前記第１封止層（３１）の前記第２封止層（３２）に対向する外面の少なくとも９０％を被覆しており、
前記第２封止層（３２）は、ＣＶＤ法またはスピンコーティング法によって形成された層である、
請求項１〜８のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記第１封止層（３１）と前記半導体ボディ（４０）との間に配置された第３封止層（３３）を備え、
前記第３封止層（３３）は、電気絶縁性であり、
前記第３封止層（３３）は、前記第１封止層（３１）に直接接触し、
前記第３封止層（３３）は、前記第１封止層（３１）の前記第３封止層（３３）に対向する外面の少なくとも９０％を被覆しており、
前記第３封止層（３２）は、ＣＶＤ法またはスピンコーティング法によって形成された層である、
請求項９に記載のオプトエレクトロニクス半導体チップ。 - 前記第２封止層（３２）の厚さおよび前記第３封止層（３３）の厚さは、前記第１封止層（３１）の前記厚さの少なくとも６倍である、
請求項１０に記載のオプトエレクトロニクス半導体チップ。 - 前記半導体ボディ（４０）の前記キャリア（１０）によって被覆されていない外面の領域を完全に被覆している第４封止層（３４）を備え、
前記第４封止層（３４）は、少なくとも部分的に前記第１封止層（３１）に直接接触し、
前記第４封止層（３４）は、ＡＬＤ層である、
請求項１０または１１に記載のオプトエレクトロニクス半導体チップ。 - 前記第１封止層（３１）と前記第４封止層（３４）とは、互いに部分的に直接接触している、
請求項１２に記載のオプトエレクトロニクス半導体チップ。 - 電気絶縁性でありかつ前記第４封止層（３４）に直接接触している第５封止層（３５）を備え、
前記第５封止層（３２）は、ＣＶＤ法またはスピンコーティング法によって形成された層である、
請求項１２または１３に記載のオプトエレクトロニクス半導体チップ。 - 前記第２封止層（３２）、前記第３封止層（３３）、および前記第５封止層（３５）の少なくとも１層が、互いに異なる材料で形成された少なくとも２層の部分層を含む、
請求項１４に記載のオプトエレクトロニクス半導体チップ。 - 前記半導体ボディ（４０）から横方向に離隔して配置された電気接続領域（５２）を備え、
前記電気接続領域（５２）は、前記第１封止層（３１）および／または前記第４封止層（３４）によって横方向において完全に囲繞されている、
請求項１２〜１５のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - 前記キャリア（１０）は、導電性に構成され、
前記キャリア（１０）は、前記少なくとも１つのスルーコンタクト（５１）に導電接続している、
請求項１〜１６のいずれか一項に記載のオプトエレクトロニクス半導体チップ。 - オプトエレクトロニクス半導体チップの製造方法であって、
第１封止層（３１）を、ＡＬＤ法によって製造し、
前記第１封止層（３１）を、少なくとも部分的に、オゾンを前駆体として使用して堆積させ、
前記第１封止層（３１）は、オゾンを含有しない前駆体を使用して堆積させた第１副層（３１ａ）を含み、
前記第１副層（３１ａ）は、ミラー層（２１，２２，２３）の上に直接堆積され、また、前記第１封止層（３１）は、オゾンを含む前駆体を使用して堆積させた第２副層（３１ｂ）を含み、
前記第２副層（３１ｂ）は、前記第１副層（３１ａ）上に直接堆積される、
製造方法。 - − 電磁放射の発生を目的とする活性領域（４２）を含む半導体ボディ（４０）と、
− 前記電磁放射を反射することを目的とする第１ミラー層（２１）と、
− 電気絶縁材料で形成された第１封止層（３１）と、
− 前記第１封止層（３１）、前記第１ミラー層（２１）、および前記半導体ボディ（４０）を機械的に支持することを目的とするキャリア（１０）と、
− 前記第１封止層（３１）と前記半導体ボディ（４０）との間に配置された第３封止層（３３）と、
を備え、
− 前記第１ミラー層（２１）は、前記キャリア（１０）と前記半導体ボディ（４０）との間に配置され、
− 前記第１封止層（３１）は、前記キャリア（１０）と前記第１ミラー層（２１）との間に配置され、
− 前記第１封止層（３１）は、ＡＬＤ層であり、
− 前記第３封止層（３３）は、電気絶縁性であり、
− 前記第３封止層（３３）は、前記第１封止層（３１）に直接接触し、
− 前記第３封止層（３３）は、前記第１封止層（３１）の前記第３封止層（３３）に対向する外面の少なくとも９０％を被覆している、
オプトエレクトロニクス半導体チップ。
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