JP6138277B2 - パワー半導体モジュール - Google Patents

パワー半導体モジュール Download PDF

Info

Publication number
JP6138277B2
JP6138277B2 JP2015553261A JP2015553261A JP6138277B2 JP 6138277 B2 JP6138277 B2 JP 6138277B2 JP 2015553261 A JP2015553261 A JP 2015553261A JP 2015553261 A JP2015553261 A JP 2015553261A JP 6138277 B2 JP6138277 B2 JP 6138277B2
Authority
JP
Japan
Prior art keywords
power semiconductor
semiconductor chip
dielectric constant
insulating substrate
low dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015553261A
Other languages
English (en)
Other versions
JPWO2015092866A1 (ja
Inventor
安人 川口
安人 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2015092866A1 publication Critical patent/JPWO2015092866A1/ja
Application granted granted Critical
Publication of JP6138277B2 publication Critical patent/JP6138277B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298—Semiconductor material, e.g. amorphous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明は、モータ等の電気機器を制御する電力変換装置等に用いられるパワー半導体モジュールに関するものである。
モータ等の電気機器を制御する電力変換装置として用いられるパワー半導体モジュールは、製造工程内において出荷スクリーニング試験が実施される。この出荷スクリーニング試験としては、例えば、ＣＢＳ（Ｃｏｌｄ Ｂｉａｓ Ｓｔａｂｉｌｉｔｙ）試験と呼ばれる常温（２５℃）での電圧印加試験がある（特許文献１参照）。
特公昭６３−２８３４６号公報
出荷スクリーニング試験としてのＣＢＳ試験を行う場合、試験中にパワー半導体モジュールの漏れ電流が増加しパワー半導体モジュールの破壊に至ってしまう場合がある。
当該破壊は、高電圧印加によってパワー半導体モジュール内が高電界となり、シリコンゲル中に電荷が発生し、その電荷によって、パワー半導体チップ表面の電界強度分布が不安定となり、局所的に漏れ電流が増加することによる生じるものと考えられている。さらに電界強度分布が不安定になる要因として、パワー半導体チップの表面状態またはワイヤボンドの高さ等による影響が考えられている。
本発明は、上記のような問題を解決するためになされたものであり、ＣＢＳ試験に限らず一般にパワー半導体モジュールに電圧が印加される場合において、パワー半導体チップ表面の電界強度を緩和することで、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現するパワー半導体モジュールを提供することを目的とする。
本発明の一態様に関するパワー半導体モジュールは、絶縁基板と、前記絶縁基板上に配置されたパワー半導体チップとを備え、前記絶縁基板の表面上には、上面電極が形成され、前記パワー半導体チップの表面上には、表面導体パターンが形成され、前記パワー半導体チップの裏面上には、裏面導体パターンが形成され、前記パワー半導体チップの表面において、素子領域と、前記素子領域を平面視で囲む周辺領域とが規定され、前記絶縁基板における前記上面電極と前記パワー半導体チップにおける前記裏面導体パターンとが、半田を介して接続され、前記パワー半導体チップの前記素子領域における、前記表面導体パターンに接続された配線と、前記配線と前記パワー半導体チップの表面における前記周辺領域との間に配置された低誘電率膜と、前記絶縁基板、前記パワー半導体チップ、前記配線および前記低誘電率膜を覆って形成された封止材とをさらに備え、前記低誘電率膜が、前記封止材よりも低い誘電率を有し、前記低誘電率膜が、前記パワー半導体チップの表面上に位置する。
また、本発明の別の態様に関するパワー半導体モジュールは、絶縁基板と、前記絶縁基板上に配置されたパワー半導体チップとを備え、前記絶縁基板の表面上には、上面電極が形成され、前記パワー半導体チップの表面上には、表面導体パターンが形成され、前記パワー半導体チップの裏面上には、裏面導体パターンが形成され、前記パワー半導体チップの表面において、素子領域と、前記素子領域を平面視で囲む周辺領域とが規定され、前記絶縁基板における前記上面電極と前記パワー半導体チップにおける前記裏面導体パターンとが、半田を介して接続され、前記パワー半導体チップの前記素子領域における、前記表面導体パターンに接続された配線と、前記配線と前記パワー半導体チップの表面における前記周辺領域との間に配置された低誘電率膜と、前記絶縁基板、前記パワー半導体チップ、前記配線および前記低誘電率膜を覆って形成された封止材とをさらに備え、前記低誘電率膜が、前記封止材よりも低い誘電率を有し、前記低誘電率膜が、前記配線の表面を覆って形成されている。
本発明の上記態様によれば、配線に起因する電界がパワー半導体チップ表面に与える影響を抑制することができるため、パワー半導体チップ表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施形態に関するパワー半導体モジュールの断面図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 図３の構造を上面から見た図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 実施形態に関するパワー半導体モジュールの拡大断面図である。 図９の構造を上面から見た図である。
以下、添付の図面を参照しながら実施形態について説明する。
なお、本実施形態において、表面、裏面、上面または下面等の用語が用いられるが、これらの用語は、各面を便宜上区別するために用いられているものであり、実際の上下左右の方向とは関係しない。
＜第１実施形態＞
＜構成＞
図１は、本実施形態に関するパワー半導体モジュールの全体の断面図である。
図１に示されるように、パワー半導体モジュールは、放熱板１と、放熱板１に接合された絶縁基板２と、絶縁基板２上のパワー半導体チップに配線されたアルミワイヤ５（配線）と、これらの構成を囲んで形成されたケース７と、ケース７内に充填された絶縁物であるシリコンゲル６（封止材）とを備える。
図２は、本実施形態に関するパワー半導体モジュールの拡大断面図である。図２は、図１におけるＡ部を拡大したものに対応する。
図２に示されるように、パワー半導体モジュールは、放熱板１と、放熱板１に接合された絶縁基板２と、絶縁基板２上に配置されたパワー半導体チップ４とを備える。
絶縁基板２は、上面に形成された上面電極２Ａと、上面の反対側の面である下面に形成された下面電極２Ｂとを備える。
放熱板１と下面電極２Ｂとは、半田３を介して接合されている。また、上面電極２Ａとパワー半導体チップ４の裏面導体パターンとは、半田３を介して接合されている。
パワー半導体チップ４上の表面導体パターン（すなわち、裏面導体パターンと反対側の面に配置される導体パターン）にはアルミワイヤ５が接続されている。そして、パワー半導体チップ４の表面全体を覆って、低誘電率膜８が形成されている。
低誘電率膜８は、シリコンゴム、ポリイミドおよびエポキシ樹脂のいずれかであり、絶縁物として振る舞う。誘電率は、例えば２．０〜３．０（Ｆ／ｍ）である。
さらに、放熱板１、絶縁基板２、パワー半導体チップ４、アルミワイヤ５および低誘電率膜８を覆って、絶縁物であるシリコンゲル６が形成されている。シリコンゲル６は、低誘電率膜８よりも誘電率が高い。換言すれば、低誘電率膜８は、封止材であるシリコンゲル６よりも誘電率が低い。
図２においては図示しないが、シリコンゲル６は、ケース７に充填されて形成されている。
＜効果＞
本実施形態によれば、パワー半導体モジュールが、絶縁基板２と、絶縁基板２上に配置されたパワー半導体チップ４とを備えている。
絶縁基板２の表面上には、上面電極２Ａが形成されている。パワー半導体チップ４の表面上には、表面導体パターンが形成されている。パワー半導体チップ４の裏面上には、裏面導体パターンが形成されている。パワー半導体チップ４の表面において、素子領域４Ａと、素子領域４Ａを平面視で囲む周辺領域４Ｂとが規定されている。絶縁基板２における上面電極２Ａとパワー半導体チップ４における裏面導体パターンとが、半田３を介して接続されている。
さらに、パワー半導体モジュールが、パワー半導体チップ４の素子領域４Ａにおける、表面導体パターンに接続された配線としてのアルミワイヤ５と、アルミワイヤ５と周辺領域４Ｂとの間に配置された低誘電率膜８と、絶縁基板２、パワー半導体チップ４、アルミワイヤ５および低誘電率膜８を覆って形成された封止材としてのシリコンゲル６とを備えている。
そして、低誘電率膜８が、シリコンゲル６よりも低い誘電率を有している。
このような構成によれば、低誘電率膜８がアルミワイヤ５と周辺領域４Ｂとの間に配置されることによって、アルミワイヤ５に起因する電界が低誘電率膜８によって緩和され、当該電界がパワー半導体チップ４表面（特に周辺領域４Ｂ）に与える影響を抑制することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
＜第２実施形態＞
＜構成＞
図３は、本実施形態に関するパワー半導体モジュールの拡大断面図である。以下、図２に示された構成と同様の構成は同一の符号を付して示し、同様である説明については適宜省略する。図４は、図３の構造を上面から見た図である。ただし、シリコンゲル６は、簡単のため図示が省略されている。
図３および図４に示されるように、当該パワー半導体モジュールにおいては、パワー半導体チップ４表面における、素子領域４Ａの一部および素子領域４Ａを平面視上囲んで形成された周辺領域４Ｂの一部に亘って、低誘電率膜８Ａが形成されている。ここで素子領域とは、主に能動素子として機能する領域をいう。
より詳細には、少なくとも、アルミワイヤ５の配線経路と平面視上重なる部分の周辺領域４Ｂを覆って、低誘電率膜８Ａが形成されている。
低誘電率膜８Ａは、シリコンゴム、ポリイミドおよびエポキシ樹脂のいずれかであり、絶縁物として振る舞う。
＜効果＞
本実施形態によれば、低誘電率膜８Ａが、前記パワー半導体チップ４の表面における、アルミワイヤ５の配線経路と平面視上重なる部分の周辺領域４Ｂを覆って形成されている。
このような構成によれば、アルミワイヤ５に起因する電界が特に周辺領域４Ｂに与える影響を抑制することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
＜第３実施形態＞
＜構成＞
図５は、本実施形態に関するパワー半導体モジュールの拡大断面図である。以下、図２に示された構成と同様の構成は同一の符号を付して示し、同様である説明については適宜省略する。
図５に示されるように、当該パワー半導体モジュールにおいては、アルミワイヤ５の表面を覆って、低誘電率膜８Ｂが形成されている。
より望ましくは、少なくとも、パワー半導体チップ４表面における周辺領域４Ｂと平面視上重なる部分のアルミワイヤ５を覆って、低誘電率膜８Ｂが形成されていればよい。
低誘電率膜８Ｂは、シリコンゴム、ポリイミドおよびエポキシ樹脂のいずれかであり、絶縁物として振る舞う。
＜効果＞
本実施形態によれば、低誘電率膜８Ｂが、前記配線としてのアルミワイヤ５の表面を覆って形成されている。
このような構成によれば、アルミワイヤ５に起因する電界がアルミワイヤ５表面を覆う低誘電率膜８Ｂによって抑制され、当該電界がパワー半導体チップ４表面における電界強度に与える影響を緩和することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
＜第４実施形態＞
＜構成＞
図６は、本実施形態に関するパワー半導体モジュールの拡大断面図である。以下、図２に示された構成と同様の構成は同一の符号を付して示し、同様である説明については適宜省略する。
図６に示されるように、当該パワー半導体モジュールにおいては、低誘電率膜が設けられていない。また、アルミワイヤ５Ａは、上記他の実施形態における場合に比べてより上方に配線されている。
すなわち、パワー半導体チップ４表面における周辺領域４Ｂとアルミワイヤ５Ａとの間の距離Ｘが、上記他の実施形態における場合に比べて大きくなっている。具体的には、周辺領域４Ｂとアルミワイヤ５Ａとの間の距離（図６では、垂直方向の距離）が３ｍｍ以上であることが望ましい。
＜効果＞
本実施形態によれば、パワー半導体モジュールが、絶縁基板２と、絶縁基板２上に配置されたパワー半導体チップ４とを備えている。
絶縁基板２の表面上には、上面電極２Ａが形成されている。パワー半導体チップ４の表面上には、表面導体パターンが形成されている。パワー半導体チップ４の裏面上には、裏面導体パターンが形成されている。パワー半導体チップ４の表面において、素子領域４Ａと、素子領域４Ａを平面視で囲む周辺領域４Ｂとが規定されている。絶縁基板２における上面電極２Ａとパワー半導体チップ４における裏面導体パターンとが、半田３を介して接続されている。
また、パワー半導体モジュールが、パワー半導体チップ４の素子領域４Ａにおける、表面導体パターンに接続されたアルミワイヤ５Ａと、絶縁基板２、パワー半導体チップ４およびアルミワイヤ５Ａを覆って形成されたシリコンゲル６とを備えている。
アルミワイヤ５Ａが、パワー半導体チップ４の表面から離れる方向に延びて配線されている。
このような構成によれば、アルミワイヤ５Ａと周辺領域４Ｂとの間の距離が大きくなることによって、アルミワイヤ５Ａに起因する電界がパワー半導体チップ４表面（特に周辺領域４Ｂ）に与える影響を抑制することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
＜第５実施形態＞
＜構成＞
図７は、本実施形態に関するパワー半導体モジュールの拡大断面図である。以下、図２に示された構成と同様の構成は同一の符号を付して示し、同様である説明については適宜省略する。
図７に示されるように、当該パワー半導体モジュールにおいては、低誘電率膜が設けられていない。また、アルミワイヤの代わりに銅電極９がパワー半導体チップ４上の表面導体パターンに直接接続され、上方へ延びて形成されている。
すなわち、パワー半導体チップ４表面における周辺領域４Ｂと銅電極９との間の距離が、上記第１〜３実施形態における場合に比べて大きくなっている。
なお、銅電極９が延びる方向は、パワー半導体チップ４表面と直交していることが望ましい。
＜効果＞
本実施形態によれば、配線が、パワー半導体チップ４における表面導体パターンに直接接続された銅電極９である。
このような構成によれば、銅電極９と周辺領域４Ｂとの間の距離が大きくなることによって、銅電極９に起因する電界がパワー半導体チップ４表面（特に周辺領域４Ｂ）に与える影響を抑制することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
＜第６実施形態＞
＜構成＞
図８は、本実施形態に関するパワー半導体モジュールの拡大断面図である。以下、図２に示された構成と同様の構成は同一の符号を付して示し、同様である説明については適宜省略する。
図８に示されるように、当該パワー半導体モジュールにおいては、低誘電率膜が設けられていない。また、アルミワイヤ５Ｂがパワー半導体チップ４上の表面導体パターンに接続され、上方へ延びて形成されている。
すなわち、パワー半導体チップ４表面における周辺領域４Ｂとアルミワイヤ５Ｂとの間の距離が、上記第１〜３実施形態における場合に比べて大きくなっている。
なお、アルミワイヤ５Ｂが延びる方向は、パワー半導体チップ４表面と直交していることが望ましい。
＜効果＞
本実施形態によれば、アルミワイヤ５Ｂが、パワー半導体チップ４の表面と直交する方向に延びて配線されている。
このような構成によれば、アルミワイヤ５Ｂと周辺領域４Ｂとの間の距離が大きくなることによって、アルミワイヤ５Ｂに起因する電界がパワー半導体チップ４表面（特に周辺領域４Ｂ）に与える影響を抑制することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
＜第７実施形態＞
＜構成＞
図９は、本実施形態に関するパワー半導体モジュールの拡大断面図である。以下、図２に示された構成と同様の構成は同一の符号を付して示し、同様である説明については適宜省略する。図１０は、図９の構造を上面から見た図である。ただし、シリコンゲル６は、簡単のため図示が省略されている。
図９および図１０に示されるように、当該パワー半導体モジュールにおいては、パワー半導体チップ４上の一部および絶縁基板２上の一部に亘って、シールド基板１０が形成されている。図１０においては、アルミワイヤ５を配線するための開口部１０Ａを有するシールド基板１０が示されている。
より望ましくは、少なくとも、アルミワイヤ５の配線経路と平面視上重なる部分のパワー半導体チップ４上の周辺領域４Ｂ上に亘って、シールド基板１０が形成されていればよい。
シールド基板１０は導体であり、例えば銅から構成される。
＜効果＞
本実施形態によれば、パワー半導体モジュールが、絶縁基板２と、絶縁基板２上に配置されたパワー半導体チップ４とを備えている。
絶縁基板２の表面上には、上面電極２Ａが形成されている。パワー半導体チップ４の表面上には、表面導体パターンが形成されている。パワー半導体チップ４の裏面上には、裏面導体パターンが形成されている。パワー半導体チップ４の表面において、素子領域４Ａと、素子領域４Ａを平面視で囲む周辺領域４Ｂとが規定されている。絶縁基板２における上面電極２Ａとパワー半導体チップ４における裏面導体パターンとが、半田３を介して接続されている。
また、パワー半導体モジュールが、パワー半導体チップ４の素子領域４Ａにおける、表面導体パターンに接続されたアルミワイヤ５と、アルミワイヤ５と周辺領域４Ｂとの間に配置された、導体であるシールド基板１０と、絶縁基板２、パワー半導体チップ４、アルミワイヤ５およびシールド基板１０を覆って形成された封止材としてのシリコンゲル６とを備えている。
このような構成によれば、導体であるシールド基板１０がアルミワイヤ５と周辺領域４Ｂとの間に配置されることによって、アルミワイヤ５に起因する電界がシールド基板１０によって遮断され、当該電界がパワー半導体チップ４表面（特に周辺領域４Ｂ）に与える影響を抑制することができるため、パワー半導体チップ４表面における電界強度が安定化し、パワー半導体モジュールの製造工程内不良の低減、および、パワー半導体モジュールの信頼性向上を実現することができる。
上記実施形態では、各構成要素の材質、材料または実施の条件等についても記載しているが、これらはすべての局面において例示であって記載したものに限られるものではない。よって、例示されていない無数の変形例（任意の構成要素の変形または省略、さらには、異なる実施形態間の自由な組み合わせを含む）が、本発明の範囲内において想定され得る。
１ 放熱板、２ 絶縁基板、２Ａ 上面電極、２Ｂ 下面電極、３ 半田、４ パワー半導体チップ、４Ａ 素子領域、４Ｂ 周辺領域、５，５Ａ，５Ｂ アルミワイヤ、６ シリコンゲル、７ ケース、８，８Ａ，８Ｂ 低誘電率膜、９ 銅電極、１０ シールド基板、１０Ａ 開口部。

Claims (4)

  1. 絶縁基板と、
    前記絶縁基板上に配置されたパワー半導体チップとを備え、
    前記絶縁基板の表面上には、上面電極が形成され、
    前記パワー半導体チップの表面上には、表面導体パターンが形成され、
    前記パワー半導体チップの裏面上には、裏面導体パターンが形成され、
    前記パワー半導体チップの表面において、素子領域と、前記素子領域を平面視で囲む周辺領域とが規定され、
    前記絶縁基板における前記上面電極と前記パワー半導体チップにおける前記裏面導体パターンとが、半田を介して接続され、
    前記パワー半導体チップの前記素子領域における、前記表面導体パターンに接続された配線と、
    前記配線と前記パワー半導体チップの表面における前記周辺領域との間に配置された低誘電率膜と、
    前記絶縁基板、前記パワー半導体チップ、前記配線および前記低誘電率膜を覆って形成された封止材とをさらに備え、
    前記低誘電率膜が、前記封止材よりも低い誘電率を有し、
    前記低誘電率膜が、前記パワー半導体チップの表面上に位置する、
    パワー半導体モジュール。
  2. 前記低誘電率膜が、前記パワー半導体チップの表面における、前記配線の配線経路と平面視上重なる部分の前記周辺領域を覆って形成されている、
    請求項１に記載のパワー半導体モジュール。
  3. 前記低誘電率膜が、前記パワー半導体チップの表面全体を覆って形成されている、
    請求項１または２に記載のパワー半導体モジュール。
  4. 絶縁基板と、
    前記絶縁基板上に配置されたパワー半導体チップとを備え、
    前記絶縁基板の表面上には、上面電極が形成され、
    前記パワー半導体チップの表面上には、表面導体パターンが形成され、
    前記パワー半導体チップの裏面上には、裏面導体パターンが形成され、
    前記パワー半導体チップの表面において、素子領域と、前記素子領域を平面視で囲む周辺領域とが規定され、
    前記絶縁基板における前記上面電極と前記パワー半導体チップにおける前記裏面導体パターンとが、半田を介して接続され、
    前記パワー半導体チップの前記素子領域における、前記表面導体パターンに接続された配線と、
    前記配線と前記パワー半導体チップの表面における前記周辺領域との間に配置された低誘電率膜と、
    前記絶縁基板、前記パワー半導体チップ、前記配線および前記低誘電率膜を覆って形成された封止材とをさらに備え、
    前記低誘電率膜が、前記封止材よりも低い誘電率を有し、
    前記低誘電率膜が、前記配線の表面を覆って形成されている、
    パワー半導体モジュール。
JP2015553261A 2013-12-17 2013-12-17 パワー半導体モジュール Active JP6138277B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/083756 WO2015092866A1 (ja) 2013-12-17 2013-12-17 パワー半導体モジュール

Publications (2)

Publication Number Publication Date
JPWO2015092866A1 JPWO2015092866A1 (ja) 2017-03-16
JP6138277B2 true JP6138277B2 (ja) 2017-05-31

Family

ID=53402262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015553261A Active JP6138277B2 (ja) 2013-12-17 2013-12-17 パワー半導体モジュール

Country Status (5)

Country Link
US (1) US9704768B2 (ja)
JP (1) JP6138277B2 (ja)
CN (1) CN105830204B (ja)
DE (1) DE112013007691T5 (ja)
WO (1) WO2015092866A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
JP7034211B2 (ja) * 2020-06-18 2022-03-11 三菱電機株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745285A (en) 1980-08-29 1982-03-15 Mitsubishi Electric Corp High withstand voltage diode
JPH06268100A (ja) 1993-03-12 1994-09-22 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の封止構造および封止方法
JP2957529B2 (ja) * 1997-10-29 1999-10-04 九州日本電気株式会社 ボンディング用被覆ワイヤ及びその製造方法
JP3703978B2 (ja) 1998-11-13 2005-10-05 株式会社東芝 半導体装置
JP3612238B2 (ja) 1999-04-26 2005-01-19 京セラ株式会社 混成集積回路装置
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
DE102005010272A1 (de) * 2005-03-03 2006-09-14 Infineon Technologies Ag Halbleiterbauelement sowie Verfahren zum Herstellen eines Halbleiterbauelements
JP5168866B2 (ja) * 2006-09-28 2013-03-27 三菱電機株式会社 パワー半導体モジュール
JP5212417B2 (ja) * 2010-04-12 2013-06-19 三菱電機株式会社 パワー半導体モジュール
JP5570476B2 (ja) 2011-07-05 2014-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP5600698B2 (ja) 2012-03-14 2014-10-01 株式会社 日立パワーデバイス ＳｉＣ素子搭載パワー半導体モジュール
JP5525024B2 (ja) * 2012-10-29 2014-06-18 株式会社オクテック 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20160233137A1 (en) 2016-08-11
DE112013007691T5 (de) 2016-09-22
CN105830204A (zh) 2016-08-03
CN105830204B (zh) 2018-09-18
JPWO2015092866A1 (ja) 2017-03-16
US9704768B2 (en) 2017-07-11
WO2015092866A1 (ja) 2015-06-25

Similar Documents

Publication Publication Date Title
JP6230660B2 (ja) 電力用半導体モジュール
US8637979B2 (en) Semiconductor device
JP5212417B2 (ja) パワー半導体モジュール
WO2015029159A1 (ja) 半導体装置
US9520369B2 (en) Power module and method of packaging the same
US10163752B2 (en) Semiconductor device
JP2008016822A (ja) 負荷駆動装置
US10461024B2 (en) Semiconductor device
JPWO2015174158A1 (ja) パワー半導体モジュールおよび複合モジュール
JP5285347B2 (ja) 回路装置
JP6138277B2 (ja) パワー半導体モジュール
JP6811580B2 (ja) パワー半導体モジュール
US9978671B2 (en) Power semiconductor device
EP3327768B1 (en) Heat dissipation structure of semiconductor device
JP7170614B2 (ja) 半導体装置
JP7258806B2 (ja) 半導体装置
JP7002993B2 (ja) パワー半導体モジュール
US10186607B2 (en) Power semiconductor device including a semiconductor switching element
JP7103256B2 (ja) 半導体装置
JP6884723B2 (ja) 半導体装置
JP6527777B2 (ja) 半導体装置及びそれを有する実装基板
US9123688B2 (en) Semiconductor module package
JP6136658B2 (ja) 半導体モジュール
JP2012169520A (ja) 回路装置
JP2015213151A (ja) 半導体パッケージおよびこれを備える半導体モジュール

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170425

R150 Certificate of patent or registration of utility model

Ref document number: 6138277

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250