JP6124164B2 - 低コストなパッケージの反りの解決法 - Google Patents

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Description

複数の実施形態は概して複数の半導体デバイスに関係する。より具体的には、複数の実施形態は、複数の半導体ダイをパッケージングするための複数の方法および複数の装置に関連する。
複数のワイヤボンドを有するクワッドフラット無鉛（ＱＦＮ）パッケージまたはテープボールグリッドアレイ（ＢＧＡ）は、低コストの電子パッケージを生成するのに優勢な解決法である。図１は、複数のワイヤボンドを利用する例示的なテープＢＧＡパッケージ１００の図を示す。図示されるように、パッケージ基材１１０は薄いテープ基材である。複数の導電配線１２４がテープ基材の表面の上部に形成されてよい。例えば、複数の導電配線は複数の銅配線であってよい。複数の導電配線１２４は半田レジスト１１２の層により覆われてよい。複数のワイヤ１４４が接合されうる開口を提供するべく、複数の半田レジスト開口１２８が複数の導電配線１２４の複数の部分の上部に形成されてよい。複数のワイヤ１４４は、複数の導電配線１２４を、デバイスダイ１３０の上面に形成された複数のワイヤボンドパッド１４６に接続してよい。複数のワイヤ１４４は、ダイ１３０内の集積回路（図示せず。）をパッケージ基材１１０の背面の複数の半田バンプ１３８に電気的に結合する。複数の導電配線１２４は、複数の導電性スルービア１２６により複数の半田バンプ１３８に電気的に結合されてよい。デバイスダイ１３０は、ダイ取付ペースト１４９によって半田レジスト層１１２に取り付けられてよい。パッケージ全体は、エポキシカプセル化などのカプセル化層１４０によって覆われてよい。
しかしながら、ワイヤボンドパッケージの使用は重要な欠点を有する。例えば、複数のワイヤをデバイスダイ１３０の上面に接続することは、フリップチップまたは圧壊制御方式チップ接続（Ｃ４）技術などの代替のインターコネクト技術を利用した電子パッケージよりも大きいパッケージの厚さをもたらす。さらに、ワイヤボンディングを用いてパッケージ化された複数のデバイスダイは、複数のワイヤボンドパッド１４６を形成するための追加の加工工程を必要とする。
ワイヤボンディングに関連する制限にも関わらず、複数の薄くフレキシブルな基材に形成された複数のデバイスパッケージは、複数の理由のためにフリップチップ接合を利用できない。第１に、テープ基材を処理するのに特別な基材ハンドリングシステムが必要とされる。なぜなら、テープ基材は薄くフレキシブルであるためである。基材に合わせるのに必要とされる追加の機器および加工工程は、パッケージの全体のコストの増加をもたらす。さらに、フリップチップ接合はマスリフローオペレーションを含みうる。マスリフロー中の温度増加は、テープ基材が恒久的に変形することを引き起こす。さらに、マスリフロー処理の代わりに熱圧縮接合（ＴＣＢ）を用いることは、ＴＣＢの高いコストに起因して、経済的に実現可能ではないかもしれない。従って、テープ基材上に低コストの電子パッケージを生成するべく、マスリフローの代わりにＴＣＢを利用するフリップチップ接合は、経済的に実行可能な処理ではないかもしれない。
複数のワイヤボンドを利用するテープボールグリッドアレイパッケージの断面図である。 本発明の複数の実施形態に係るテープフリップチップボールグリッドアレイ（ＦＣＢＧＡ）パッケージの断面図である。 本発明の複数の実施形態に係るテープフリップチップボールグリッドアレイパッケージの断面図である。 本発明の複数の実施形態に係るテープフリップチップボールグリッドアレイパッケージの断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係るテープＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係る、図３Ａに示された加工工程の概略的な平面図である。 本発明の実施形態に係る、図３Ｄに示された加工工程の概略的な平面図である。 本発明の実施形態に係る、図３Ｅに示された加工工程の概略的な平面図である。 本発明の実施形態に係る半導体パッケージを利用するコンピュータシステムの概略ブロック図である。 本発明の実施形態に係る、第２のダイを有するＦＣＢＧＡパッケージを形成するための処理の断面図である。 本発明の実施形態に係る、第２のダイを有するＦＣＢＧＡパッケージを形成するための処理の断面図である。
本発明の複数の実施形態は、デバイスパッケージの反り制御が改善された装置およびそのようなデバイスを形成する方法を提供する。以下の説明においては、本発明の複数の実施形態の深い理解を提供するべく具体的な材料および加工工程などの様々な具体的な詳細が記述される。これらの具体的な詳細が無くとも本発明の複数の実施形態が実施され得ることは、当業者には明らかであろう。他の複数の例において、半導電性のダイの集積回路など、周知の特徴は、本発明の複数の実施形態を不必要に不明瞭にしないように詳細には記載しない。さらには、複数の図面に示される様々な実施形態は例示的な表示であって、必ずしも原寸に比例して描写されるものでないことが理解されるべきである。
本発明の複数の実施形態は、フリップチップボールグリッドアレイ（ＦＣＢＧＡ）接合処理により薄い基材に結合されたデバイスダイを有するデバイスパッケージを備える。ＦＣＢＧＡ処理の使用は、典型的に、複数の半田バンプをリフローするべく、マスリフローオペレーションの使用を含む。上述したように、テープ基材などの薄いポリマー基材は、半田バンプのマスリフローに必要とされる熱の存在下で変形しやすい。従って、本発明の複数の実施形態は、マスリフローオペレーションに先立ってテープ基材の上部に補強層を形成することを含む。補強層は基材の剛性を増加させ、リフロー処理により引き起こされるテープ基材の反りを減少させる。さらに、補強層は他のフレキシブル基材に剛性を与えるので、本発明の複数の実施形態は、薄くフレキシブルな基材の取り扱いの困難さを低減する。より固い基材によれば、そのような薄くフレキシブルな基材のために典型的に必要とされる特殊な基材ハンドリング機器なしで基材が取り扱われ処理されることが可能となる。従って、厚く強固なマルチレイヤード基材上に形成されたＦＣＢＧＡパッケージに用いられる処理機器は、フレキシブルテープＦＣＢＧＡパッケージの製造のためにも用いられうる。
ここで図２Ａを参照すると、本発明の実施形態に係るテープＦＣＢＧＡパッケージ２００の断面図が示される。本発明の複数の実施形態は、高分子基材であるテープ基材２１０を備える。例示を目的として、テープ基材２１０は、ポリアミドまたはポリイミド材料であってよい。テープ基材２１０は厚さＴを有してよい。例示を目的として、厚さＴはおよそ１００μｍより小さくてよい。一実施形態において、厚さＴはおよそ７５μｍであり、または、これより小さくてよい。一実施形態において、テープ基材２１０は単一層のテープ基材であってよい。さらなる実施形態はまた、共に積層された２つまたはそれより多くの薄くフレキシブルな層を含んだ基材など、複数の多層テープ基材を備えてよい。
１または複数の導電性スルービア２２６がテープ基材２１０を通って形成されてよい。複数の導電性スルービア２２６はテープ基材２１０の第１の面２６１および第２の面２６２の間に複数の電気接続を与える。一実施形態において、複数の導電性スルービア２２６は、半田材料で充填されてよい。さらなる実施形態は、銅めっきされたスルーホールなど、めっきされたスルーホールである導電性スルービア２２６を備える。複数のスルービア２２６は、テープ基材２１０の第２の面２６２上に形成されたセカンドレベルインターコネクト（ＳＬＩ）の複数の半田ボール２３８に対する電気接続を提供しうる。複数の半田ボール２３８は例えば、鉛‐錫半田または無鉛半田など、電気デバイスパッケージにおける半田接合のために典型的に用いられる任意の半田であってよい。
図示されるように、複数の導電配線２２４はテープ基材２１０の第１の面２６１の上部に形成されてよい。一実施形態によれば、複数の導電配線２２４は、例えば銅などの金属材料であってよい。複数の導電配線２２４は複数のリフロー（ｒｅｆｌｏｗｎ）半田バンプ２３４からスルービア２２６への複数の電気経路を提供する。このように、デバイスダイ２３０における集積回路（図示せず）は、テープ基材２１０の第２の面２６２に電気的に結合されてよい。一実施形態において、複数のリフロー半田バンプ２３４は、圧壊制御方式チップ接続（Ｃ４）の複数のバンプであってよい。一実施形態において、半田レジスト層２１２は、テープ基材２１０の第１の面２６１の複数の部分の上部と、複数の導電配線２２４の複数の部分の上部とに形成されてよい。例示を目的として、半田レジスト層２１２は、例えば、高分子材料またはエポキシ材料など、当分野において知られる任意の半田レジスト材料であってよい。複数の半田レジスト開口２２８は、複数の半田バンプ２３４が位置する複数の導電配線２２４の複数の部分を露出させるべく、半田レジスト層２１２内にパターン化されてよい。
一実施形態によると、複数のリフロー半田バンプ２３４のそれぞれは、ピラー２３２によってデバイスダイ２３０に電気的に結合されてよい。各ピラー２３２は、デバイスダイ２３０上または内に形成された集積回路（図示せず。）に対する電気接続を提供してよい。一実施形態において、複数のピラーは、例えば、銅、金、アルミニウムまたはそれらの合金などの金属材料である。さらなる実施形態は、１または複数の層のスタックを有する複数のピラーを備える。例えば、複数のピラー２３２は、複数のバリア層、複数の有機表面保護（ＯＳＰ）層、複数の金属層、またはそれらの任意の組み合わせを含んでよい。
フリップチップパッケージ内での複数のピラー２３２の使用は、複数の半田バンプ２３４のみを利用するパッケージと比較して、追加の利点を提供する。例えば、複数のピラー２３２は増加されたスタンドオフ高さを可能にする。また、複数のピラー２３２は、複数の接続の間のピッチの減少を可能にする。図２Ａに示されるデバイスパッケージ２００は複数のピラー２３２を備えるが、実施形態はそのような構成には限定されない。例えば、複数のピラー２３２は任意に省略されてよく、複数のリフロー半田バンプ２３４はデバイスダイ２３０に直接に結合されてよい。
一実施形態によると、アンダーフィル材料２３６は、デバイスダイ２３０の下方、かつ、複数のリフロー半田バンプ２３４および複数のピラー２３２の間に堆積されてよい。一実施形態において、アンダーフィル材料２３６はエポキシアンダーフィル材料であってよい。エポキシアンダーフィル材料２３６は特定の実施形態において微粒子の補強材を含んでよい。例えば、アンダーフィル材料２３６はシリコン、ガラスなどで形成された複数の充填剤粒子を含んでよい。例示を目的として、アンダーフィル材料２３６は、アンダーフィル材料がキャピラリーアンダーフィル処理なしで済まされることを可能とする粘度を有してよい。さらなる実施形態は、ノーフローアンダーフィル処理との併用に適した粘度を有するアンダーフィル材料２３６を備えてよい。典型的に、ノーフローアンダーフィル処理に用いられるアンダーフィル材料は、キャピラリーアンダーフィル処理に用いられるアンダーフィル材料より高い粘度を有する。例示を目的として、アンダーフィル材料はおよそ５．０から１００Ｐａ．ｓの間の粘度を有してよい。一実施形態において、アンダーフィル材料２３６はデバイスダイ２３０の複数の縁部２２３の一部を覆ってよい。図示されるように、アンダーフィル材料２３６はデバイスダイ２３０の上面の上方には形成されないが、実施形態はそのような構成に限定されない。例えば、アンダーフィル材料２３６は、アンダーフィル材料２３６がデバイスダイ２３０の上面に形成されることを可能にする厚さに堆積されてよい。本発明の複数の実施形態は、テープ基材２１０の表面の上部に形成される補強層２２０を備える。
図２Ａに示された特定の実施形態において、補強層２２０は、テープ基材２１０の第１の面２６１上の半田レジスト層２１２の上部に形成される。さらなる実施形態において、補強層２２０は、テープ基材および複数の導電配線２２４と直接接触してよい。補強層２２０を通って形成された開口２２９は、テープ基材２１０上の１または複数の半田レジスト開口２２８を露出させてよい。本発明の実施形態によれば、開口２２９の幅Ｗは１または複数のデバイスダイ２３０にフィットする寸法であってよい。図２Ａに示された実施形態によれば、開口２２９の幅Ｗは単一のデバイスダイ２３０を収容する寸法に形成されてよい。一実施形態によれば、開口２２９の幅Ｗはデバイスダイ２３０の幅よりも大きく形成されてよい。開口の幅Ｗを増やすことは、開口２２９の複数の側壁２２５と、デバイスダイ２３０の複数の縁部２２３との間のより大きな間隙Ｇを提供する。間隙Ｇの増加したサイズは、アンダーフィル材料２３６がより速く堆積されることを可能にしてよい。このようにパッケージングプロセスのスループットは向上しうる。
テープ基材２１０の表面積のより多くが補強層２２０で覆われるにつれて、テープ基材２１０の剛性は増加し、従って反りが減少する。一実施形態によれば、テープ基材２１０に向上した剛性を提供すべく、間隙Ｇのサイズは最小化される。例えば、間隙Ｇの最低限のサイズはキャピラリーアンダーフィル処理に依存してよい。例えば、より高い粘度を有するアンダーフィル材料は、より低い粘度を有するアンダーフィル材料と比較して、より大きな間隙のサイズＧを必要とする。例示を目的として、間隙Ｇはおよそ０．５ｍｍより小さくてよい。さらなる実施形態はおよそ０．５ｍｍから４．０ｍｍの間の間隙Ｇを含んでよい。
一実施形態において、デバイスダイ２３０は、開口２２９の中心を外れて取り付けられてよい。このように、開口の複数の側壁２２５とデバイスダイの複数の縁部２２３との間の複数の間隙は等しくなくてよい。例えば、デバイスダイ２３０の複数の側面のうちの１つの側面上の間隙Ｇ１は、デバイスダイ２３０の反対側の側面上の間隙Ｇ２よりも大きくてもよいし、または小さくてもよい。このような実施形態が図２Ｂに示されている。図２ＢのＦＣＢＧＡデバイスパッケージ２０１は、デバイスダイ２３０が開口２２９の中心を外れて取り付けられていることを除き、図２Ａに示されたＦＣＢＧＡデバイスパッケージ２００と実質的に同様である。そのような実施形態において、デバイスダイ２３０の縁部２２３と、開口２２９の側壁２２５との間の第１間隙Ｇ１は、デバイスダイ２３０の第２縁部２２３と開口２２９の第２側壁２２５との間の第２間隙Ｇ２よりも大きくてよい。中心を外れてデバイスダイ２３０を配置することは、開口２２９の幅Ｗを増やす必要なしにアンダーフィル材料を付与可能とするのに十分大きな間隙を形成されることを可能にする。このように、アンダーフィル材料２３６が堆積しうる速度をなお維持しつつ、より大きい度合いの剛性が取得されうる。
図２Ａに戻り、本発明の実施形態によれば、補強層２２０がテープ基材２１０に対して成形されてよい。そのような実施形態において、補強層２２０は成形に適した材料であってよい。例示を目的として、補強層２２０はポリマーまたはエポキシ材料であってよい。一実施形態において、補強層２２０のために選択される材料は、テープ基材２１０の熱膨張係数（ＣＴＥ）に一致させるべく選択されてよい。例示を目的として、テープ基材２１０は、およそ１０ｐｐｍ／℃から１４ｐｐｍ／℃の間のＣＴＥを有してよい。そのような実施形態において、補強層２２０のＣＴＥは、テープ基材２２０のＣＴＥに一致させるべく選択されてよく、従って補強層２２０はまた、およそ１０ｐｐｍ／℃から１４ｐｐｍ／℃の間のＣＴＥを有してよい。
補強層２２０のＣＴＥは、補強層２２０のために用いられるエポキシに含まれる充填剤材料の量を増加または減少させることで調整されてよい。例示を目的として、充填剤材料は、複数のシリコン粒子、複数のガラス粒子などであってよい。補強層２２０とテープ基材２１０とのＣＴＥ値を一致させることは、デバイスダイ２３０をテープ基材２１０に取り付けるために用いられるリフロー処理中でのダイ基材２２０の反りの制御の改善を可能とする。例えば、補強層２２０はテープ基材２１０と実質的に同一のＣＴＥを有する材料から形成されうるので、そうでなければ補強層３２０とテープ基材３１０との間の異なる膨張率から生じるであろう座屈がテープ基材２１０に生じることはない。
補強層２２０は、テープ基材２１０に所望の剛性を与える厚さＴＲに形成されてよい。厚さＴＲが増加するにつれて、デバイスパッケージ２００の剛性は補強層２３０の剛性により近づいていく。例示を目的として、補強層２２０の厚さＴＲは、図２Ａに示されるように、デバイスダイ２３０の上面の上方に補強層２２０の上面が形成されるように選択されてよい。さらなる実施形態は、補強層２２０の上面がデバイスダイ２３０の上面と実質的に同一平面であるか、デバイスダイ２３０の上面の下方であるように選択された厚さを持つ補強層２２０を備えてよい。一実施形態によれば、厚さＴＲは、およそ１００μｍより小さくてよい。本発明の複数の追加の実施形態はおよそ１．０ｍｍより小さくてよい厚さＴＲを持つ。例えば、一実施形態によれば、補強層２２０の厚さＴＲは、およそ１００μｍから１ｍｍの間であってよい。
さらなる実施形態によれば、図２ＣのＦＣＢＧＡデバイスパッケージ２０２の断面図に示されるように、補強層２２０は、接着層２２１を用いてテープ基材２１０に取り付けられてよい。一実施形態において、接着層２２１は当分野において一般に用いられる任意の接着剤であってよい。一実施形態において、接着剤はテープ基材２１０の表面、補強層２２０の表面、または両方を覆って積層された接着剤層であってよい。さらなる実施形態において、接着層は、テープ基材２１０の表面、補強層２２０の表面、または両方を覆って塗布されたグルーであってよい。例示を目的として、接着剤は、エポキシ、ポリエステル、またはアクリル樹脂材料であってよい。
接着層２２１の使用は、補強層２２０に用いられる射出成型プロセスと相性が良くない材料を可能にする。例えば、接着層２２１が用いられる場合には、金属材料が補強層２２０に用いられてもよい。例示を目的として、補強層は、鋼、ステンレス鋼、アルミニウムなどであってよい。さらなる実施形態によれば、補強層２２０はまた、非金属材料であってよい。例示を目的として、補強層２２０はまた、高分子材料、ガラス繊維強化エポキシ積層板（例えば、ＦＲ４）、アジノモトビルドアップフィルム（ＡＢＦ）、セラミックなどであってよい。
そのような金属材料の剛性は概して、ポリマーおよびエポキシなどの成形材料の剛性よりも大きいため、補強層２２０に対する金属材料の使用は有利である。このように、補強層２２０の厚さＴＲは、成形される高分子またはエポキシ材料が補強層２２０に用いられる場合に同等の剛性のデバイスパッケージを提供するのに必要な厚さＴＲと比較して、減らされ得る。従って、補強層２２０がテープ基材２１０に接着される場合には、テープ基材２１０に成形される場合に対し、パッケージ全体の厚さは減らされる。接着層２２１の含有は別として、デバイスパッケージ２０２は、図２Ａに示されたデバイスパッケージ２００と実質的に同様であってよい。
本発明の複数の実施形態は、補強層が接合処理に先立って形成されるので、テープ基材などの薄い基材上でのフリップチップ接合を実行することができる。接合に先立って補強層を形成することは、補強層の剛性がテープ基材２１０の反りを防ぐことを可能にする。さらに、接合に先立って補強層を含むことは、フリップチップ接合のために典型的に用いられるビルドアップ基材の剛性に対し、テープ基材の剛性が近似して形成されるので、標準的なフリップチップ処理機器が使用されることを可能にする。
ここで図３Ａ―３Ｉを参照すると、本発明の実施形態に係るデバイスパッケージを形成する処理が提供される。図３Ａにおいて、本発明の実施形態に係るテープ基材３１０の断面図が示される。本発明の複数の実施形態は、高分子基材であるテープ基材３１０を備える。例示を目的として、テープ基材３１０は、ポリアミドまたはポリイミド材料であってよい。テープ基材３１０は厚さＴを有してよい。例示を目的として、厚さＴはおよそ１００μｍより小さくてよい。一実施形態において、厚さＴはおよそ７５μｍであり、または、これより小さくてよい。一実施形態において、テープ基材３１０は単一層のテープ基材であってよい。さらなる実施形態はまた、共に積層された２つまたはそれより多くの薄くフレキシブルな層を含んだ基材など、複数の多層テープ基材を備えてよい。
１または複数の導電性スルービア３２６がテープ基材３１０を通って形成されてよい。複数の導電性スルービア３２６はテープ基材３１０の第１の面３６１および第２の面３６２の間に複数の電気接続を与える。一実施形態において、複数の導電性のビアは、レーザアブレーション処理を用いてテープ基材３１０を通ってパターン化されてよい。一実施形態において、複数のスルービア３２６は、銅などの導電性材料を用いてめっきされてよい。複数のスルービア３２６は、図３Ｈに関連して以下で記載される後続の加工工程においてテープ基材３１０の第２の面３６２に形成される複数のセカンドレベルインターコネクト（ＳＬＩ）半田ボール３３８に対する電気接続を提供しうる。
図示されるように、複数の導電配線３２４はテープ基材３１０の第１の面３６１の上部に形成されてよい。一実施形態によれば、複数の導電配線３２４は、銅などの金属材料であってよい。一実施形態において、複数の導電配線は、テープ基材３１０の上部に積層された導電層の複数の部分をエッチング除去することで形成されてよい。一実施形態において、半田レジスト層３１２は、テープ基材３１０の第１の面３６１の複数の部分の上部と、複数の導電配線３２４の複数の部分の上部とに形成されてよい。例示を目的として、半田レジスト層３１２は、例えば、高分子材料またはエポキシ材料など、当分野において知られる任意の半田レジスト層であってよい。一実施形態において、半田レジスト層３１２はスクリーン印刷処理により堆積される。複数の半田レジスト開口３２８は、複数の導電配線３２４の複数の部分を露出させるべく半田レジスト層３１２内にパターン化されてよい。図示されるように、複数の半田レジスト開口３２８は、複数のＣ４領域３２７を形成するべく全体としてグループ化されてよい。複数のＣ４領域のそれぞれは、以下でより詳細に記載されるフリップチップ接合処理を用いてデバイスダイが取り付けられる複数の位置であってよい。
ここで図４Ａを参照すると、図３Ａに示されたテープ基材３１０の概略的な平面図が示される。一実施形態において、テープ基材３１０は、複数のＣ４領域３２７を形成するのに十分大きい。簡単のため、かつ、本発明の複数の実施形態を不必要に不明瞭にしないため、各Ｃ４領域３２７がボックスとして示される。一実施形態において、各Ｃ４領域３２７は、デバイスダイ３３０を複数の導電配線に接続するための複数の個別のＳＲＯ３２８（図４Ａでは不図示）を含んでよい。従って、複数の実施形態は単一のテープ基材３１０から複数のデバイスパッケージを形成することを可能にする。例示を目的として、テープ基材３１０は、パネルレベル基材、クウォーターパネルレベル基材、ウェハレベル基材、または任意の他のサイズの基材であってよい。
ここで図３Ｂを参照すると、テープ基材３１０の上部に位置するモールド３５０の断面図が示される。一実施形態において、モールド３５０は半田レジスト層３１２と接触してよい。一実施形態によれば、モールド３５０は、射出成型プロセスまたは真空補助射出成型プロセスのために用いられるモールドであってよい。モールド３５０は、所望の補強層３２０の形状の１または複数の凹部３５２を含む。例えば、凹部３５２の高さＨは、補強層３２０の所望の厚みＴＲに実質的に等しくてよい。さらに、複数の凹部３５２は、補強層３２０における開口３２９の所望の幅Ｗに実質的に等しい距離だけ、互いに間隔を空けている。
一実施形態によれば、モールド３５０は、テープ基材３１０の第１の面３６１に面したモールド３５０の表面を覆って形成されたコンプライアント層（ｃｏｍｐｌｉａｎｔ ｌａｙｅｒ）３５４を含んでよい。コンプライアント層３５４は、モールドの密封を向上させ、モールド材料がＣ４領域３２７に漏れるのを防ぐ。例示を目的として、コンプライアント層３５４は、高分子材料またはゴム材料であってよい。一実施形態において、フッ化高分子材料がコンプライアント層３５４のために用いられてよい。一実施形態において、コンプライアント層は複数のＳＲＯ３２８を充填するのに十分に柔順（ｃｏｍｐｌｉａｎｔ）であってよい。図３Ｂに示された実施形態によれば、モールド３５０は、テープ基材の上面３６１の上部に形成された単一のコンポーネントを含むが、実施形態はそのような構成に限定されない。例えば、複数の実施形態はまた、テープ基材３１０の第２の面３６２を覆って位置する底部モールド部品を備えてよい。このような実施形態において、底部モールド部品は成形プロセス中に上部モールド部品（例えば、モールド３５０）に固定されてよい。
モールド３５０がテープ基材３１０に位置合わせされて固定された後に、図３Ｃに示されるように、モールド材料は、補強層３２０を形成するべくモールド３５０に注入されてよい。一実施形態において、射出成形プロセスまたは真空補助射出成形プロセスが、モールド３５０にモールド材料を注入するために用いられてよい。一実施形態によれば、所望のＣＴＥを持つようにモールド材料が選択されてよい。例えば、モールド材料のＣＴＥはテープ基材３１０のＣＴＥに一致するよう選択されてよい。例示を目的として、モールド材料のＣＴＥは、およそ１０ｐｐｍ／℃から１４ｐｐｍ／℃の間であってよい。さらなる実施形態は、粘度などの流動特性に基づいてモールド材料を選択することを含む。例えば、低粘度のモールド材料は、より高い粘度の材料を利用する成形プロセスに対し、より速く成形プロセスが実行されることを可能にしうる。例示を目的として、モールド材料はエポキシであってよい。一実施形態において、モールド材料は、粘度、ＣＴＥおよび／または補強層３２０の剛性を調整するために用いられうる複数のシリコンまたはガラス粒子などの追加の充填剤材料を含んでよい。
ここで図３Ｄを参照すると、モールド３５０がテープ基材３１０の表面から除去される。モールド３５０における複数の凹部３５２の存在は、モールド材料が複数のＣ４領域３２７の周りに補強層３２０の形状をとることをもたらす。図４Ｂの対応平面図に示されるように、補強層３２０の複数の開口３２９は、複数のＣ４領域３２７よりも大きくてよい。複数のＣ４領域３２７は、補強層３２０における複数の正方形の開口３２９内の実質的に中央に位置して示されているが、実施形態はそのような構成に限定されない。例えば、複数のＣ４領域３２７の外周は、補強層３２０における開口３２９の各側壁に対して等距離でなくてよい。一実施形態において、複数のＣ４領域３２７の外周は、各壁から等距離でなくてよい。なぜなら、開口３２９は複数のＣ４領域３２７と同一形状ではないためである。例えば、複数の開口は実質的に矩形であるのに対し、複数のＣ４領域３２７の外周は、実質的に正方形であってよい。さらなる実施形態は、補強層３２０における開口３２９の中心を外れた複数のＣ４領域３２７を備える。補強層の複数の側壁から等距離の複数のＣ４領域３２７を含まない複数の実施形態は有益でありうる。なぜなら、それらは補強層３２０の複数の側壁と、複数のＣ４領域３２７の上部に取り付けられるデバイスダイ３３０の縁部との間により大きな間隙Ｇを提供するためである。例えば、そのような中心を外れたデバイスダイとＣ４領域は、図２Ｂに示されたＦＣＢＧＡパッケージ２０１内に示される。
さらなる実施形態によれば、補強層３２０は、基材上に成形される代わりにテープ基材３１０に接着されてよい。そのような実施形態において、接着層は、補強層３２０をテープ基材３１０に位置合わせして取り付けるのに先立って、補強層３２０の底面に形成されてよい。代替的に、接着層は、テープ基材３１０の複数の部分の上部に加えられてよい。例示を目的として、接着剤は、エポキシ、ポリエステル、またはアクリル樹脂材料であってよい。このような実施形態は、図３Ｅ〜３Ｉに関連して後述される実質的に類似の加工工程に次に続き、図２Ｃに示されたデバイスパッケージ２０２と実質的に同様のデバイスパッケージをもたらす。従って、ここでは反復しない。
ここで図３Ｅを参照すると、デバイスダイ３３０は複数のＣ４領域３２７の上部で位置合わせされテープ基材３１０上に配置される。一実施形態において、デバイスダイは、ピックアンドプレイスツールを用いてテープ基材３１０上に配置される。図４Ｃの、対応する概略的な平面図に示されるように、複数のデバイスダイ３３０はそれぞれ、テープ基材３１０のＣ４領域３２７の上部に位置合わせされて配置されてよい。図３Ｅに戻り、一実施形態において、デバイスダイ３３０は１または複数のピラー３３２を備える。例示を目的として、複数のピラー３３２のそれぞれが異なるＳＲＯ３２８の上部で位置合わせされるように、複数のピラー３３２が位置合わせされてよい。複数のピラー３３２は、デバイスダイ３３０における複数の能動素子（ａｃｔｉｖｅ ｄｅｖｉｃｅｓ）からテープ基材３１０への電気接続が形成されることを可能にする。
一実施形態において、複数のピラーは、例えば、銅、金、アルミニウムまたはそれらの合金などの金属材料である。さらなる実施形態は、１または複数の層のスタックを有する複数のピラーを備える。例えば、複数のピラー２３２は、複数のバリア層、複数のＯＳＰ層、複数の金属層、またはそれらの任意の組み合わせを含んでよい。一実施形態において、デバイスダイ３３０がテープ基材３１０上に配置されるのに先立って、Ｃ４バンプなどの半田バンプ３３４が複数のピラー３３２のそれぞれに形成される。さらなる実施形態において、複数の半田バンプ３３４がそれぞれ、テープ基材３１０上にデバイスダイ３３０を配置するのに先立って、ＳＲＯ３２８の上部に形成されてよい。
ここで図３Ｆを参照すると、複数の半田バンプがリフローされる。リフロー中に、半田は複数のＳＲＯ３２８を充填し、デバイスダイ３３０をテープ基材３１０上の複数の配線３２４に電気的に結合してよい。一実施形態において、リフローは、複数の半田バンプのそれぞれが同時にリフローされるマスリフローである。一実施形態によれば、リフロー温度は複数の半田バンプを溶かすのに十分な温度である。例示を目的として、リフロー温度はおよそ２１５℃より高くてよい。さらなる実施形態は、およそ２１５℃から２６０℃の間のリフロー温度を含む。一実施形態によれば、補強層３２０の存在により、リフロー温度は、テープ基材３１０が実質的にまたは恒久的に反ること、または変形することを引き起こさない。補強層３２０の剛性は反りを防ぐ。さらに、補強層３２０は、実質的にテープ基材３１０と同一のＣＴＥを有する材料から形成されうるので、テープ基材３１０はＳＲＯ領域３２７内で座屈しない。例えば、テープ基材３１０と補強層３２０のＣＴＥが異なる場合には、テープ基材３１０および補強層３２０は異なる膨張率を有しうる。異なる膨張率は、テープ基材３１０のＳＲＯ領域３２７が座屈する、または変形することをもたらしうる。
複数の半田バンプ３３４がリフローされた後に、本発明の複数の実施形態は、複数のリフロー半田バンプおよび複数のインターコネクトの周りにアンダーフィル材料３３６を加える（ｄｉｓｐｅｎｓｉｎｇ）することを含んでよい。図３Ｇは、アンダーフィル材料３３６が複数の半田バンプおよび複数のインターコネクトの周りに加えられた後のデバイスパッケージの断面図である。例示を目的として、アンダーフィル材料３３６はエポキシ材料であってよい。一実施形態において、アンダーフィル材料３３６は、キャピラリーアンダーフィル処理に適した粘度を有してよい。このような実施形態において、アンダーフィル材料３３６は、デバイスダイ３３０の縁部３２３と補強層３２０の側壁３２５との間の複数の間隙Ｇのうち１または複数を通って加えられてよい。
さらなる実施形態によれば、アンダーフィル材料３３６はノーフローアンダーフィル材料であってよい。ノーフローアンダーフィル材料が用いられる場合には、アンダーフィル材料は、デバイスダイ３３０をテープ基材３１０上に配置するのに先立って、複数のＣ４領域３２７の上部に加えられてよい。ノーフローアンダーフィル材料を利用する一実施形態において、デバイスダイ３３０は、次に、熱圧縮接合（ＴＣＢ）処理を用いてテープ基材に接合されてよい。
ここで図３Ｈを参照すると、一実施形態に従い、セカンドレベルインターコネクト（ＳＬＩ）ボール取付処理が実行された後のデバイスパッケージの断面図が示される。図示されるように、複数の実施形態は、テープ基材３１０の第２の面３６２上に１または複数の第２レベル半田バンプ３３８を形成することを含む。一実施形態において、複数の第２レベル半田バンプ３３８は、ボールドロップ処理、孔版印刷処理、ジェッティング処理などを用いて形成されてよい。例示を目的として、複数の第２レベル半田バンプ３３８のそれぞれは、テープ基材３１０を通って形成された複数の導電配線３２４および複数のスルービア３２６により、デバイスダイ３３０の複数のインターコネクトのうちの１つに電気的に結合されてよい。一実施形態において、複数の第２レベル半田バンプ３３８は、鉛錫ベースの半田、または無鉛半田など、典型的にデバイスパッケージングに用いられる任意の半田であってよい。
ここで図３Ｉを参照すると、本発明の複数の実施形態は、複数の単体化ライン３７０に沿ってテープ基材３１０から複数のデバイスパッケージのそれぞれを個片化する単体化処理を含んでよい。例示を目的として、複数のデバイスパッケージは、レーザ単体化またはソーイング処理を用いて個片化されてよい。
本発明の複数の実施形態はまた、デバイスダイの上方に取り付けられた第２のダイを持つ複数のデバイスパッケージと、そのような複数のデバイスパッケージを形成する複数の方法とを含んでよい。例えば、第２のダイは、デバイスダイの上面の上部に形成された複数のローカルメモリインターコネクト（ＬＭＩ）パッドと、デバイスダイを通って形成された複数のシリコン貫通ビア（ＴＳＶ）とによってデバイスダイの集積回路に電気的に結合されたメモリダイであってよい。一実施形態において、第２のダイはデバイスダイよりも大きくてよい。このように、第２のダイの一部は、デバイスダイの外縁部を超えて延びてよい。典型的に、より小さいデバイスダイの上部に取り付けられた、より大きな第２のダイを含む複数のパッケージにおいては、第２のダイの全体を支持するべく、デバイスダイの周りにモールド層が形成される必要がある。これらのモールド層は概して、デバイスダイが基材に取り付けられた後に、露出ダイ成形プロセス（ｅｘｐｏｓｅｄ ｄｉｅ ｍｏｌｄｉｎｇ ｐｒｏｃｅｓｓ）を用いて形成される。しかしながら、露出ダイ成形プロセスの使用は、製品の歩留まりを低減しうる追加の問題を生じさせる。
そのような1つの問題は、露出ダイ成形プロセスに用いられるモールドが、たとえデバイスダイに接するモールドの表面の上部にコンフォーマルな層が形成される場合であっても、第１デバイスダイの表面の上部に形成された複数のＬＭＩパッドに対して過度の圧縮圧力を生じさせうるということである。例えば、モールドはおよそ１０ＭＰａから１００ＭＰａの間の圧力を複数のＬＭＩパッドに加えうる。そのような高圧力は、複数のＬＭＩパッドが機械的に砕けること（ｆｒａｃｔｕｒｅ）を引き起こしうる。さらに、モールドからの圧力は、複数の導電配線と、複数の導電配線の上部に形成されたコンフォーマルな誘電材料とがまた砕けることを引き起こしうる。
さらに、コンフォーマルな層が複数のＬＭＩパッドに接する場合には、静電気放電（ＥＳＤ）損傷がデバイスダイの複数のトランジスタを損傷させうる。いくつかのパッケージにおいて、複数のＬＭＩパッドは、１または複数のＴＳＶにより第１デバイスダイの集積回路に直接、電気的に結合されうる。そのような実施形態において、コンフォーマルな層上の全ての電荷蓄積は、デバイスダイにおける回路に直接放電され、デバイスダイに対し永続的な損傷を引き起こしうる。
さらに、露出ダイ成形プロセスは、完璧な洗浄プロセスでなくてよい。例えば、いくつかのモールド材料は、第１デバイスダイの上面と、複数のＬＭＩパッドの複数の部分とに残ってよい。モールド材料が複数のＬＭＩパッドの上部に存在する場合には、これは第２のダイをデバイスダイに接続するために用いられる接合処理の有効性を減少させうる。例えば、第２のダイがＴＣＢ処理を用いて接合される場合には、複数のＬＭＩパッドの上部のモールド残留物は、第１デバイスダイと第２のダイとの間の電気的接触を防ぎうる。
従って、本発明の複数の実施形態は有益である。なぜなら、第２のダイ６３１を支持するために用いられる補強層６２０は、デバイスダイ６３０が基材に取り付けられる前に形成されるからである。従って、異なる態様で複数のＬＭＩパッドを損傷させるか、ＥＳＤの損傷を引き起こすか、または接合処理の有効性を低減する露出ダイ成形プロセスに対する必要性は除去される。本発明の複数の実施形態に係る、そのようなパッケージの形成処理が図６Ａ〜６Ｂに示される。
ここで図６Ａを参照すると、図３Ｇに示されたものと実質的に同様のデバイスパッケージが提供される。図６Ａに示されるデバイスパッケージの形成のために用いられる処理は、図３Ｇに示されるパッケージの形成のために用いられる処理と実質的に同様であり、従って、ここでは反復しない。しかしながら、基材６１０にデバイスダイ６３０を装着するのに先立って、（例えば、上でより詳細に記載したように、基材に対して補強層を成形することで、または、基材に対して別個の補強層コンポーネントを付着するべく接着剤を使用することで）補強層が形成されることに留意されたい。
図６Ａに示されるパッケージの形成のために用いられる処理は、図３Ｇに示されるパッケージの形成のために用いられる処理と実質的に同様ではあるが、当該パッケージにはここで留意されるべきいくつかの差がある。第１に、デバイスダイ６３０は１または複数のＬＭＩパッド６５５を含んでよい。一実施形態において、複数のＬＭＩパッドは、金、または、例えば銅、金および銅の合金などの他の薄いフィルムメッキ材料の１または複数の層でめっきされてよい。一実施形態によれば、複数のＬＭＩパッド６５５は、デバイスダイ６３０に形成される１または複数のＴＳＶのうちの１つに接続される、複数の銅配線などの１または複数の導電配線に電気的に結合されてよい。さらなる実施形態は、複数の配線の複数の部分の上部に形成される半田レジスト層などの誘電体層を含んでよい。一実施形態において、複数のＴＳＶおよび複数の導電配線は複数のＬＭＩパッド６５５を第１デバイスダイ６３０の集積回路に結合する。簡単のため、かつ、本発明の複数の実施形態を不必要に不明瞭にしないように、複数の配線、誘電体層、複数のＴＳＶ、および集積回路は図から省略されている。
さらに、図６Ａの基材６１０は、図３Ａ〜３Ｉに示されたテープ基材３１０と実質的に同様として示されているが、実施形態はテープ基材に限定されない。例えば、基材６１０は、多層ビルドアップ構造などの強固な基材であってよい。一実施形態において、基材６１０はコアを有してもよいし、または、基材６１０はコアレス基材であってもよい。例示を目的として、基材は、誘電材料および導電性の再分配（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）層の１または複数の交互の層を含んでよい。一実施形態において、基材６１０はサブトラクティブ法、添加剤処理、またはセミアディティブ法（ＳＡＰ）を用いて形成されてよい。
ここで図６Ｂを参照すると、第２のダイ６３１はデバイスダイ６３０に取り付けられる。一実施形態において、第２のダイ６３１は複数の半田バンプ６５６により電気的かつ機械的に複数のＬＭＩパッド６５５に結合される。さらなる実施形態において、電気機械的な結合は、例えば、ランドグリッドアレイ、複数のＣ４バンプなどの任意のインターコネクトを用いて形成されてよい。一実施形態によれば、複数の半田バンプ６５６はマスリフローされてよい。さらなる実施形態は、ＴＣＢ処理などの代替の接合処理を含んでよい。一実施形態において、第２のダイ６３１はメモリダイであってよい。例示を目的として、メモリダイは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性メモリ（ＮＶＭ）などの任意のタイプのメモリダイであってよい。
一実施形態において第２のダイ６３１は、第１デバイスダイ６３０の幅よりも大きい幅を有してよい。一実施形態において、第２のダイ６３１の幅は開口６２９の幅よりも大きい。そのような実施形態によれば、第２のダイ６３１が第１デバイスダイ６３０の上部に取り付けられるときに、第２のダイ６３１の複数の部分が補強層６２０の上面の上部で延在してよい。このように、第２のダイ６３１は、実質的にその幅の全てに沿って支持されてよい。一実施形態において、第２のダイ６３１の装着中に融剤材料６３７が用いられてもよい。例示を目的として、融剤材料６３７はエポキシベースの融剤であってよい。融剤材料６３７はまた、第２のダイ６３１と、デバイスダイ６３０、アンダーフィル層６３６および／または補強層６２０などの、第２のダイ６３１の下部の複数の材料との間の複数の空間を充填すべく、第２のダイ６３１の幅全体に沿って配置されてよい。従って、本発明の複数の実施形態は第２のダイ６３１の幅全体が支持されることを可能にする。
一実施形態によれば、図６Ｂに示されるパッケージの処理は図３Ｈ〜３Ｉに関連して図示されて上記されたのと実質的に同一の加工工程を続けてよく、従ってここでは詳細に反復しない。例えば、一実施形態において、セカンドレベルインターコネクトは基材６１０の第２の面６６２の上部に任意に形成されてよい。さらに、実施形態は、個別の複数のパッケージを形成するべく複数の単体化ラインに沿って基材６１０を個片化することを含んでよい。
従って、本発明の複数の実施形態は、上記した有害な問題を経験することなく第２のダイ６３１を電気的かつ機械的にデバイスダイ６３０に結合することが可能である。例えば、複数のＬＭＩパッド６５５は、第２のダイ６３１の拡張した幅を支持するために用られる補強層６２０の形成中に高圧力には曝されない。なぜなら、補強層６２０は、デバイスダイ６３０が基材に取り付けられる前に基材６１０に形成されるからである。さらに、複数のＬＭＩパッド６５５はモールドに接触しないので、デバイスダイ６３０にＥＳＤの損傷は生じない。さらに、モールド材料の残留物が複数のＬＭＩパッド６５５の上部に形成される虞はなく、従って、接合処理はより容易に、かつ、より信頼できるようになる。
図５は、一実施形態に係るコンピューティングデバイス５００を示す。コンピューティングデバイス５００は、ボード５０２を収容する。ボード５０２は、これらに限定されないが、プロセッサ５０４および少なくとも１つの通信チップ５０６を含む、複数のコンポーネントを含んでよい。プロセッサ５０４は、ボード５０２に対して物理的および電気的に結合される。いくつかの実施例において、少なくとも１つの通信チップ５０６もまた、ボード５０２に対して物理的および電気的に結合される。さらなる複数の実施例において、通信チップ５０６は、プロセッサ５０４の一部である。
複数の用途に応じて、コンピューティングデバイス５００は、ボード５０２に物理的および電気的に結合されてよく、または結合されなくてもよい他の複数のコンポーネントを含んでよい。これら他の複数のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラー、バッテリー、音声コーデック、映像コーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、マイクロ電子機械システム（ＭＥＭＳ）、スピーカ、カメラおよび（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）などのような）大容量記憶装置を含むが、これらに限定されるものではない。
通信チップ５０６は、コンピューティングデバイス５００へのまたはコンピューティングデバイス５００からのデータの送信のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を通じて、変調電磁放射の使用を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどの説明のために用いられてよい。この用語は、いくつかの実施形態ではそうではないかもしれないが、関連付けられたデバイスに有線がいっさい含まれていないことを意味するものではない。通信チップ５０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、同様に、３Ｇ、４Ｇ、５Ｇおよび以降に指定された任意の他の無線プロトコルを含む複数の無線規格または無線プロトコルのいずれかを実装してよいが、これらに限定されるものではない。コンピューティングデバイス５００は、複数の通信チップ５０６を含んでよい。例えば、第１の通信チップ５０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離ワイヤレス通信に専用化されてよいし、第２の通信チップ５０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ、およびその他などのような長距離無線通信に専用化されてよい。
コンピューティングデバイス５００のプロセッサ５０４は、プロセッサ５０４内にパッケージ化された集積回路ダイを含む。いくつかの実施形態において、本発明の一実施形態によれば、プロセッサの集積回路ダイは、テープ基材と、テープ基材の上部でデバイスダイを囲む補強層とを有するデバイスパッケージ内にパッケージ化される。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、この電子データを、レジスタおよび／またはメモリに貯蔵され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部分のことを指してよい。
通信チップ５０６もまた、通信チップ５０６内にパッケージ化された集積回路ダイを含む。別の実施形態によれば、通信チップの集積回路ダイは、本発明の実施形態に従って、テープ基材とテープ基材の上部でデバイスダイを囲む補強層とを有するデバイスパッケージ内にパッケージ化される。
本発明の一実施形態によれば、さらなる複数の実施例において、コンピューティングデバイス５００内に収納される他のコンポーネントは、テープ基材と、テープ基材上部でデバイスダイを囲む補強層とを有するデバイスパッケージ内にパッケージ化された複数のデバイスなど、１または複数のデバイスを含む集積回路ダイを備えてよい。
様々な実施例において、コンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレイヤ、または、デジタルビデオレコーダであってよい。さらなる複数の実施例において、コンピューティングデバイス５００は、データを処理する任意の他の電子デバイスであってよい。
本発明の一実施形態は、デバイスパッケージの製造方法であって、基材の上部に補強層を形成する段階であって１または複数の開口が補強層を通って形成される段階と、複数の開口のうちの１つにデバイスダイを配置する段階と、デバイスダイと基材との間に位置する１または複数の半田バンプをリフローすることでデバイスダイを基材に接合する段階と、を備える、デバイスパッケージの製造方法を含んでよい。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、補強層を形成する段階は、基材の表面の上部にモールドを配置する段階と、モールド内にモールド材料を注入する段階と、モールドを基材から除去する段階とを有する。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、モールドは、１または複数の凹部と、コンプライアントライナーとを有する。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、モールド材料は、射出成型プロセスを用いてモールドに注入される。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、射出成型プロセスは、真空補助射出成型プロセスである。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、モールド材料はエポキシである。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、エポキシは複数の強化粒子を有する。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、補強層を形成する段階は、補強層の表面に接着層を加える段階と、基材の上部に補強層を配置する段階とを有し、接着層は機械的に補強層を基材に結合する。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、補強層は、鋼、ステンレス鋼またはアルミニウムである。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、１または複数の半田バンプは、デバイスダイが開口内に配置されるのに先立って、デバイスダイに形成される。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、１または複数の半田バンプのそれぞれは、デバイスダイの集積回路に電気的に結合された別個の複数の金属ピラーに形成される。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、デバイスダイの第１縁部と、開口の第１側壁との間の第１間隙は、デバイスダイの第２縁部と、開口の第２側壁との間の第２間隙よりも大きい。さらなる実施形態は電気的かつ機械的に第２のダイをデバイスダイの上面に結合する段階をさらに備えるデバイスパッケージの製造を含んでよく、第２のダイの幅は開口の幅よりも大きく、第２のダイの一部は補強層により支持される。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、第２のダイは、デバイスダイに形成された１または複数のスルービアと、デバイスダイの表面の上部に形成された１または複数の導電配線と、デバイスダイの表面の上部に形成された１または複数のローカルメモリインターコネクトとによりデバイスダイの集積回路に電気的に結合されたメモリダイである。さらなる実施形態はデバイスパッケージの製造を含んでよく、ここで、基材の厚さは、およそ１００μｍより小さい。
本発明の一実施形態は、デバイスパッケージであって、自身の第１の面の上部に形成された１または複数の導電配線を有する基材と、基材の第１の面から、基材の第１の面とは反対の基材の第２の面まで形成された１または複数の導電性スルービアと、１または複数の導電配線の複数の部分を露出させる１または複数の開口を有する、基材の上部に形成された補強層と、１または複数の半田バンプにより１または複数の導電配線に電気的に結合されたデバイスダイとを備え、複数の導電性ビアの１または複数は導電配線に電気的に結合されるデバイスパッケージを含んでよい。さらなる実施形態はデバイスパッケージを含んでよく、ここで、補強層はエポキシ材料である。さらなる実施形態はデバイスパッケージを含んでよく、ここで、補強層は接着層により基材に結合される。さらなる実施形態はデバイスパッケージを含んでよく、ここで、補強層は鋼、ステンレス鋼、またはアルミニウムである。さらなる実施形態は、基材の複数の部分の上部と、複数の導電配線の複数の部分の上部とに形成された半田レジスト層と、補強層内の開口により露出された半田レジスト層の複数の部分を通って形成された１または複数の半田レジスト開口とをさらに備えるデバイスパッケージを含んでよい。さらなる実施形態はデバイスパッケージを含んでよく、ここで、デバイスダイの第１縁部と、開口の第１側壁との間の第１間隙は、デバイスダイの第２縁部と、開口の第２側壁との間の第２間隙よりも大きい。さらなる実施形態はデバイスダイの上面に機械的かつ電気的に結合された第２のダイをさらに備えるデバイスパッケージを含んでよく、第２のダイの幅は、開口の幅よりも大きく、第２のダイの一部は、補強層により支持される。
本発明の一実施形態はデバイスパッケージであって、自身の第１の面の上部に形成された１または複数の導電配線を有し、厚さが１００μｍより小さい基材と、基材の第１の面から、基材の第１の面とは反対の基材の第２の面まで形成された１または複数の導電性スルービアであって、それぞれ導電配線に電気的に結合された１または複数の導電性スルービアと、基材の上部に形成され、複数の導電配線の複数の部分を露出する１または複数の開口を有する補強層と、１または複数の半田バンプにより１または複数の導電配線に電気的に結合されたデバイスダイと、デバイスダイと基材との間で、かつ１または複数の半田バンプの周りに配置されたアンダーフィル材料と、デバイスダイの上面に機械的かつ電気的に結合された第２のダイであって、基材の第２の面に形成された１または複数のセカンドレベルインターコネクトとを備え、第２のダイの幅は開口の幅よりも大きく、第２のダイの一部は補強層により支持されるデバイスパッケージを含んでよい。さらなる実施形態は、補強層と基材との間に形成された接着層をさらに備えるデバイスパッケージを含んでよく、補強層は、鋼、ステンレス鋼またはアルミニウムである。さらなる実施形態はデバイスパッケージを含んでよく、ここで、デバイスダイの第１縁部と、開口の第１側壁との間の第１間隙は、デバイスダイの第２縁部と、開口の第２側壁との間の第２間隙よりも大きい。

Claims (23)

  1. デバイスパッケージの製造方法であって、
    基材の上部に補強層を形成する段階であって１または複数の開口が前記補強層を通って形成される段階と、
    前記複数の開口のうちの１つの開口にデバイスダイを配置する段階と、
    前記デバイスダイと前記基材との間に位置する１または複数の半田バンプをリフローすることで前記デバイスダイを前記基材に接合する段階と、
    を備え、
    電気的かつ機械的に第２のダイを前記デバイスダイの上面に結合する段階をさらに備え、
    前記第２のダイの幅は前記開口の幅よりも大きく、
    前記第２のダイの一部は前記補強層により支持される、デバイスパッケージの製造方法。
  2. 前記補強層を形成する段階は、
    前記基材の表面の上部にモールドを配置する段階と、
    前記モールド内にモールド材料を注入する段階と、
    前記モールドを前記基材から除去する段階と
    を有する、請求項１に記載のデバイスパッケージの製造方法。
  3. 前記モールドは、１または複数の凹部と、コンプライアントライナーとを有する、請求項２に記載のデバイスパッケージの製造方法。
  4. 前記モールド材料は、射出成型プロセスを用いて前記モールドに注入される、請求項２または３に記載のデバイスパッケージの製造方法。
  5. 前記射出成型プロセスは、真空補助射出成型プロセスである、請求項４に記載のデバイスパッケージの製造方法。
  6. 前記モールド材料はエポキシである、請求項２から５の何れか１項に記載のデバイスパッケージの製造方法。
  7. 前記エポキシは複数の強化粒子を有する、請求項６に記載のデバイスパッケージの製造方法。
  8. 前記補強層を形成する段階は、
    前記補強層の表面に接着層を加える段階と、
    前記基材の上部に前記補強層を配置する段階と
    を有し、
    前記接着層は機械的に前記補強層を前記基材に結合する、請求項１に記載のデバイスパッケージの製造方法。
  9. 前記補強層は、鋼、ステンレス鋼またはアルミニウムである、請求項８に記載のデバイスパッケージの製造方法。
  10. 前記１または複数の半田バンプは、
    前記デバイスダイが前記開口に配置されるのに先立って、前記デバイスダイに形成される、請求項１から９の何れか１項に記載のデバイスパッケージの製造方法。
  11. 前記１または複数の半田バンプのそれぞれは、
    前記デバイスダイの集積回路に電気的に結合された別個の複数の金属ピラーに形成される、請求項１から１０の何れか１項に記載のデバイスパッケージの製造方法。
  12. 前記デバイスダイの第１縁部と、前記開口の第１側壁との間の第１間隙は、
    前記第１縁部と対向する側に設けられる前記デバイスダイの第２縁部と、前記複数の開口のうちの前記１つの開口の第２側壁との間の第２間隙よりも大きい、請求項１から１１の何れか１項に記載のデバイスパッケージの製造方法。
  13. 前記第２のダイは、
    前記デバイスダイに形成された１または複数の半田バンプと、前記デバイスダイの表面の上部に形成された１または複数の導電配線と、前記デバイスダイの表面の上部に形成された１または複数のローカルメモリインターコネクトとにより前記デバイスダイの集積回路に電気的に結合されたメモリダイである、請求項１２に記載のデバイスパッケージの製造方法。
  14. 前記基材の厚さは、１００μｍより小さい、請求項１から１３の何れか１項に記載のデバイスパッケージの製造方法。
  15. デバイスパッケージであって、
    自身の第１の面の上部に形成された１または複数の導電配線を有する基材と、
    前記基材の前記第１の面から、前記基材の前記第１の面とは反対の前記基材の第２の面まで形成された１または複数の導電性スルービアと、
    前記複数の導電配線の複数の部分を露出させる１または複数の開口を有する、前記基材の上部に形成された補強層と、
    １または複数の半田バンプにより前記１または複数の導電配線に電気的に結合されたデバイスダイと
    を備え、
    導電性ビアの１または複数は導電配線に電気的に結合され、
    前記デバイスダイの上面に機械的かつ電気的に結合された第２のダイをさらに備え、
    前記第２のダイの幅は、前記開口の幅よりも大きく、
    前記第２のダイの一部は、前記補強層により支持される、デバイスパッケージ。
  16. 前記補強層はエポキシ材料である、請求項１５に記載のデバイスパッケージ。
  17. 前記補強層は接着層により前記基材に結合される、請求項１５または１６に記載のデバイスパッケージ。
  18. 前記補強層は鋼、ステンレス鋼、またはアルミニウムである、請求項１５から１７の何れか１項に記載のデバイスパッケージ。
  19. 前記基材の複数の部分の上部と、前記複数の導電配線の複数の部分の上部とに形成された半田レジスト層と、
    前記補強層内の前記開口により露出された前記半田レジスト層の複数の部分を通って形成された１または複数の半田レジスト開口と
    をさらに備える、請求項１５から１８の何れか１項に記載のデバイスパッケージ。
  20. 前記デバイスダイの第１縁部と、前記開口の第１側壁との間の第１間隙は、
    前記第１縁部と対向する側に設けられる前記デバイスダイの第２縁部と、前記開口の第２側壁との間の第２間隙よりも大きい、請求項１５から１９の何れか１項に記載のデバイスパッケージ。
  21. デバイスパッケージであって、
    自身の第１の面の上部に形成された１または複数の導電配線を有し、厚さが１００μｍより小さい基材と、
    前記基材の前記第１の面から、前記基材の前記第１の面とは反対の前記基材の第２の面まで形成された１または複数の導電性スルービアであって、当該１または複数の導電性ビアのそれぞれが導電配線に電気的に結合された１または複数の導電性スルービアと、
    前記基材の上部に形成され、前記複数の導電配線の複数の部分を露出する１または複数の開口を有する補強層と、
    １または複数の半田バンプにより前記１または複数の導電配線に電気的に結合されたデバイスダイと、
    前記デバイスダイと前記基材との間で、かつ前記１または複数の半田バンプの周りに配置されたアンダーフィル材料と、
    前記デバイスダイの上面に機械的かつ電気的に結合された第２のダイと、
    前記基材の前記第２の面に形成された１または複数のセカンドレベルインターコネクトと
    を備え、
    前記第２のダイの幅は前記開口の幅よりも大きく、
    前記第２のダイの一部は前記補強層により支持されるデバイスパッケージ。
  22. 前記補強層と前記基材との間に形成された接着層をさらに備え、
    前記補強層は、鋼、ステンレス鋼またはアルミニウムである、請求項２１に記載のデバイスパッケージ。
  23. 前記デバイスダイの第１縁部と、前記開口の第１側壁との間の第１間隙は、
    前記デバイスダイの第２縁部と、前記開口の第２側壁との間の第２間隙よりも大きい、請求項２１または２２に記載のデバイスパッケージ。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899238B2 (en) * 2014-12-18 2018-02-20 Intel Corporation Low cost package warpage solution
US9691675B1 (en) 2015-12-22 2017-06-27 Intel Corporation Method for forming an electrical device and electrical devices
US10177060B2 (en) 2016-10-21 2019-01-08 Powertech Technology Inc. Chip package structure and manufacturing method thereof
DE102017117802B4 (de) 2016-11-14 2024-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US10141253B2 (en) * 2016-11-14 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10178755B2 (en) 2017-05-09 2019-01-08 Unimicron Technology Corp. Circuit board stacked structure and method for forming the same
US10685922B2 (en) 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
TWI685284B (zh) * 2018-12-11 2020-02-11 欣興電子股份有限公司 封裝結構及其製造方法
US10950535B2 (en) 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10714448B2 (en) 2017-05-09 2020-07-14 Unimicron Technology Corp. Chip module with porous bonding layer and stacked structure with porous bonding layer
US10446521B2 (en) * 2017-11-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating an integrated fan-out package
US10797007B2 (en) * 2017-11-28 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11101260B2 (en) * 2018-02-01 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a dummy die of an integrated circuit having an embedded annular structure
US10943843B2 (en) * 2019-01-07 2021-03-09 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
US11088086B2 (en) * 2019-04-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11164804B2 (en) 2019-07-23 2021-11-02 International Business Machines Corporation Integrated circuit (IC) device package lid attach utilizing nano particle metallic paste
TWI689023B (zh) * 2019-07-25 2020-03-21 力成科技股份有限公司 堆疊式半導體封裝結構
US11031353B2 (en) 2019-08-23 2021-06-08 Micron Technology, Inc. Warpage control in microelectronic packages, and related assemblies and methods
CN112670191A (zh) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
US11183474B2 (en) * 2019-11-04 2021-11-23 Advanced Semiconductor Engineering, Inc. Electronic device package and method for manufacturing the same
US11482461B2 (en) 2019-12-31 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method for making the same
US11552029B2 (en) * 2020-09-04 2023-01-10 Micron Technology, Inc. Semiconductor devices with reinforced substrates
US12021060B2 (en) * 2020-09-22 2024-06-25 Western Digital Technologies, Inc. Reducing keep-out-zone area for a semiconductor device
KR20220135447A (ko) 2021-03-30 2022-10-07 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US12087733B2 (en) * 2021-05-13 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with multiple types of underfill and method forming the same
US11908764B2 (en) * 2021-08-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including a circuit substrate having a cavity and a floor plate embedded in a dielectric material and a semiconductor die disposed in the cavity
US11973058B2 (en) * 2021-11-25 2024-04-30 International Business Machines Corporation Multiple die assembly
TWI804195B (zh) * 2022-02-17 2023-06-01 南茂科技股份有限公司 半導體封裝結構及其製造方法
US20230411251A1 (en) * 2022-06-16 2023-12-21 Stmicroelectronics, Inc. Thin substrate package and lead frame
CN118136571B (zh) * 2024-05-08 2024-07-02 合肥中航天成电子科技有限公司 一种封装用基板及半导体封装设备

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3584948B2 (ja) 1995-04-14 2004-11-04 京セラケミカル株式会社 液状樹脂の封止成形方法
JP2924840B2 (ja) * 1997-02-13 1999-07-26 日本電気株式会社 Ｔａｐｅ−ＢＧＡタイプの半導体装置
US6112875A (en) * 1997-12-15 2000-09-05 Gibson; Edward F. Conveyor frame roller shaft alignment strip and conveyor repair method
US6188582B1 (en) * 1998-12-18 2001-02-13 Geoffrey Peter Flexible interconnection between integrated circuit chip and substrate or printed circuit board
JP2000243867A (ja) 1999-02-24 2000-09-08 Hitachi Ltd 半導体装置及びその製造方法並びに半導体装置の積層構造並びに半導体装置の実装構造
US6395124B1 (en) * 1999-07-30 2002-05-28 3M Innovative Properties Company Method of producing a laminated structure
US6277672B1 (en) * 1999-09-03 2001-08-21 Thin Film Module, Inc. BGA package for high density cavity-up wire bond device connections using a metal panel, thin film and build up multilayer technology
US6287890B1 (en) * 1999-10-18 2001-09-11 Thin Film Module, Inc. Low cost decal material used for packaging
US6507119B2 (en) * 2000-11-30 2003-01-14 Siliconware Precision Industries Co., Ltd. Direct-downset flip-chip package assembly and method of fabricating the same
US20030170450A1 (en) * 2002-03-05 2003-09-11 Stewart Steven L. Attachment of surface mount devices to printed circuit boards using a thermoplastic adhesive
JP2004158474A (ja) 2002-11-01 2004-06-03 Murata Mfg Co Ltd ベアチップ部品を使用した電子部品の製造方法
TWI241675B (en) * 2003-08-18 2005-10-11 Siliconware Precision Industries Co Ltd Chip carrier for semiconductor chip
TWI237364B (en) * 2004-12-14 2005-08-01 Advanced Semiconductor Eng Flip chip package with anti-floating mechanism
TWI251316B (en) 2004-12-22 2006-03-11 Ind Tech Res Inst Chip package structure
TWI267967B (en) * 2005-07-14 2006-12-01 Chipmos Technologies Inc Chip package without a core and stacked chip package structure using the same
TWI317995B (en) 2006-11-22 2009-12-01 Lu Wei Hua Anti-warpage structure of semiconductor device
TWI419242B (zh) * 2007-02-05 2013-12-11 Chipmos Technologies Inc 具有加強物的凸塊結構及其製造方法
JP5394625B2 (ja) * 2007-10-05 2014-01-22 新光電気工業株式会社 配線基板及びその製造方法
US8110446B2 (en) * 2008-03-25 2012-02-07 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a post/base heat spreader and a conductive trace
US8378372B2 (en) * 2008-03-25 2013-02-19 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and horizontal signal routing
US20110163348A1 (en) * 2008-03-25 2011-07-07 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and inverted cavity in bump
US8354688B2 (en) * 2008-03-25 2013-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base/ledge heat spreader, dual adhesives and cavity in bump
US8269336B2 (en) * 2008-03-25 2012-09-18 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and signal post
DE102008019571A1 (de) * 2008-04-18 2009-10-22 Giesecke & Devrient Gmbh Chipkarte und Verfahren zu deren Herstellung
JP5245917B2 (ja) 2009-03-03 2013-07-24 凸版印刷株式会社 半導体装置
US8405211B2 (en) * 2009-05-08 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Bump pad structure
US20110096507A1 (en) * 2009-10-24 2011-04-28 Kester, Inc. Microelectronic thermal interface
US9059187B2 (en) * 2010-09-30 2015-06-16 Ibiden Co., Ltd. Electronic component having encapsulated wiring board and method for manufacturing the same
US8343808B2 (en) * 2010-11-22 2013-01-01 Bridge Semiconductor Corporation Method of making stackable semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
WO2012122388A2 (en) * 2011-03-08 2012-09-13 Georgia Tech Research Corporation Chip-last embedded interconnect structures and methods of making the same
KR102038407B1 (ko) * 2012-02-27 2019-10-30 삼성전자주식회사 배선 기판 및 이를 포함하는 반도체 모듈
KR101894125B1 (ko) 2012-09-14 2018-08-31 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
US8643184B1 (en) * 2012-10-31 2014-02-04 Intel Corporation Crosstalk polarity reversal and cancellation through substrate material tuning
US8836098B1 (en) * 2013-05-15 2014-09-16 Freescale Semiconductor, Inc. Surface mount semiconductor device with solder ball reinforcement frame
US9305853B2 (en) * 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
US9604340B2 (en) * 2013-12-13 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Carrier head having abrasive structure on retainer ring
US9356009B2 (en) * 2014-05-27 2016-05-31 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
US9391029B2 (en) * 2014-06-12 2016-07-12 Kabushiki Kaisha Toshiba Electronic device
US9355983B1 (en) * 2014-06-27 2016-05-31 Stats Chippac Ltd. Integrated circuit packaging system with interposer structure and method of manufacture thereof
US9899238B2 (en) * 2014-12-18 2018-02-20 Intel Corporation Low cost package warpage solution
DE112015007232T5 (de) * 2015-12-23 2019-02-28 Intel IP Corporation Auf eplb/ewlb basierendes pop für hbm oder kundenspezifischer gehäusestapel
US10629468B2 (en) * 2016-02-11 2020-04-21 Skyworks Solutions, Inc. Device packaging using a recyclable carrier substrate
US10679949B2 (en) * 2016-03-11 2020-06-09 Mediatek Inc. Semiconductor package assembly with redistribution layer (RDL) trace
US10770405B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
EP4220694A3 (en) * 2018-01-12 2024-01-17 INTEL Corporation First layer interconnect first on carrier approach for emib patch
WO2021061246A1 (en) * 2019-09-25 2021-04-01 Intel Corporation Molded interconnects in bridges for integrated-circuit packages
JP2021093516A (ja) * 2019-12-11 2021-06-17 インテル・コーポレーション 集積回路パッケージのためのコンポジットブリッジダイツーダイ相互接続
DE102020119293A1 (de) * 2020-03-12 2021-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Die-stapelstruktur und verfahren zum bilden derselben
US11488901B2 (en) * 2020-04-29 2022-11-01 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
US11621245B2 (en) * 2020-06-03 2023-04-04 Micron Technology, Inc. Microelectronic device packages with EMI shielding, methods of fabricating and related electronic systems
US20230116326A1 (en) * 2021-10-13 2023-04-13 Mediatek Inc. Semiconductor package with tsv die
US20230369188A1 (en) * 2022-05-13 2023-11-16 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
US20230395526A1 (en) * 2022-06-02 2023-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and methods of manufacturing
US20240107148A1 (en) * 2022-09-23 2024-03-28 Apple Inc. Camera Module Substrate Designs
US20240170411A1 (en) * 2022-11-18 2024-05-23 Adeia Semiconductor Bonding Technologies Inc. Scribe lane reinforcement

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