JP6116766B1 - 処理装置および処理システム - Google Patents
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Abstract
Description
本発明の他の態様の処理装置は、第1クロックを出力する発振器に接続され、当該第1クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第1クロックに基づき、前記第1クロックの周波数に対し所定比の周波数を有する第2クロックを生成して出力する位相同期回路と、前記位相同期回路に設けられ、前記第1クロックと前記第2クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、前記第2クロックに基づき所定の処理を行なう演算部と、前記第2クロックにおける隣り合う2つのクロック信号を比較し、所定の位相差を検出した場合に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記検出部が前記検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。
また、この実施の形態により、この発明が限定されるものではない。さらに、図面の記載において、同一部分には同一の符号を付している。
2×第1クロック信号のクロック数 = 第2クロック信号のクロック数・・・(1)
となる。
2×第1クロック信号のクロック数 ≠ 第2クロック信号のクロック数・・・(2)
となる。
次に、本発明の第2の実施形態について説明する。
2×第1クロック信号のクロック数 = 第2クロック信号のクロック数・・・(3)
となり、
同様に、カウンタ141とカウンタ142bとのカウンタ値の関係も、上述したクロック周波数の所定比に応じて、
3×第1クロック信号のクロック数 = 第3クロック信号のクロック数・・・(4)
となる。
2×第1クロック信号のクロック数 ≠ 第2クロック信号のクロック数・・・(5)
となり、
同様に、カウンタ141とカウンタ142bとのカウンタ値の関係は、
3×第1クロック信号のクロック数 ≠ 第3クロック信号のクロック数・・・(6)
となる。
次に、本発明の第3の実施形態について説明する。
Claims (7)
- 第1クロックを出力する発振器に接続され、当該第1クロックを入力するプログラマブル論理回路と、
前記プログラマブル論理回路の回路情報を記憶したメモリと、
を有し、
前記プログラマブル論理回路は、
前記第1クロックに基づき、前記第1クロックの周波数に対し所定比の周波数を有する第2クロックを生成して出力する位相同期回路と、
前記位相同期回路に設けられ、前記第1クロックと前記第2クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、
前記第2クロックに基づき所定の処理を行なう演算部と、
前記第1クロックと前記第2クロックとの周波数の比を検出し、検出した当該比と前記所定比とを比較して一致しない場合に所定の異常信号を出力する監視部と、
前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記検出部が前記検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、
を具備することを特徴とする処理装置。 - 第1クロックを出力する発振器に接続され、当該第1クロックを入力するプログラマブル論理回路と、
前記プログラマブル論理回路の回路情報を記憶したメモリと、
を有し、
前記プログラマブル論理回路は、
前記第1クロックに基づき、前記第1クロックの周波数に対し所定比の周波数を有する第2クロックを生成して出力する位相同期回路と、
前記位相同期回路に設けられ、前記第1クロックと前記第2クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、
前記第2クロックに基づき所定の処理を行なう演算部と、
前記第2クロックにおける隣り合う2つのクロック信号を比較し、所定の位相差を検出した場合に所定の異常信号を出力する監視部と、
前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記検出部が前記検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、
を具備することを特徴とする処理装置。 - 第1クロックを出力する発振器に接続され、当該第1クロックを入力するプログラマブル論理回路と、
前記プログラマブル論理回路の回路情報を記憶したメモリと、
を有し、
前記プログラマブル論理回路は、
前記第1クロックに基づき、前記第1クロックの周波数に対し第1所定比の周波数を有する第2クロックを生成して出力する第1位相同期回路と、
前記第1クロックに基づき、前記第1クロックの周波数に対し第2所定比の周波数を有する第3クロックを生成して出力する第2位相同期回路と、
前記第1位相同期回路に設けられ、前記第1クロックと前記第2クロックとの非同期状態を検出し、所定の第1検出信号を出力する第1検出部と、
前記第2位相同期回路に設けられ、前記第1クロックと前記第3クロックとの非同期状態を検出し、所定の第2検出信号を出力する第2検出部と、
前記第2クロックに基づき所定の処理を行なう第1演算回路と、前記第3クロックに基づき所定の処理を行なう第2演算回路と、を備える演算部と、
前記第2クロックと前記第3クロックとの少なくとも一方のクロックが所定の異常な状態の際に所定の異常信号を出力する監視部と、
前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記第1検出部が前記第1検出信号を出力した場合にも前記リセット信号を生成し、さらに、前記第2検出部が前記第2検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、
を具備することを特徴とする処理装置。 - 前記監視部は、前記第1クロックと前記第2クロックとの周波数の比を検出し、検出した前記比が前記第1所定比と一致しない場合と、前記第1クロックと前記第3クロックとの周波数の比を検出し、検出した前記比が前記第2所定比と一致しない場合と、の少なくとも一方の場合が生じた際に前記異常信号を出力する
ことを特徴とする請求項3に記載の処理装置。 - 前記請求項1に記載の処理装置と、
前記プログラマブル論理回路に対して前記第1クロックを出力する前記発振器と、
を備えることを特徴とする処理システム。 - 前記請求項2に記載の処理装置と、
前記プログラマブル論理回路に対して前記第1クロックを出力する前記発振器と、
を備えることを特徴とする処理システム。 - 前記請求項3に記載の処理装置と、
前記プログラマブル論理回路に対して前記第1クロックを出力する前記発振器と、
を備えることを特徴とする処理システム。
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