JP6109489B2 - Ｅｌ表示装置 - Google Patents

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Description

本発明は、ＥＬ表示装置、当該ＥＬ表示装置を具備する電子機器に関する。
表示装置の表示素子を駆動するためのトランジスタは、ガラス基板等に形成されるシリコン膜などによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いが、ガラス基板の大面積化には適していないため、中小型の表示装置に用いられている。
多結晶シリコンを用いたトランジスタを用いて、ＥＬ素子等の発光素子を駆動する表示装置（ＥＬ表示装置）では、画素毎の多結晶シリコンを用いたトランジスタのしきい値電圧及び移動度のばらつきが生じる。特許文献１ではトランジスタのしきい値電圧及び移動度のばらつきを低減するための構成を開示している。
特開２００７−３１０３１１号公報
図２３に特許文献１の画素の構成である画素８００を示す。画素８００はサンプリング用トランジスタ８０１、駆動用トランジスタ８０２、ＥＬ素子８０３、容量素子８０４、容量素子８０５、信号線８０６、走査線８０７、電源線８０８及び共通電極８０９より構成される。
また図２４はＥＬ表示装置のブロック図である。ＥＬ表示装置９００は画素部９０４の中に画素８００をマトリクス状に配置し、図２４に示すように画素部９０４の周囲に、信号線駆動回路９０１、走査線駆動回路９０２及び電源線駆動回路９０３を配置する。信号線駆動回路９０１は信号線８０６、走査線駆動回路９０２は走査線８０７、電源線駆動回路９０３は電源線８０８をそれぞれ駆動する。
特許文献１の構成では、サンプリング用トランジスタ８０１及び駆動用トランジスタ８０２にｎチャネル型のトランジスタを用いている。また通常のＥＬ表示装置では電源線のアノード電圧を外部の固定電圧源から供給するのに対し、特許文献１の構成では電源線駆動回路９０３により電源線８０８の電圧を行毎に走査している。また特許文献１の構成では、前述の電源線８０８の駆動の他、複数の動作の遷移を経ることによって、駆動用トランジスタ８０２のしきい値電圧及び移動度のばらつきの補正と、ＥＬ素子８０３の劣化対策を実現している。動作の詳細については、特開２００７−３１０３１１号公報を参照すればよい。
その結果、駆動用トランジスタ８０２のしきい値電圧及び移動度のばらつき、並びにＥＬ素子８０３の劣化の影響の小さい、ムラの少ないＥＬ表示装置を実現できる。
しかしながら特許文献１に記載された技術は、多結晶シリコンを用いたトランジスタのため、トランジスタを形成する基板の大型化が難しいという課題が生じる。これは、多結晶シリコンをガラス基板上に形成する低温プロセスの場合、レーザ結晶化を使用するが、レーザ結晶化は大型化が難しいためである。
一方でアモルファスシリコンを用いたトランジスタでＥＬ表示装置を構成する場合、トランジスタを形成する基板の大型化は可能であるものの、トランジスタの移動度が低い。そのため、図２４における回路構成の電源線駆動回路９０３をアモルファスシリコンを用いたトランジスタで構成する場合、多くの電流を流すことができないという課題が生じる。
図２３、２４において電源線駆動回路９０３は走査線駆動回路９０２と同様にオンとオフを繰り返して所定の動作を行う。走査線駆動回路９０２は走査線８０７に対して電圧供給するのみであるが、電源線駆動回路９０３は電源線８０８に対してＥＬ素子８０３の発光のための電流を供給しなければならず、大きな電流供給能力が、回路を構成するトランジスタに必要である。
そこで本発明の一態様においては、画素部と同じ絶縁基板上において、大きな電流供給能力が得られるトランジスタで構成される電源線駆動回路を備えたＥＬ表示装置を提供することを課題の一とする。
本明細書で開示する本発明の一態様は絶縁基板上に複数の画素と複数の信号線、複数の走査線、及び複数の電源線を有するアクティブマトリクス型表示装置において、絶縁基板上に電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上、好ましくは１２０ｃｍ２／Ｖｓ以上を有する酸化物半導体のトランジスタを有し、トランジスタを１つの構成要素とする電源線駆動回路を有するＥＬ表示装置である。
本明細書で開示する本発明の一態様は、絶縁基板上に複数の画素と複数の信号線、複数の走査線、複数の電源線を有するアクティブマトリクス型のＥＬ表示装置であり、絶縁基板上に、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上であるトランジスタを有し、トランジスタを１つの構成要素とする電源線駆動回路を有し、トランジスタは、酸化物半導体層を有するＥＬ表示装置が好ましい。
本明細書で開示する本発明の一態様は、絶縁基板上に複数の画素と複数の信号線、複数の走査線、複数の電源線を有するアクティブマトリクス型のＥＬ表示装置であり、絶縁基板上に、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上であるトランジスタを有し、トランジスタを１つの構成要素とする電源線駆動回路及び走査線駆動回路を有し、トランジスタは、酸化物半導体層を有するＥＬ表示装置が好ましい。
本明細書で開示する本発明の一態様は、絶縁基板上に複数の画素と複数の信号線、複数の走査線、複数の電源線を有するアクティブマトリクス型のＥＬ表示装置であり、絶縁基板上に、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上であるトランジスタを有し、トランジスタを１つの構成要素とする電源線駆動回路、走査線駆動回路、及び信号線駆動回路を有し、トランジスタは、酸化物半導体層を有するＥＬ表示装置が好ましい。
本発明の一態様において、トランジスタの電界効果移動度が１２０ｃｍ２／Ｖｓ以上であるＥＬ表示装置が好ましい。
本発明の一態様において、画素が有するサンプリング用トランジスタ及び駆動用トランジスタは、酸化物半導体層を有するＥＬ表示装置が好ましい。
本発明の一態様において、酸化物半導体層は、ゲート絶縁層を介してゲート電極層と重なるチャネル形成領域を少なくとも有するＥＬ表示装置が好ましい。
本発明の一態様において、酸化物半導体層は、高純度化された酸化物半導体層であるＥＬ表示装置が好ましい。
本発明の一態様において、高純度化された酸化物半導体層は、Ｉｎ、Ｓｎ、Ｚｎから選ばれた少なくとも一種の元素を含む酸化物半導体であるＥＬ表示装置が好ましい。
本発明の一態様において、前述した電界効果移動度を向上させる手段は、第１に、トランジスタを構成する酸化物半導体の近接の絶縁膜または／及びイオン注入により酸化物半導体へ酸素を供給し、一部がキャリア発生源となる酸素欠損を低減することである。また電界効果移動度を向上させる手段として、第２に、トランジスタの作製工程において、酸化物半導体を高純度化し、一部がキャリア発生源となる水素濃度を極めて低くすることである。
具体的に本発明の一態様における酸化物半導体の作製工程について、図１（Ａ）乃至（Ｄ）に断面図を示し、以下で説明する。
まず加熱処理により酸素を放出する下地絶縁膜１０を形成し、該下地絶縁膜１０上に積層して酸化物半導体膜１１を形成する（図１（Ａ））。そして積層した下地絶縁膜１０及び酸化物半導体膜１１に、第１の加熱処理を行う（図１（Ｂ））。
ゲート絶縁層等として機能する下地絶縁膜１０として、加熱処理により酸素を放出する絶縁膜を設けることにより、酸化物半導体膜１１中に生じる酸素欠損を、後に行う加熱処理によって補償することができる。酸化物半導体膜１１中の酸素欠損は一部がキャリア発生源となるため、得られるトランジスタのしきい値電圧を変動させる要因となりうる。
また、加熱処理により酸素を放出する下地絶縁膜１０を設けることにより、下地絶縁膜１０と酸化物半導体膜１１との界面準位を低減することができる。該界面準位は、得られるトランジスタの動作に関連して生じる電荷をトラップすることがあるため、トランジスタの信頼性を低下させる原因となりうる。
なお、下地絶縁膜１０は平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。下地絶縁膜１０に対し、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などの平坦化処理を行ってもよい。下地絶縁膜１０が平坦性を有することで、下地絶縁膜１０と酸化物半導体膜１１との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。
酸化物半導体膜１１は、特に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を用いると、高い電界効果移動度及び高い信頼性を有するトランジスタが得られるため好ましい。他にも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
なお、酸化物半導体膜１１は基板を加熱しつつ成膜すると、得られるトランジスタの電界効果移動度が向上するため好ましい。酸化物半導体膜１１の成膜時における基板加熱温度は、１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とする。酸化物半導体膜１１はスパッタリング法を用いて成膜すると好ましい。
なお、酸化物半導体膜１１は、２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上のバンドギャップを有する。酸化物半導体膜１１が上記の範囲のバンドギャップを有することにより、オフ電流の極めて小さいトランジスタを得ることができる。
なお、酸化物半導体膜１１は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜１１は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
第１の加熱処理は、減圧雰囲気（１０Ｐａ以下）、不活性雰囲気（窒素、希ガスなどの不活性ガスからなる雰囲気）または酸化性雰囲気（酸素、オゾン、亜酸化窒素などの酸化性ガスを１０ｐｐｍ以上含む雰囲気）において、２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下の温度で行う。
第１の加熱処理により、酸化物半導体膜１１中の水素などの不純物濃度を低減することができる。または下地絶縁膜１０と酸化物半導体膜１１との界面状態を良好にすることができる。酸化物半導体膜１１を成膜してから第１の加熱処理を行うため、下地絶縁膜１０から放出される酸素が外方拡散していくことを防止できる。なお、不活性雰囲気または減圧雰囲気で加熱処理を行った後、温度を下げずに雰囲気を変え、酸化性雰囲気での加熱処理を行っても構わない。このような方法で加熱処理を行うことで、不活性雰囲気または減圧雰囲気にて酸化物半導体膜１１から不純物を低減し、その後、酸化性雰囲気にて不純物の除去時に生じた酸素欠損を低減することができる。
なお、加熱処理、成膜には、不純物の少ないガスを用いる。具体的には、露点が−７０℃以下のガスを用いればよい。
第１の加熱処理を行った後、酸化物半導体膜１１を加工して島状の酸化物半導体膜１２にする。酸化物半導体膜１２の加工はフォトマスクを用いてレジストマスクを形成し、ドライエッチング法またはウェットエッチング法によってレジストマスクの被形成部をエッチングすればよい。このような加工工程をフォトリソグラフィ工程と呼ぶ。
次に、導電膜を成膜し、フォトリソグラフィ工程などによって加工して酸化物半導体膜と少なくとも一部が接するソース電極１３Ａ及びドレイン電極１３Ｂを形成する。
次に、層間絶縁膜として機能する上部絶縁膜１４を成膜する（図１（Ｃ））。上部絶縁膜１４として、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
次に、第２の加熱処理を行う（図１（Ｄ））。第２の加熱処理は第１の加熱処理と同様の条件で行えばよい。第２の加熱処理を行うことで、下地絶縁膜１０および上部絶縁膜１４から酸素が放出され、島状の酸化物半導体膜１２中の酸素欠損を低減できる。また、下地絶縁膜１０と島状の酸化物半導体膜１２との界面準位、島状の酸化物半導体膜１２と上部絶縁膜１４との界面準位を低減することができるため、得られるトランジスタの電界効果移動度を高め、しきい値電圧のばらつきを低減させ、かつ信頼性を向上させることができる。
以上の方法で、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。
なお、トランジスタの上部絶縁膜１４を覆ってさらに層間絶縁膜を設けると好ましい。層間絶縁膜を設けることにより、下地絶縁膜１０及び上部絶縁膜１４から放出される酸素がトランジスタから外方拡散していくことを防止できる。層間絶縁膜を設ける場合、層間絶縁膜を成膜した後に第２の加熱処理を行ってもよい。
このようにして得られたトランジスタは、高い電界効果移動度を有し（例えば、電界効果移動度が３１ｃｍ２／Ｖｓ以上）、しきい値電圧のばらつきが小さく、高い信頼性を有し（例えば、マイナスＢＴ試験によるしきい値電圧の変動幅が１Ｖ以下）、かつオフ電流を極めて小さくできる。
次いで酸化物半導体を高純度化することにより、絶縁ゲート型トランジスタの電界効果移動度を大きくすることができる理論について説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、式（１）のように表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、式（２）のように表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、式（３）で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（４）となる。
式（４）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに式（１）及び式（２）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、式（５）で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８ｅＶ、４．７ｅＶ、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図３乃至図５に示す。なお、計算に用いたトランジスタの断面構造を図６に示す。図６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３ａ及び半導体領域１０３ｃを有する。半導体領域１０３ａ及び半導体領域１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図６（Ａ）に示すトランジスタは、下地絶縁物１０１と、下地絶縁物１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される。トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３ｂと、ゲート１０５を有する。ゲート１０５の幅を３３ｎｍとする。
ゲート１０５と半導体領域１０３ｂの間には、ゲート絶縁膜１０４を有し、また、ゲート１０５の両側面には側壁絶縁物１０６ａ及び側壁絶縁物１０６ｂ、ゲート１０５の上部には、ゲート１０５と他の配線との短絡を防止するための絶縁物１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａ及び半導体領域１０３ｃに接して、ソース１０８ａ及びドレイン１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図６（Ｂ）に示すトランジスタは、下地絶縁物１０１と、酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート１０５とゲート絶縁膜１０４と側壁絶縁物１０６ａ及び側壁絶縁物１０６ｂと絶縁物１０７とソース１０８ａ及びドレイン１０８ｂを有する点で図６（Ａ）に示すトランジスタと同じである。
図６（Ａ）に示すトランジスタと図６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６ａ及び側壁絶縁物１０６ｂの下の半導体領域の導電型である。図６（Ａ）に示すトランジスタでは、側壁絶縁物１０６ａ及び側壁絶縁物１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３ａ及び半導体領域１０３ｃであるが、図６（Ｂ）に示すトランジスタでは、側壁絶縁物１０６ａ及び側壁絶縁物１０６ｂの下の半導体領域は真性の半導体領域１０３ｂである。すなわち、図６Ｂに示す半導体層において、半導体領域１０３ａ（半導体領域１０３ｃ）とゲート１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図３は、図６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３（Ｂ）は１０ｎｍとしたものであり、図３（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図４は、図６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図４（Ｂ）は１０ｎｍとしたものであり、図４（Ｃ）は５ｎｍとしたものである。
また、図５は、図６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図５（Ｂ）は１０ｎｍとしたものであり、図５（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図３では８０ｃｍ２／Ｖｓ程度であるが、図４では６０ｃｍ２／Ｖｓ程度、図５では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
以上説明した、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタは電界効果移動度が８０ｃｍ２／Ｖｓ以上、さらには１２０ｃｍ２／Ｖｓ以上と高く、画素部と同じ絶縁基板上において、大きな電流供給能力を得ることができる。
高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いることで、画素部と同じ絶縁基板上に、電源線駆動回路を備えたＥＬ表示装置を提供することができる。
本発明の一態様を示す断面図である。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 本発明の一態様を示すＥＬ表示装置の一態様を示す図である。 本発明の一態様を示すＥＬ表示装置の一態様を示す図である。 本発明の一態様を示すＥＬ表示装置の一態様を示す図である。 本発明の一態様を示すＥＬ表示装置の一態様を示す図である。 本発明の一態様であるトランジスタの作製方法を示す断面図。 本発明の一態様であるトランジスタの作製方法を示す断面図。 本発明の一態様であるトランジスタの上面図及び断面図。 本発明の一態様であるトランジスタの上面図及び断面図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 本発明の一態様を示すＥＬ表示装置の一態様を示す図である。 電子機器の一例を示す図である。 Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＸＲＤスペクトルを示す図。 Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＴＥＭ断面像。 Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＴＥＭ断面像。 ＥＬ表示装置の画素を説明する図。 ＥＬ表示装置のブロック図。
以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
（実施の形態１）
図７を用いて、本発明の実施形態を示す。図７（Ａ）はガラス基板１５０１上に、画素部１５０２、走査線駆動回路１５０３、電源線駆動回路１５０４を内蔵し、信号線駆動にアナログスイッチ１５０５を内蔵した表示装置である。図７（Ａ）では、一例として信号線駆動にアナログスイッチ１５０５を使用する例を示している。なお図７（Ａ）では、ＦＰＣ１５０６、ＦＰＣ１５０７、ＦＰＣ１５０８及びＦＰＣ１５０９を併せて示している。
図７（Ｂ）は電源線駆動回路１５０４のブロック図である。電源線駆動回路１５０４はシフトレジスタ１５１１＿１乃至１５１１＿ｎとインバータ１５１２＿１乃至１５１２＿ｎによって構成されている。インバータ１５１２＿１乃至１５１２＿ｎは、それぞれ電源線Ａ１乃至Ａｎを駆動する。
シフトレジスタ１５１１＿１乃至１５１１＿ｎのうちの任意の一つの回路は図８（Ａ）に示す公知の回路を複数段カスケード接続することで使用することができる。なお図８（Ａ）の動作については、特開２０１１−３０１７１号公報に記載の動作を参照すればよい。
図８（Ｂ）はインバータ１５１２＿１乃至１５１２＿ｎのうちの任意の一つの回路図である。図８（Ｂ）において、電源線３０７には高電源電位ＶＤＤが供給され、電源線３０８には低電源電位ＶＳＳが供給される。
図８（Ｂ）の動作について説明する。図８（Ｂ）において、シフトレジスタからの信号ＯＵＴは端子３０９に入力される。端子３０９は通常Ｌ信号であり、信号ＯＵＴからのパルス信号によりＨ信号となる。
まず端子３０９にＨ信号が入力されると、電界効果型トランジスタＦＥＴ３０４及びＦＥＴ３０５が導通状態となる。それによってＦＥＴ３０１及びＦＥＴ３０３のソース電位はＬ信号となる。端子３１０は電源線３０８に接続されるため、この状態で端子３１０がＬ信号となり画素の初期化が行われる。
次に、端子３０９がロウになるとＦＥＴ３０４及びＦＥＴ３０５は非導通状態となる。そしてＦＥＴ３０１のソース電位が上昇する。またＦＥＴ３０２を介してＦＥＴ３０３のゲート電位も上昇し、ＦＥＴ３０３が導通状態となる。そして電源線３０７よりＦＥＴ３０３を介して端子３１０に電流が流れる。そして端子３１０は上昇する。容量素子３０６がブートストラップ動作するように機能し、ＦＥＴ３０３のゲート電位は電源線３０７の電位を超えて上昇し、端子３１０の電位は電源線３０７の電位まで上昇する。このとき、端子３１０からの電流が画素のＥＬ素子に流れることでＥＬ素子の発光に至る。
例えばＥＬ表示装置が１３インチの時に５００ｃｄ／ｍ２で点灯をおこなう場合、各画素のＥＬ素子に流れる電流の総量は１Ａ以上となる。ディスプレイの解像度をフルハイビジョン（１９２０×１０８０）とすると、画素は１０８０行あり、１行あたりの電源線に流れる電流は０．９ｍＡ以上となる。１行あたりの電源線に流れる電流はＦＥＴ３０３に流れる電流のためＦＥＴ３０３が導通状態時の抵抗値（オン抵抗）に応じた電位降下がＦＥＴ３０３のドレインとソースとの間で発生する。この電位降下を仮に０．１Ｖまで許容するとＦＥＴ３０３のオン抵抗は１１０Ω以下とする必要がある。
高純度化がされていない酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ系酸化物膜でＦＥＴ３０３が構成されている場合は以下の様な想定ができる。
ＦＥＴ３０３のゲート絶縁層の厚さを３００ｎｍ、比誘電率３．８とし、ゲートとソースとの間の電圧Ｖｇｓを５Ｖ、しきい値電圧Ｖｔｈを２Ｖ、電界効果移動度μを１０ｃｍ２／Ｖｓ、ゲート長Ｌを３μｍとした場合、オン抵抗Ｒｏｎが式（６）のようになる。
Ｒｏｎ＝Ｖｄｓ／Ｉｄ・・（６）
式（６）において、ドレイン電流Ｉｄは、式（７）で表される。
Ｉｄ＝μ・Ｃｏ・Ｗ／Ｌ・（Ｖｇｓ−Ｖｔｈ）・Ｖｄｓ・・（７）
Ｃｏは単位面積あたりゲート絶縁層の静電容量、Ｗはゲート幅、Ｌはゲート長、Ｖｄｓはドレインとソースとの間の電圧とする。
式（６）、式（７）より、上記オン抵抗が１１０Ω以下を満足するためには、Ｗ＝９ｃｍとする必要がある。一方でディスプレイは額縁を小さくすることが求められるため、前述のＷ＝９ｃｍは商品上認められない。すなわち電界効果移動度μが１０ｃｍ２／Ｖｓの、高純度化がされていない酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ系酸化物膜では実現が不可能である。アモルファスシリコンではさらに移動度が小さいため実現不可能である。
一方、高純度化された酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ系酸化物膜では、電界効果移動度μを８０ｃｍ２／Ｖｓ以上、さらには１２０ｃｍ２／Ｖｓ以上とすることが可能になる。この場合、前述の諸条件において、Ｗを１１．３ｍｍ、さらには７．５ｍｍまで小さくすることができ、ディスプレイの額縁に採用することが可能になる。
このようにして、高純度化された酸化物半導体膜をＦＥＴの活性層に使用した場合、電源線駆動回路を絶縁基板上に画素等の回路とともに形成することができる。また高純度化された酸化物半導体膜をＦＥＴの活性層に使用した場合、しきい値電圧等のＦＥＴの諸特性のばらつき、ＥＬ素子の経時劣化補正等が可能なＥＬ表示装置を実現することが可能となる。
なお図７（Ａ）において、信号線駆動にアナログスイッチ１５０５を用いて説明している。例えばフルハイビジョンのＥＬ表示装置の場合、信号線は１９２０ｘＲＧＢの５７６０本存在する。信号線駆動回路を同一基板上に形成しない場合は、信号線に接続された端子にそれぞれ信号線駆動回路の端子が接続される。そのため、機械的な衝撃などにより、端子の接触不良が発生しやすい。この場合、端子を減らすことが接触不良低減に有効である。そこでアナログスイッチアレイを同一基板上に形成し、ＲＧＢの各端子を時分割で選択的に信号線駆動回路に接続し、端子数を減らすことを目的としている。
図９はアナログスイッチ１５０５の等価回路を示している。図９に示す例ではＥＬ表示装置の外部に接続される端子は信号線駆動回路の出力端子となるＤ＿１乃至Ｄ＿１９２０の１９２０本とスイッチアレイのゲートを制御するＲＧＢの端子３本の合計１９２３本となり、約３分の１に削減できる。これらはＦＰＣ１５０６乃至ＦＰＣ１５０９に接続される。一方でアナログスイッチにつながるソースドライバは時分割をおこなう場合に比べて３倍の速度で動作させる必要があり、信号線への書き込み時間は３分の１にする必要がある。信号線への書き込み時間を削減のためにはアナログスイッチに用いられるトランジスタの電流能力を向上させることが重要である。従って電源線駆動回路と同様にして、アナログスイッチを構成するトランジスタには、高純度化された酸化物半導体膜をトランジスタの活性層に使用した電界効果移動度が大きいトランジスタを用いることが好適である。
なお図１０に示すように、信号線駆動回路を絶縁基板上に画素等の回路とともに形成することができる。図１０に示すのはガラス基板１７０１上に画素部１７０２、走査線駆動回路１７０３、電源線駆動回路１７０４、信号線駆動回路１７０５を内蔵した例である。走査線駆動回路１７０３、電源線駆動回路１７０４、信号線駆動回路１７０５にはＦＰＣ１７０６、ＦＰＣ１７０７より信号が供給される。
以上説明したように本実施の形態の電源線駆動回路は、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタで構成することができる。高純度化された酸化物半導体をチャネル形成領域に有するトランジスタは、高い電界効果移動度を有するトランジスタを実現できる。そのため当該トランジスタを用いることで、画素部と同じ絶縁基板上に、電源線駆動回路を備えたＥＬ表示装置を提供することができる。その結果、狭額縁化が図られたＥＬ表示装置とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した電源線駆動回路を構成するトランジスタの作製例を、図１１及び図１２を用いて説明する。また電源線駆動回路を構成するトランジスタとともに作製可能な、画素部の各画素が有するサンプリング用トランジスタの上面図及び該上面図に対応する断面図の一例を図１３、図１４を用いて説明する。
なお本実施の形態ではボトムゲート型構造のトランジスタを作製する例を用いて説明するが、電源線駆動回路及び画素が有するトランジスタには、トップゲート型構造のトランジスタを用いることもできる。また本実施の形態では、スタガ型のトランジスタを作製する例を説明するが、コプラナー型であっても作製可能である。
なお本実施の形態では、電源線駆動回路を構成するトランジスタの作製例を説明するが、信号線駆動回路及び／または走査線駆動回路を構成するトランジスタの作製についても同様に作製することができる。
図１１（Ａ）乃至（Ｄ）でチャネルエッチ型のボトムゲート型構造のトランジスタを作製する例について説明する。
まず絶縁表面を有する基板である基板４００上に、導電膜を形成した後、フォトマスクを用いてフォトリソグラフィ工程によりゲート電極層４０１を設ける。
基板４００としては、大量生産することができるガラス基板を用いることが好ましい。基板４００として用いるガラス基板は、後の工程で行う加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、基板４００には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
また、下地層となる絶縁層を基板４００とゲート電極層４０１の間に設けてもよい。下地層は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン、酸化シリコン、窒化酸化シリコン、または酸化窒化シリコンから選ばれた一または複数の層による積層構造により形成することができる。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
ゲート電極層４０１としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ及びＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともＩｎ及びＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系酸化物などを用いればよい。
次いで、ゲート電極層４０１上にゲート絶縁層４０２を形成する。ゲート絶縁層４０２は、ゲート電極層４０１の形成後、大気暴露せずに、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて成膜する。
ゲート絶縁層４０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（８）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
式（８）においてＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式（８）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
ゲート絶縁層４０２から接して設ける酸化物半導体膜に酸素が供給されることで、接して設ける酸化物半導体膜とゲート絶縁層４０２との界面準位を低減できる。この結果、トランジスタの動作などに起因して、接して設ける酸化物半導体膜とゲート絶縁層４０２との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、接して設ける酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、ゲート絶縁層４０２から接して設ける酸化物半導体膜に酸素が十分に供給され、好ましくは接して設ける酸化物半導体膜に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
また、ゲート絶縁層４０２は、接して設ける酸化物半導体膜が結晶成長しやすいように、十分な平坦性を有することが好ましい。
ゲート絶縁層４０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
ゲート絶縁層４０２は、好ましくはスパッタリング法により、基板加熱温度を室温以上２００℃以下、好ましくは５０℃以上１５０℃以下とし、酸素ガス雰囲気で成膜する。なお、酸素ガスに希ガスを加えて用いてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。ゲート絶縁層４０２の厚さは、１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上７００ｎｍ以下とする。成膜時の基板加熱温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほど、厚さが厚いほど、ゲート絶縁層４０２を加熱処理した際に放出される酸素の量は多くなる。スパッタリング法は、ＰＣＶＤ法と比べて膜中の水素濃度を低減することができる。なお、ゲート絶縁層４０２を１０００ｎｍを超える厚さで成膜しても構わないが、生産性を低下させない程度の厚さとする。
次いで、ゲート絶縁層４０２上に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜４０３を成膜する。以上の工程が図１１（Ａ）に示す断面図に対応する。
酸化物半導体膜４０３は、厚さを１ｎｍ以上４０ｎｍ以下とする。好ましくは、厚さを３ｎｍ以上２０ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタにおいては、酸化物半導体膜４０３の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性を得ることができる。
酸化物半導体膜４０３として、特に、Ｉｎ−Ｓｎ−Ｚｎ系の材料を用いることで、高い電界効果移動度のトランジスタを得ることができる。
酸化物半導体膜４０３は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選択する。バンドギャップが前述の範囲にある酸化物半導体膜４０３を用いることで、トランジスタのオフ電流を小さくすることができる。
なお、酸化物半導体膜４０３は、水素、アルカリ金属及びアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜４０３であると好ましい。酸化物半導体膜４０３が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結合が起こり、トランジスタはオフ電流が増大してしまう。
酸化物半導体膜４０３中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下、さらに好ましくは５×１０１７ｃｍ−３以下とする。
また、酸化物半導体膜４０３中のアルカリ金属濃度は、ＳＩＭＳにおいて、ナトリウム濃度が５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下とする。同様に、リチウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。同様に、カリウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
酸化物半導体膜４０３は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜４０３の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜４０３の不純物濃度は低くなる。また、酸化物半導体膜４０３中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜４０３は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
酸化物半導体膜４０３としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜４０３を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
次に、第１の加熱処理を行う。第１の加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。第１の加熱処理により、酸化物半導体膜４０３中の不純物濃度を低減することができる。以上の工程が図１１（Ｂ）に示す断面図に対応する。
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜４０３中の不純物濃度を効果的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜４０３は、成膜時の基板加熱に加え、第１の加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物半導体膜４０３に酸素イオンを注入し、加熱処理により酸化物半導体膜４０３に含まれる水素などの不純物を放出させ、該加熱処理と同時に、またはその後の加熱処理により酸化物半導体膜４０３を結晶化させてもよい。
また、第１の加熱処理の代わりにレーザビームを照射して選択的に酸化物半導体膜４０３を結晶化してもよい。または、第１の加熱処理を行いながらレーザビームを照射して選択的に酸化物半導体膜４０３を結晶化してもよい。レーザビームの照射は、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行う。レーザビームの照射を行う場合、連続発振型のレーザビーム（ＣＷレーザビーム）またはパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。例えば、Ａｒレーザ、Ｋｒレーザまたはエキシマレーザなどの気体レーザ、または単結晶もしくは多結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３もしくはＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ及びＴａの一種以上が添加されているものを媒質としたレーザ、もしくはガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどの固体レーザ、または銅蒸気レーザもしくは金蒸気レーザの一種以上から発振される蒸気レーザを用いることができる。このようなレーザビームの基本波、または基本波の第２高調波乃至第５高調波のいずれかのレーザビームを照射することで、酸化物半導体膜４０３を結晶化することができる。なお、照射するレーザビームは、酸化物半導体膜４０３のバンドギャップよりもエネルギーの大きいものを用いると好ましい。例えば、ＫｒＦ、ＡｒＦ、ＸｅＣｌ、またはＸｅＦのエキシマレーザ発振器から射出されるレーザビームを用いてもよい。なお、レーザビームの形状が線状であっても構わない。
なお、異なる条件下において、複数回のレーザビーム照射を行っても構わない。例えば、１回目のレーザビーム照射を希ガス雰囲気または減圧雰囲気で行い、２回目のレーザビーム照射を酸化性雰囲気で行うと、酸化物半導体膜４０３の酸素欠損を低減しつつ高い結晶性得られるため好ましい。
次に、酸化物半導体膜４０３をフォトリソグラフィ工程などによって島状に加工して酸化物半導体膜４０４を形成する。
次に、ゲート絶縁層４０２及び酸化物半導体膜４０４上に導電膜を形成した後、フォトリソグラフィ工程などによってソース電極４０５Ａ及びドレイン電極４０５Ｂを形成する。成膜方法は、いずれもスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いればよい。ソース電極４０５Ａ及びドレイン電極４０５Ｂは、ゲート電極層４０１と同様に、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ及びＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。
次に、上部絶縁膜となる絶縁膜４０６をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜する。以上の工程が図１１（Ｃ）に示す断面図に対応する。絶縁膜４０６は、ゲート絶縁層４０２と同様の方法で成膜すればよい。
なお絶縁膜４０６に積層して保護絶縁膜を形成してもよい（図示せず）。保護絶縁膜は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下の温度範囲において、例えば１時間の加熱処理を行っても酸素を透過しない性質を有すると好ましい。
以上のような性質により、保護絶縁膜を絶縁膜４０６の周辺に設ける構造とするときに、絶縁膜４０６から加熱処理によって放出された酸素が、トランジスタの外方へ拡散していくことを抑制できる。このように、絶縁膜４０６に酸素が保持されるため、トランジスタの電界効果移動度の低下を防止し、しきい値電圧のばらつきを低減させ、かつ信頼性を向上させることができる。
保護絶縁膜は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
絶縁膜４０６の成膜後、第２の加熱処理を行う。以上の工程が図１１（Ｄ）に示す断面図に対応する。第２の加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気において、１５０℃以上５５０℃以下、好ましくは２５０℃以上４００℃以下の温度で行う。第２の加熱処理を行うことで、ゲート絶縁層４０２及び絶縁膜４０６から酸素が放出され、酸化物半導体膜４０４中の酸素欠損を低減することができる。また、ゲート絶縁層４０２と酸化物半導体膜４０４との界面準位、及び酸化物半導体膜４０４と絶縁膜４０６との界面準位を低減することができるため、トランジスタのしきい値電圧のばらつきを低減させ、かつ信頼性を向上させることができる。
図１１（Ｄ）で示すトランジスタはボトムゲート型であるが、図６で示すトランジスタと等価な構造を有している。すなわち、図６におけるゲート１０５と重畳する半導体領域１０３ｂが図１１（Ｄ）の酸化物半導体膜４０４に相当し、図６におけるｎ＋の導電型を呈する半導体領域１０３ａ及び半導体領域１０３ｃが、図１１（Ｄ）におけるソース電極４０５Ａ及びドレイン電極４０５Ｂと酸化物半導体膜４０４との接触部に相当する。従ってゲート絶縁層４０２と酸化物半導体膜４０４との界面準位、及び酸化物半導体膜４０４と絶縁膜４０６との界面準位を低減することにより、計算で示した結果と同様に高い電界効果移動度を得ることが可能となる。
第１の加熱処理及び第２の加熱処理を経た酸化物半導体膜４０４を用いたトランジスタは、電界効果移動度が高く、オフ電流は小さい。具体的には、トランジスタの電界効果移動度を８０ｃｍ２／Ｖｓ以上、より好ましくは１２０ｃｍ２／Ｖｓ以上とすることができ、チャネル幅が１μｍ当たりのオフ電流を１×１０−１８Ａ以下、１×１０−２１Ａ以下または１×１０−２４Ａ以下とすることができる。
酸化物半導体膜４０４は非単結晶であると好ましい。トランジスタの動作、外部からの光や熱の影響で、酸化物半導体膜４０４に酸素欠損が生じた場合に、酸化物半導体膜４０４が完全な単結晶であると、酸素欠損を補償するための格子間酸素が存在しないため酸化物半導体膜４０４中に該酸素欠損に起因するキャリアが生成されてしまう。そのため、トランジスタのしきい値電圧がマイナス方向に変動してしまうことがある。
酸化物半導体膜４０４は、結晶性を有すると好ましい。例えば、多結晶またはＣＡＡＣ−ＯＳを用いる。
以上の工程によって、図１１（Ｄ）に示すトランジスタ４０７を作製することができる。
また別の構成例として、図１２（Ａ）乃至（Ｄ）でチャネルストップ型のボトムゲート型構造のトランジスタを作製する例について説明する。
なお図１２（Ａ）乃至（Ｄ）に示す図が図１１（Ａ）乃至（Ｄ）で説明した図と異なる点は、チャネルストップ膜となる絶縁膜４０８を有する点である。そこで図１２（Ａ）乃至（Ｄ）の説明では、図１１（Ａ）乃至（Ｄ）と重複する説明について省略し、図１１（Ａ）乃至（Ｄ）での説明を援用するものとする。
図１２（Ａ）、（Ｂ）についての記載は図１１（Ａ）、（Ｂ）と同様である。図１２（Ｃ）に示す絶縁膜４０８は、ゲート絶縁層４０２及び絶縁膜４０６と同様に形成することができる。すなわち絶縁膜４０８は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
なおチャネルストップ膜として機能する絶縁膜４０８を設けることで、フォトリソグラフィ工程などによってソース電極４０５Ａ及びドレイン電極４０５Ｂを形成する際に、酸化物半導体膜４０４がエッチングされるのを防止することができる。
また絶縁膜４０８は絶縁膜４０６と同様に、図１２（Ｄ）に示す絶縁膜４０６の成膜後の第２の加熱処理によって、酸素が放出される。そのため、酸化物半導体膜４０４中の酸素欠損を低減する効果をより高めることができる。そして、ゲート絶縁層４０２と酸化物半導体膜４０４との界面準位、及び酸化物半導体膜４０４と絶縁膜４０８との界面準位を低減することができるため、トランジスタのしきい値電圧のばらつきを低減させ、かつ信頼性を向上させることができる。
以上の工程によって、図１２（Ｄ）に示すトランジスタ４０９を作製することができる。
また図１３（Ａ）には、チャネルエッチ型のボトムゲート型構造のトランジスタを、画素のサンプリング用トランジスタに用いる際の上面図について示している。また図１３（Ｂ）には図１３（Ａ）に示した上面図における鎖線Ｃ１−Ｃ２で切断した断面図を示している。
図１３（Ｂ）に示す断面図は、上述の図１１（Ａ）乃至（Ｄ）で説明したチャネルエッチ型のボトムゲート型構造のトランジスタと同様に説明することができる。すなわち、図１３（Ａ）に示した画素のサンプリング用トランジスタの上面図においても同様に説明することができる。例えば、画素部における信号線がソース電極４０５Ａに相当し、走査線がゲート電極層４０１に相当し、チャネル形成領域が酸化物半導体膜４０４に相当する。またサンプリング用トランジスタから駆動用トランジスタに延在する電極がドレイン電極４０５Ｂに相当する。
以上のようにチャネルエッチ型のボトムゲート型構造のトランジスタ４０７を画素のサンプリング用トランジスタに適用することができる。
また図１４（Ａ）には、チャネルストップ型のボトムゲート型構造のトランジスタを、画素のサンプリング用トランジスタに用いる際の上面図について示している。また図１４（Ｂ）には図１４（Ａ）に示した上面図における鎖線Ｃ１−Ｃ２で切断した断面図を示している。
図１４（Ｂ）に示す断面図は、上述の図１２（Ａ）乃至（Ｄ）で説明したチャネルストップ型のボトムゲート型構造のトランジスタと同様に説明することができる。すなわち、図１４（Ａ）に示した画素のサンプリング用トランジスタの上面図においても同様に説明することができる。例えば、画素部における信号線がソース電極４０５Ａに相当し、走査線がゲート電極層４０１に相当し、チャネル形成領域が酸化物半導体膜４０４に相当する。またサンプリング用トランジスタから駆動用トランジスタに延在する電極がドレイン電極４０５Ｂに相当し、チャネルストップ膜が絶縁膜４０８に相当する。
以上のようにチャネルストップ型のボトムゲート型構造のトランジスタ４０９を画素のサンプリング用トランジスタに適用することができる。
本実施の形態により、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、高い信頼性を有し、オフ電流の極めて小さい酸化物半導体を用いたトランジスタを得ることができる。
（実施の形態３）
本実施の形態ではＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について詳述する。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳについて図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１５Ａに示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１５Ｂに示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１５Ｃに示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、酸化物材料を含むトランジスタを画素部、さらには駆動回路に用いた表示機能を有するＥＬ表示装置の外観及び断面について、図１８を用いて説明する。図１８（Ａ）は、第１の基板上に形成されたｃ軸配向した結晶層を有する積層酸化物材料を含むトランジスタ及びＥＬ素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、図１８（Ｂ）は、図１８（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３、走査線駆動回路４５０４、及び電源線駆動回路４５００を囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３、走査線駆動回路４５０４、及び電源線駆動回路４５００の上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３、走査線駆動回路４５０４、及び電源線駆動回路４５００は、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３、走査線駆動回路４５０４、及び電源線駆動回路４５００は、トランジスタを複数有しており、図１８（Ｂ）では、画素部４５０２に含まれるトランジスタ４５１０と、信号線駆動回路４５０３に含まれるトランジスタ４５０９とを例示している。
トランジスタ４５０９、４５１０は、実施の形態２で示したトランジスタを適用することができる。本実施の形態において、トランジスタ４５０９、４５１０はｎチャネル型トランジスタである。
絶縁層４５４４上において駆動回路用のトランジスタ４５０９の酸化物半導体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけるトランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導電層４５４０は、電位がトランジスタ４５０９のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
トランジスタ４５０９は、保護絶縁層としてチャネル形成領域を含む半導体層に接して絶縁層４５４１が形成されている。また、トランジスタの表面凹凸を低減するため平坦化絶縁層として機能する絶縁層４５４４で覆う構成となっている。ここでは、絶縁層４５４１として、スパッタ法により酸化珪素層を形成する。
また、絶縁層４５４１上に、平坦化絶縁層として絶縁層４５４４を形成する。絶縁層４５４４としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４５４４を形成してもよい。ここでは、絶縁層４５４４としてアクリルを用いる。
また４５１１はＥＬ素子に相当し、ＥＬ素子４５１１が有する画素電極である第１の電極層４５１７は、トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なおＥＬ素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。ＥＬ素子４５１１から取り出す光の方向などに合わせて、ＥＬ素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂層、無機絶縁層または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
ＥＬ素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護層を形成してもよい。保護層としては、窒化珪素層、窒化酸化珪素層、ＤＬＣ層等を形成することができる。
また、信号線駆動回路４５０３、走査線駆動回路４５０４、電源線駆動回路４５００、及び画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８から供給されている。
接続端子電極４５１５が、ＥＬ素子４５１１が有する第１の電極層４５１７と同じ導電層から形成され、端子電極４５１６は、トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電層から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８が有する端子と、異方性導電層４５１９を介して電気的に接続されている。
ＥＬ素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、ＥＬ素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
以上の工程により、狭額縁化が図られたＥＬ表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本明細書に開示するＥＬ表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１９には、電子機器の一例であるテレビジョン装置９６００を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
表示部９６０３には、画素のスイッチング素子として、実施の形態２に示すトランジスタを複数配置し、その表示部９６０３と同一絶縁基板上に形成する電源線駆動回路等の駆動回路として実施の形態２に示すトランジスタを配置することができる。そのため狭額縁化が図られたテレビジョン装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜の結晶状態について説明する。
まずは、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
まず、脱水素化処理済みの石英基板を準備した。
次に、石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は室温または２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２０に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
次に、試料Ｂの透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）断面像を図２１及び図２２に示す。
図２１及び図２２は、それぞれ５０万倍及び４００万倍のＴＥＭ断面像である。なお、ＴＥＭは、日立Ｈ−９０００ＮＡＲを用い、加速電圧を３００ｋＶとした。
図２１及び図２２に示すように、試料ＢにおけるＩｎ−Ｓｎ−Ｚｎ系酸化物膜は様々な結晶方位を有する多結晶であることがわかる。
１０ 下地絶縁膜
１１ 酸化物半導体膜
１２ 酸化物半導体膜
１３Ａ ソース電極
１３Ｂ ドレイン電極
１４ 上部絶縁膜
１０１ 下地絶縁物
１０２ 絶縁物
１０３ａ 半導体領域
１０３ｂ 半導体領域
１０３ｃ 半導体領域
１０４ ゲート絶縁膜
１０５ ゲート
１０６ａ 側壁絶縁物
１０６ｂ 側壁絶縁物
１０７ 絶縁物
１０８ａ ソース
１０８ｂ ドレイン
３０１ ＦＥＴ
３０２ ＦＥＴ
３０３ ＦＥＴ
３０４ ＦＥＴ
３０５ ＦＥＴ
３０６ 容量素子
３０７ 電源線
３０８ 電源線
３０９ 端子
３１０ 端子
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体膜
４０４ 酸化物半導体膜
４０５Ａ ソース電極
４０５Ｂ ドレイン電極
４０６ 絶縁膜
４０７ トランジスタ
４０８ 絶縁膜
４０９ トランジスタ
８００ 画素
８０１ サンプリング用トランジスタ
８０２ 駆動用トランジスタ
８０３ ＥＬ素子
８０４ 容量素子
８０５ 容量素子
８０６ 信号線
８０７ 走査線
８０８ 電源線
８０９ 共通電極
９００ ＥＬ表示装置
９０１ 信号線駆動回路
９０２ 走査線駆動回路
９０３ 電源線駆動回路
９０４ 画素部
１５０１ ガラス基板
１５０２ 画素部
１５０３ 走査線駆動回路
１５０４ 電源線駆動回路
１５０５ アナログスイッチ
１５０６ ＦＰＣ
１５０７ ＦＰＣ
１５０８ ＦＰＣ
１５０９ ＦＰＣ
１５１１＿１ シフトレジスタ
１５１１＿２ シフトレジスタ
１５１１＿３ シフトレジスタ
１５１１＿ｎ シフトレジスタ
１５１２＿１ インバータ
１５１２＿２ インバータ
１５１２＿３ インバータ
１５１２＿ｎ インバータ
１７０１ ガラス基板
１７０２ 画素部
１７０３ 走査線駆動回路
１７０４ 電源線駆動回路
１７０５ 信号線駆動回路
１７０６ ＦＰＣ
４５００ 電源線駆動回路
４５０１ 基板
４５０２ 画素部
４５０３ 信号線駆動回路
４５０４ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ トランジスタ
４５１０ トランジスタ
４５１１ ＥＬ素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ ＦＰＣ
４５１９ 異方性導電層
４５２０ 隔壁
４５４０ 導電層
４５４１ 絶縁層
４５４４ 絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機

Claims (5)

  1. 絶縁基板上に、複数の画素と、複数の信号線と、複数の走査線と、複数の電源線とを有し、
    前記絶縁基板上に、前記電源線と電気的に接続された電源線駆動回路と、前記信号線と電気的に接続されたアナログスイッチとを有し、
    前記電源線駆動回路は、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上である第１のトランジスタを有し、
    前記第１のトランジスタは、第１の酸化物半導体層を有し、
    前記第１の酸化物半導体層は、Ｉｎと、Ｓｎと、Ｚｎとを有し、
    前記第１の酸化物半導体層は、Ｍｇを有さず、
    前記アナログスイッチは、第２のトランジスタを有し、
    前記第２のトランジスタは、第２の酸化物半導体層を有し、
    前記第２の酸化物半導体層中の水素濃度は、５×１０１９ｃｍ−３未満であるＥＬ表示装置。
  2. 絶縁基板上に、複数の画素と、複数の信号線と、複数の走査線と、複数の電源線とを有し、
    前記絶縁基板上に、前記電源線と電気的に接続された電源線駆動回路と、前記信号線と電気的に接続されたアナログスイッチとを有し、
    前記電源線駆動回路は、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上である第１のトランジスタを有し、
    前記第１のトランジスタは、第１の酸化物半導体層を有し、
    前記第１の酸化物半導体層は、Ｉｎと、Ｓｎと、Ｚｎとを有し、
    前記第１の酸化物半導体層は、Ｍｇを有さず、
    前記アナログスイッチは、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上である第２のトランジスタを有し、
    前記第２のトランジスタは、第２の酸化物半導体層を有し、
    前記第２の酸化物半導体層は、Ｉｎと、Ｓｎと、Ｚｎとを有するＥＬ表示装置。
  3. 絶縁基板上に、複数の画素と、複数の信号線と、複数の走査線と、複数の電源線とを有し、
    前記絶縁基板上に、前記電源線と電気的に接続された電源線駆動回路と、前記信号線と電気的に接続されたアナログスイッチとを有し、
    前記電源線駆動回路は、電界効果移動度が少なくとも８０ｃｍ２／Ｖｓ以上である第１のトランジスタを有し、
    前記第１のトランジスタは、第１の酸化物半導体層を有し、
    前記第１の酸化物半導体層は、Ｉｎと、Ｓｎと、Ｚｎとを有し、
    前記第１の酸化物半導体層は、Ｍｇを有さず、
    前記アナログスイッチは、第２のトランジスタを有し、
    前記第２のトランジスタは、第２の酸化物半導体層を有し、
    前記第２の酸化物半導体層は、Ｉｎと、Ｓｎと、Ｚｎとを有し、
    前記第２の酸化物半導体層中の水素濃度は、５×１０１９ｃｍ−３未満であるＥＬ表示装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の酸化物半導体層中の水素濃度は、５×１０１９ｃｍ−３未満であるＥＬ表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の酸化物半導体層中のナトリウム濃度は、５×１０１６ｃｍ−３以下であり、
    前記第１の酸化物半導体層中のリチウム濃度は、５×１０１５ｃｍ−３以下であり、
    前記第１の酸化物半導体層中のカリウム濃度は、５×１０１５ｃｍ−３以下であるＥＬ表示装置。
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