JP6093726B2

JP6093726B2 - 半導体装置

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Publication number: JP6093726B2
Application number: JP2014048306A
Authority: JP
Inventors: 達也大貫
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-03-22
Filing date: 2014-03-12
Publication date: 2017-03-08
Anticipated expiration: 2034-03-12
Also published as: WO2014148640A1; DE112014001567T5; US20140286073A1; KR20150135375A; KR102238687B1; CN105074830A; US10037798B2; JP2014209402A; TWI648735B; US20170256307A1; CN105074830B; JP6324557B2; JP2017117514A; SG11201505829VA; SG10201709859SA; TW201510997A; DE112014001567B4; US9666271B2

Description

本発明は、物、方法、または、製造方法に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。

特許文献１には酸化物半導体膜を用いたトランジスタと、単結晶シリコンを用いたトランジスタを有する半導体装置が記載されている。また酸化物半導体膜を用いたトランジスタは、オフリーク電流が極めて小さいことが記載されている。

特開２０１２−２５６４００号公報

本発明の一態様は、所望の電位を書き込み、当該電位を読み出すことが可能な半導体装置を提供する。または本発明の一態様は、ベリファイ動作が不要な半導体装置を提供する。または本発明の一態様は、多値情報を記憶させる際に、高い保持特性を有し、高信頼性を有する半導体装置を提供する。

本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供することを課題とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートはワード線に電気的に接続され、第１のトランジスタのソース及びドレインの一方はビット線に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、容量素子の一方の電極及び第２のトランジスタのゲートに電気的に接続され、容量素子の他方の電極は容量線に電気的に接続され、第２のトランジスタのソース及びドレインの一方は第１の配線に電気的に接続され、第２のトランジスタのソース及びドレインの他方はビット線に電気的に接続され、情報を書き込む動作は、ビット線及び第１の配線にロー電圧を印加し、ワード線にハイ電圧を印加して第１のトランジスタをオンにし、かつ容量線にロー電圧を印加して第２のトランジスタをオンにする、第１のステップと、第１の配線に第１の電圧を印加し、かつビット線へのロー電圧の印加を遮断する、第２のステップ、により行われ、情報を保持するときは、ワード線にロー電圧を印加して第１のトランジスタをオフにし、ビット線及び第１の配線にロー電圧を印加し、かつ容量線にハイ電圧を印加して第２のトランジスタをオフにし、情報を読み出す動作は、第１の配線にハイ電圧を印加する、第３のステップと、第１の配線へのハイ電圧の印加を遮断し、かつ容量線にロー電圧を印加する、第４のステップ、により行われ、第２のステップにより、第１の配線から、第２のトランジスタのソース及びドレイン、ビット線、及び第１のトランジスタのソース及びドレインを介して、第２のトランジスタのゲートに第１の電圧に対応した電圧が印加され、第４のステップにより、第１の配線の電圧は、ハイ電圧から第１の電圧に変化する半導体装置、である。

本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び容量素子を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートは第１のワード線に電気的に接続され、第１のトランジスタのソース及びドレインの一方はビット線に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、容量素子の一方の電極及び第２のトランジスタのゲートに電気的に接続され、容量素子の他方の電極にはロー電圧が印加され、第２のトランジスタのソース及びドレインの一方は第１の配線に電気的に接続され、第２のトランジスタのソース及びドレインの他方は第３のトランジスタのソース及びドレインの一方に電気的に接続され、第３のトランジスタのゲートは第２のワード線に電気的に接続され、第３のトランジスタのソース及びドレインの他方はビット線に電気的に接続され、情報を書き込む動作は、ビット線及び第１の配線にロー電圧を印加し、第１のワード線にハイ電圧を印加して第１のトランジスタをオンにし、ビット線のロー電圧が第２のトランジスタのゲートに印加されて第２のトランジスタがオンし、かつ、第２のワード線にロー電圧を印加して第３のトランジスタをオンにする、第１のステップと、第１の配線に第１の電圧を印加し、かつビット線へのロー電圧の印加を遮断する、第２のステップ、により行われ、情報を保持するときは、第１のワード線にロー電圧を印加して第１のトランジスタをオフにし、ビット線及び第１の配線にロー電圧を印加し、かつ第２のワード線にハイ電圧を印加して第３のトランジスタをオフにし、情報を読み出す動作は、第１の配線にハイ電圧を印加する第３のステップと、第１の配線へのハイ電圧の印加を遮断し、かつ第２のワード線にロー電圧を印加して第３のトランジスタをオンにする、第４のステップ、により行われ、第２のステップにより、第１の配線から、第２のトランジスタのソース及びドレイン、第３のトランジスタのソース及びドレイン、ビット線、及び第１のトランジスタのソース及びドレインを介して、第２のトランジスタのゲートに第１の電圧に対応した電圧が印加され、第４のステップにより、第１の配線の電圧は、ハイ電圧から第１の電圧に変化する半導体装置、である。

本発明の一態様は、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートはワード線に電気的に接続され、第１のトランジスタのソース及びドレインの一方はビット線に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、容量素子の一方の電極及び第２のトランジスタのゲートに電気的に接続され、容量素子の他方の電極は容量線に電気的に接続され、第２のトランジスタのソース及びドレインの一方は第１の配線に電気的に接続され、第２のトランジスタのソース及びドレインの他方はビット線に電気的に接続され、情報を書き込む動作は、ビット線及び第１の配線にハイ電圧を印加し、ワード線にハイ電圧を印加して第１のトランジスタをオンにし、かつ容量線にハイ電圧を印加して第２のトランジスタをオンにする、第１のステップと、第１の配線に第１の電圧を印加し、かつビット線へのハイ電圧の印加を遮断する第２のステップ、により行われ、情報を保持するときは、ワード線にロー電圧を印加して第１のトランジスタをオフにし、ビット線及び第１の配線にハイ電圧を印加し、かつ容量線にロー電圧を印加して第２のトランジスタをオフにし、情報を読み出す動作は、第１の配線にロー電圧を印加する、第３のステップと、第１の配線へのロー電圧の印加を遮断し、かつ、容量線にハイ電圧を印加する、第４のステップ、により行われ、第２のステップにより、第１の配線から、第２のトランジスタのソース及びドレイン、ビット線、及び第１のトランジスタのソース及びドレインを介して、第２のトランジスタのゲートに第１の電圧に対応した電圧が印加され、第４のステップにより、第１の配線の電圧は、ロー電圧から第１の電圧に変化する半導体装置、である。

本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び容量素子を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートは第１のワード線に電気的に接続され、第１のトランジスタのソース及びドレインの一方はビット線に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、容量素子の一方の電極及び第２のトランジスタのゲートに電気的に接続され、容量素子の他方の電極にはロー電圧が印加され、第２のトランジスタのソース及びドレインの一方は第１の配線に電気的に接続され、第２のトランジスタのソース及びドレインの他方は第３のトランジスタのソース及びドレインの一方に電気的に接続され、第３のトランジスタのゲートは第２のワード線に電気的に接続され、第３のトランジスタのソース及びドレインの他方はビット線に電気的に接続され、情報を書き込む動作は、ビット線及び第１の配線にハイ電圧を印加し、第１のワード線にハイ電圧を印加して第１のトランジスタをオンにし、ビット線のハイ電圧が第２のトランジスタのゲートに印加されて第２のトランジスタがオンし、かつ、第２のワード線にハイ電圧を印加して第３のトランジスタをオンにする、第１のステップと、第１の配線に第１の電圧を印加し、かつビット線へのハイ電圧の印加を遮断する第２のステップ、により行われ、情報を保持するときは、第１のワード線にロー電圧を印加して第１のトランジスタをオフにし、ビット線及び第１の配線にハイ電圧を印加し、かつ第２のワード線にロー電圧を印加して第３のトランジスタをオフにし、情報を読み出す動作は、第１の配線にロー電圧を印加する第３のステップと、第２のワード線にハイ電圧を印加して第３のトランジスタをオンにし、かつ第１の配線へのロー電圧の印加を遮断する第４のステップ、により行われ、第２のステップにより、第１の配線から、第２のトランジスタのソース及びドレイン、第３のトランジスタのソース及びドレイン、ビット線、及び第１のトランジスタのソース及びドレインを介して、第２のトランジスタのゲートに第１の電圧に対応した電圧が印加され、第４のステップにより、第１の配線の電圧は、ロー電圧から第１の電圧に変化する半導体装置、である。

本発明の一態様は、チャネル領域が酸化物半導体を含む第１のトランジスタ、第２のトランジスタ、及び一方の電極が第１のトランジスタのソース及びドレインの一方及び第２のトランジスタのゲートと電気的に接続した容量素子を含む半導体装置において、第１の電圧をビット線と第１の配線に印加し、第２の電圧をワード線に印加することで第１のトランジスタをオンにし、第３の電圧を容量配線に印加し、第２にトランジスタをオンにし、ワード線は、第１のトランジスタのゲートに電気的に接続し、第１の配線は、第２のトランジスタのソース及びドレインの一方に電気的に接続し、ビット線は、第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのソース及びドレインの他方に電気的に接続し、容量配線は、容量素子の他方の電極に電気的に接続しており、第４の電圧を第１配線に印加し、ビット線への第１の電圧の印加を遮断することで、第４の電圧に対応した電圧を、第１配線から第２のトランジスタのソース及びドレイン、ビット線、及び第１のトランジスタのソース及びドレインを介して第２のトランジスタのゲートに印加し、第５の電圧をワード線に印加することで第１のトランジスタをオフにし、第６の電圧をビット線及び第１の配線に印加し、第７の電圧を容量配線に印加することで第２のトランジスタをオフにし、第８の電圧を第１の配線に印加し、第１の配線への第８の電圧の印加を遮断し、第９の電圧を容量配線に印加し、それにより第１配線の電圧が第８の電圧から第４の電圧に変化する、半導体装置の駆動方法。

また、上記の本発明の一態様において、第２の電圧は第５の電圧よりも大きく、第７の電圧は第３の電圧及び第９の電圧よりも大きく、第１の電圧および第６の電圧は電源電圧又は基準電圧であり、第８の電圧は第４の電圧よりも高いことが好ましい。

また、上記の本発明の一態様において、第２の電圧は第５の電圧よりも大きく、第７の電圧は第３の電圧及び第９の電圧よりも小さく、第１の電圧、第６の電圧、および第８の電圧は電源電圧又は基準電圧であることが好ましい。

本発明の一態様は、チャネル領域が酸化物半導体を含む第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び一方の電極が第１のトランジスタのソース及びドレインの一方及び第２のトランジスタのゲートと電気的に接続した容量素子を含む半導体装置において、第１の電圧をビット線と第１の配線に印加し、第２の電圧を第１のワード線に印加することで第１のトランジスタをオンにし、ビット線の第１の電圧が第２のトランジスタの前記ゲートに印加されて第２のトランジスタがオンし、第３の電圧を第２のワード線に印加することで第３のトランジスタがオンし、第１のワード線は、第１のトランジスタのゲートに電気的に接続し、第２のワード線は、第３のトランジスタのゲートに電気的に接続し、第１の配線は第２のトランジスタのソース及びドレインの一方に電気的に接続し、第３のトランジスタのソース及びドレインの一方が、第２のトランジスタのソース及びドレインの他方に電気的に接続し、ビット線は、第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのソース及びドレインの他方に電気的に接続し、容量素子の他方の電極は電源電位端子または基準電位端子に電気的に接続し、第４の電圧を第１配線に印加し、ビット線への第１の電圧の印加を遮断することで、第４の電圧に対応した電圧を、第１配線から第２のトランジスタのソース及びドレイン、第３のトランジスタのソース及びドレイン、ビット線、及び第１のトランジスタのソース及びドレインを介して第２のトランジスタのゲートに印加し、第５電圧を第１のワード線に印加することで第１のトランジスタをオフにし、第６の電圧をビット線および第１の配線に印加し、第７の電圧を第２のワード線に印加することで第３のトランジスタをオフにし、第８の電圧を第１の配線に印加し、第１の配線への第８の電圧の印加を遮断し、第９の電圧を第２のワード線に印加することで第３のトランジスタをオンし、それにより第１配線の電圧が第８の電圧から第４の電圧に変化する、半導体装置の駆動方法。

また、上記の本発明の一態様において、第２の電圧は第５の電圧よりも大きく、第７の電圧は第３の電圧及び第９の電圧よりも大きく、第６の電圧は電源電圧又は基準電圧であることが好ましい。

また、上記の本発明の一態様において、第２の電圧は第５の電圧よりも大きく、第７の電圧は第３の電圧及び第９の電圧よりも小さく、第６の電圧、および第８の電圧は電源電圧又は基準電圧であることが好ましい。

本発明の一態様である半導体装置は、読み出し電圧のばらつきを小さくすることが可能である。または本発明の一態様である半導体装置は、ベリファイ動作が不要である。または本発明の一態様である半導体装置は、多値情報を記憶させる際に、高い保持特性を有し、高信頼性を有する。

半導体装置の回路図。タイミングチャート。半導体装置の動作を説明する図。タイミングチャート。半導体装置の動作を説明する図。半導体装置の回路図。行選択ドライバの回路図。列選択ドライバの回路図。Ａ／Ｄコンバータの回路図。半導体装置の回路図。タイミングチャート。タイミングチャート。半導体装置の回路図。タイミングチャート。半導体装置の動作を説明する図。タイミングチャート。半導体装置の動作を説明する図。半導体装置の回路図。タイミングチャート。半導体装置の動作を説明する図。タイミングチャート。半導体装置の動作を説明する図。半導体装置の回路図。タイミングチャート。半導体装置の動作を説明する図。タイミングチャート。半導体装置の動作を説明する図。半導体装置の断面図。トランジスタの断面図。電子機器。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。

本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。

本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。

なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。

なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。ここで、各配線や各端子の電圧は相対的なものであり、ある基準よりも高い電圧か低い電圧かが重要となる。よって、ＧＮＤと記載されていても、０Ｖであるとは限定されない。これは、図面においても同様であり、ＧＮＤを示す部分があっても、０Ｖであるとは限定されない。

本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
図１に半導体装置１００を示す。半導体装置１００は、トランジスタ１０１、トランジスタ１０２、容量素子１０３を有する。なお半導体装置１００はメモリセルとして機能することができるから、半導体装置１００をメモリセル１００ということもある。

トランジスタ１０１のチャネルが形成される領域は酸化物半導体層を有している。トランジスタ１０１は酸化物半導体層を有するから、トランジスタ１０１はオフ電流が極めて低いという特性を有する。

トランジスタ１０１はｎ型又はｐ型のトランジスタであるが、以下ではｎ型であるとして説明する。

トランジスタ１０１のゲートは配線１１１に電気的に接続される。配線１１１はワード線として機能することができる。

トランジスタ１０１のソース及びドレインの一方は配線１１３に電気的に接続される。配線１１３はビット線として機能することができる。

トランジスタ１０１のソース及びドレインの他方は容量素子１０３の一方の電極に電気的に接続される。またトランジスタ１０１のソース及びドレインの他方はトランジスタ１０２のゲートに電気的に接続される。

トランジスタ１０２のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を有する層を用いることができる。トランジスタ１０２はｐ型のトランジスタである。

トランジスタ１０２のソース及びドレインの一方は配線１１４に電気的に接続される。配線１１４は信号線、ソース線または電源線として機能することができる。

トランジスタ１０２のソース及びドレインの他方は配線１１３に電気的に接続される。トランジスタ１０２のソース及びドレインの他方はトランジスタ１０１のソース及びドレインの一方に電気的に接続される。

容量素子１０３の一方の電極はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。また容量素子１０３の一方の電極はトランジスタ１０２のゲートに電気的に接続される。

容量素子１０３の他方の電極は配線１１２に電気的に接続される。配線１１２は容量線として機能することができる。

半導体装置１００への情報の書き込み動作及び半導体装置１００からの情報の読み出し動作を説明する。

（書き込み動作）
まず書き込み動作の一例を説明する。図２にタイミングチャートを示す。図３に半導体装置１００の動作を示す。一例として、読み出したい電圧をＶ１とし、ノード１０４の電位（トランジスタ１０２のゲート電位）をＶ２にまで変化させることにより、情報を書き込む動作を説明する。なお多値情報を記憶する際には種々の電圧を印加する必要があるため、Ｖ１を自由に設定できることは有益である。

情報を書き込む動作は、配線１１３及び配線１１４にロー電圧を印加し、配線１１１にハイ電圧を印加してトランジスタ１０１をオンにし、かつ配線１１２にロー電圧を印加してトランジスタ１０２をオンにする第１のステップ、配線１１４に電圧Ｖ１を印加し、かつ配線１１３へのロー電圧の印加を遮断する第２のステップ、により行われる。

第２のステップにより、配線１１４から、トランジスタ１０２のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４に情報（電圧Ｖ１）に応じた電位Ｖ２が印加される。そしてトランジスタ１０２のゲートにＶ２が印加される。また容量素子１０３にはＶ２に応じた電荷が蓄積される。

図３（Ａ）に半導体装置１００の初期状態を示す。図２では初期状態を（Ａ）で示している。

配線１１１にロー電圧（Ｌ電圧ともいう）の信号が入力されており、トランジスタ１０１はオフしている。当該ロー電圧はトランジスタ１０１をオフできる電圧であればよい。当該ロー電圧は基準電圧（ＧＮＤ）であってもよいし、電源電圧（ＶＤＤまたはＶＳＳ）、その他の電圧であってもよい。

配線１１２にはハイ電圧（Ｈ電圧ともいう）の信号が入力されている。ノード１０４には容量素子１０３の容量値に対応した電圧が印加され、トランジスタ１０２はオフしている。当該ハイ電圧はトランジスタ１０２をオフできる電圧であればよい。当該ハイ電圧は、電源電圧（ＶＤＤ）やその他の電圧であってもよい。

配線１１３及び配線１１４にロー電圧（ＧＮＤ）が印加される。これにより配線１１３及び配線１１４にロー電圧をプリチャージすることができる。ここではロー電圧は基準電圧（ＧＮＤ）としているが、電源電圧（ＶＳＳ）やその他の電圧であってもよい。

図３（Ｂ）に書き込み前の準備状態を示す。図２では当該状態を（Ｂ）で示している。

時刻ｔ１に配線１１１にハイ電圧の信号が入力される。トランジスタ１０１はオンする。当該ハイ電圧はトランジスタ１０１をオンできる電圧であればよい。当該ハイ電圧は、電源電圧（ＶＤＤ）やその他の電圧であってもよい。

トランジスタ１０１がオンすることにより、配線１１３とノード１０４とは電気的に接続される。ノード１０４の電位は低下してロー電圧（ＧＮＤ）となる。

時刻ｔ１に配線１１２にロー電圧の信号が入力される。ノード１０４には容量素子１０３の容量値に対応した電圧が印加される。トランジスタ１０１がオンし、また配線１１２にロー電圧が印加されて、トランジスタ１０２はオンする。当該ロー電圧はトランジスタ１０２をオンできる電圧であればよい。当該ロー電圧は基準電圧（ＧＮＤ）、電源電圧（ＶＳＳ）やその他の電圧であってもよい。

配線１１３及び配線１１４にロー電圧が印加され、トランジスタ１０１及びトランジスタ１０２がオンして、第１のステップが終了する。

図３（Ｃ）、（Ｄ）に書き込み時の状態を示す。図２では当該状態を（Ｃ）、（Ｄ）で示している。

時刻ｔ２に配線１１４に、電圧Ｖ１を印加する（図３（Ｃ））。電圧Ｖ１は読み出し動作の際に読み出したい電圧である。Ｖ１の大きさは書き込みたいデータに合わせて自由に設定することができる。

また時刻ｔ２に配線１１３をロー電圧（ＧＮＤ）から遮断する（図３（Ｃ））。このとき、配線１１３は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１３は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１３に電位を与えるスイッチをオフにすることで実現することができる。

トランジスタ１０２がオンしていることにより、配線１１３は配線１１４と電気的に接続される。配線１１３の電圧は、プリチャージされたロー電圧（ＧＮＤ）からＶ２’にまで変化する（図３（Ｄ））。なおＶ２’は、Ｖ１と、概ねトランジスタ１０２のしきい値電圧分異なる。

またトランジスタ１０１がオンしていることにより、配線１１４からトランジスタ１０２のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４（トランジスタ１０２のゲート）に情報が書き込まれる。また容量素子１０３に電荷が蓄積される。そしてノード１０４の電位はＶ２にまで変化する。

ノード１０４の電位がＶ２にまで変化すると、トランジスタ１０２のゲートとソースの間の電位差が小さくなり、トランジスタ１０２のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして最終的にはトランジスタ１０２はオフする。

半導体装置１００では、配線１１４にはＶ１が印加され、配線１１３にはＶ２’が印加され、ノード１０４にはＶ２が印加された状態となる。

配線１１４に電圧Ｖ１が印加され、配線１１３へのロー電圧の印加が遮断されて、第２のステップが終了する。

以上により、読み出したい電圧Ｖ１を配線１１４に与え、ノード１０４の電位をＶ２にまで変化させることにより書き込み動作が終了する。

図３（Ｅ）に書き込み後、保持前の状態を示す。図２では当該状態を（Ｅ）で示している。

時刻ｔ３に配線１１１にロー電圧の信号が入力される。トランジスタ１０１はオフする。ノード１０４は配線１１３と電気的に接続されない状態となる。トランジスタ１０１はオフ電流が極めて低いという特性を有するから、ノード１０４の電位（Ｖ２）は保持される。

時刻ｔ４までの間に、配線１１２にハイ電圧が印加され、配線１１３にロー電圧（ＧＮＤ）が印加され、配線１１４にロー電圧（ＧＮＤ）が印加される。

配線１１２にハイ電圧が印加されると、ノード１０４の電位はＶ２からトランジスタ１０２をオフできる電圧まで変化する。

時刻ｔ４には、保持状態となる。図２では当該状態を（Ｆ）で示している。半導体装置１００は、ノード１０４の電位が異なる点を除き、図３（Ａ）と同じ状態となる。トランジスタ１０１はオフしている。

なお図２の（Ａ）、（Ｆ）の状態では、配線１１４にロー電圧を印加しているが、ハイ電圧を印加してもよい。配線１１４にハイ電圧を印加しておくと、（Ｅ）の状態から（Ｆ）の状態、すなわち配線１１４にハイ電圧を印加するときに、速やかに電圧を変化させることができる場合がある。

（読み出し動作）
次に、上記書き込み動作により、書き込まれた電荷から、電圧Ｖ１を読み出す動作の一例を説明する。図４にタイミングチャートを示す。図５に半導体装置１００の動作を示す。

情報を読み出す動作は、配線１１４にハイ電圧を印加する第３のステップ、配線１１４へのハイ電圧の印加を遮断し、かつ配線１１２にロー電圧を印加する第４のステップ、により行われる。第４のステップにより、配線１１４の電圧は、ハイ電圧から電圧Ｖ１に変化する。

図５（Ａ）に半導体装置１００の保持状態を示す。図４では保持状態を（Ａ）で示している。

図５（Ｂ）に読み出す前の準備状態を示す。図４では当該状態を（Ｂ）で示している。

時刻ｔ５に配線１１４にハイ電圧（ＶＤＤ）が印加される。配線１１４にハイ電圧をプリチャージすることができる。ここではハイ電圧は電源電圧（ＶＤＤ）としているが、その他の電圧であってもよい。ただし当該ハイ電圧はＶ１よりも高いことが好ましい。

なおトランジスタ１０１及びトランジスタ１０２は保持状態からオフしている。

配線１１４にハイ電圧が印加されて第３のステップが終了する。

図５（Ｃ）、（Ｄ）に読み出し時の状態を示す。図４では当該状態を（Ｃ）で示している。

時刻ｔ６に配線１１４をハイ電圧（ＶＤＤ）から遮断する（図５（Ｃ））。このとき、配線１１４は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１４は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１４に電位を与えるスイッチをオフにすることで実現することができる。

また時刻ｔ６に配線１１２にロー電圧の信号が入力される。ノード１０４の電位は書き込み時のＶ２にまで変化する。その結果、トランジスタ１０２のゲート電位（Ｖ２）と配線１１４の電位に対応した電流（Ｉｄ）が流れる。なお配線１１２に入力されるロー電圧は、書き込み動作のときに配線１１２に入力されたロー電圧と同じ電圧であることが好ましい。

配線１１４の電位は、ゲート電圧Ｖ２に対応して、プリチャージされたハイ電圧（ＶＤＤ）からＶ１にまで変化する（図５（Ｄ））。なおトランジスタ１０２のゲートとソースの間の電位差は時間経過とともに小さくなり、最終的にはトランジスタ１０２はオフする。

配線１１４を判別回路等に電気的に接続させてＶ１を読み出す。これにより電圧Ｖ１を読み出すことができる。

配線１１４へのハイ電圧の印加が遮断され、かつ配線１１２にロー電圧が印加されて、第４のステップが終了する。

読み出し後は、時刻ｔ７に配線１１２にハイ電圧の信号が入力される。配線１１２にハイ電圧が印加されると、ノード１０４の電位はＶ２から当該ハイ電圧分変化し、トランジスタ１０２はオフする。

時刻ｔ８までの間に、配線１１４にロー電圧（ＧＮＤ）が印加される。

時刻ｔ８には、保持状態となる。図４では当該状態を（Ｅ）で示している。半導体装置１００は、図５（Ａ）と同じ状態となる。

なお図４の（Ａ）、（Ｅ）の状態では、配線１１４にロー電圧を印加しているが、ハイ電圧を印加してもよい。配線１１４にハイ電圧を印加しておくと、（Ａ）の状態から（Ｂ）の状態、すなわち配線１１４にＶＤＤを印加するときに、速やかに電圧を変化させることができる。

なおノード１０４の電位、すなわちトランジスタ１０２のゲートに印加された電位をリセットする場合は、例えば配線１１２にロー電圧を印加し、かつ配線１１１にハイ電圧の信号を入力してトランジスタ１０１をオンにする。トランジスタ１０１がオンになると、ノード１０４は配線１１３と電気的に接続される。配線１１３にはＧＮＤが印加されているから、ノード１０４の電位はリセットされる。

本実施の形態では、書き込み時に配線１１４に印加した電位（Ｖ１）がそのまま読み出し電位となる。

従来、読み出し電圧には分布が生じていた。例えばＶ１が読み出したい電圧であったとしても、読み出しトランジスタのしきい値のばらつき等の影響により、実際には読み出し電圧はＶ１±ΔＶとなっていた。すなわち読み出し電圧はΔＶの広がりを有していた。しかし本実施の形態では、配線１１４に所望の電位Ｖ１を印加し、当該電位Ｖ１を読み出すことが可能となる。したがってΔＶを小さくすることができ、読み出し電圧の分布の幅を小さくすることができる。

半導体装置１００に多値情報を記憶させる場合には、所望の電圧を、正確に書き込み、正確に読み出す必要がある。よって高い精度が要求される。しかし本実施の形態では、所望の電位を印加し、当該電位を読み出すことが可能である。よって多値情報を記憶させる際、半導体装置１００は高い保持特性を有し、高信頼性を有する。

従来、正確に書き込みが行われているかを確認するために、ベリファイ動作を行っていた。しかし本実施の形態では、ベリファイ動作は不要となる。これにより高速動作が可能となる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、図１で説明した駆動方法を行うことのできる、半導体装置の一例について説明する。また以下では、図６乃至図１２を参照して説明する。

（半導体装置の構成例）
図６は、図１で説明したメモリセル１００を有する、半導体装置２００の構成例を示すブロック図である。

図６に示す半導体装置２００は、図１で説明したメモリセル１００が複数設けられたメモリセルアレイ２０１、行選択ドライバ２０２、列選択ドライバ２０３、及びＡ／Ｄコンバータ２０４を有する。なお半導体装置２００は、ｍ行ｎ列のマトリクス状に設けられたメモリセル１００を有する。また図６では、配線１１１、配線１１２、配線１１３、配線１１４として、（ｍ−１）行目の配線１１１［ｍ−１］、配線１１２［ｍ−１］、ｍ行目の配線１１１［ｍ］、配線１１２［ｍ］、（ｎ−１）列目の配線１１３［ｎ−１］、配線１１４［ｎ−１］、ｎ列目の配線１１３［ｎ］、及び配線１１４［ｎ］を示している。

図６に示すメモリセルアレイ２０１は、図１で説明したメモリセル１００が、マトリクス状に設けられている。なおメモリセル１００が有する各構成の説明は、図１と同様であり、図１での説明を援用するものとして説明を省略する。

行選択ドライバ２０２は、メモリセル１００の各行におけるトランジスタ１０１を選択的に導通状態とする機能、及びメモリセル１００の各行におけるノード１０４の電位を選択的に変化させる機能、を備えた回路である。具体的には、配線１１１に信号を与え、配線１１２に信号を与える回路である。行選択ドライバ２０２を備えることで、半導体装置２００は、メモリセル１００へのデータの書き込み及び読み出しを行毎に選択して行うことができる。

列選択ドライバ２０３は、メモリセル１００の配線１１３、配線１１４の電位をプリチャージする機能、配線１１３、配線１１４の電位を初期化する機能、及び配線１１３、配線１１４を電気的に浮遊状態とする機能、を備えた回路である。列選択ドライバ２０３を備えることで、半導体装置２００は、メモリセル１００へのデータの書き込み及び読み出しを列毎に選択して行うことができる。

Ａ／Ｄコンバータ２０４は、アナログ値である配線１１４の電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ２０４を備えることで、半導体装置２００は、メモリセル１００より読み出されたデータに対応する配線１１４の電位を外部に出力することができる。

なおＡ／Ｄコンバータ２０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。

（行選択ドライバの構成例）
図７は、図６で説明した行選択ドライバ２０２の構成例を示すブロック図である。

図７に示す行選択ドライバ２０２は、デコーダ３０１、及び制御回路３０２を有する。制御回路３０２は、配線１１１及び配線１１２の行毎に設けられる。１行目には制御回路３０２［１］（図７ではＲ／Ｗｃｏｎｔｒｏｌｌｅｒと表記する）が設けられ、２行目には制御回路３０２［２］が設けられる。また各行の制御回路３０２は、配線１１１、及び配線１１２に接続される。

デコーダ３０１は、配線１１１及び配線１１２が設けられる行を選択するための信号を出力する機能を備えた回路である。

制御回路３０２は、デコーダ３０１で選択された配線１１１及び配線１１２を有する行へ、信号を出力する機能を備えた回路である。

（列選択ドライバの構成例）
図８は、図６で説明した列選択ドライバ２０３の構成例を示すブロック図である。

図８に示す列選択ドライバ２０３は、デコーダ４０１、ラッチ回路４０２、Ｄ／Ａコンバータ４０３、スイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６を有する。前述のデコーダ４０１、ラッチ回路４０２、Ｄ／Ａコンバータ４０３、スイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６は、列毎に設けられる。また各列のスイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６は、配線１１４に接続される。

デコーダ４０１は、配線１１４が設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行のラッチ回路４０２にデータＤａｔａを出力する回路である。デコーダ４０１を備えることで、列選択ドライバ２０３は、任意の列を選択して、データの書き込みを行うことができる。

なおデコーダ４０１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。たとえば、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。

ラッチ回路４０２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って記憶したデータＤａｔａをＤ／Ａコンバータ４０３に出力するフリップフロップ回路である。ラッチ回路４０２を備えることで、列選択ドライバ２０３は、任意のタイミングでデータの書き込みを行うことができる。

Ｄ／Ａコンバータ４０３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ４０３は、データＤａｔａのビット数が３ビットであれば、複数の電位Ｖ０乃至Ｖ７の８段階の電位のいずれかに変換してスイッチ回路４０４に出力する回路である。Ｄ／Ａコンバータ４０３を備えることで、列選択ドライバ２０３は、メモリセル１００に書き込むデータを、多値のデータに対応する電位とすることができる。

なおＤ／Ａコンバータ４０３から出力されるＶｄａｔａは、異なる電圧値で表されるデータである。２ビットのデータでいえば、例えば０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。

スイッチ回路４０４は、入力されるデータＶｄａｔａを配線１１４に与える機能、及び配線１１４を電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶｄａｔａを配線１１４に与え、その後アナログスイッチをオフにすることで電気的に浮遊状態とする回路である。スイッチ回路４０４を備えることで、列選択ドライバ２０３は、データＶｄａｔａを配線１１４に与えた後、配線１１４を電気的に浮遊状態に保持することができる。

トランジスタ４０５は、プリチャージ電圧ＶＤＤを配線１１４に与える機能、及び配線１１４を電気的に浮遊状態とする機能を備えたトランジスタである。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮによる制御でプリチャージ電圧ＶＤＤを配線１１４に与え、その後、配線１１４を電気的に浮遊状態とするスイッチである。トランジスタ４０５を備えることで、列選択ドライバ２０３は、プリチャージ電圧ＶＤＤを配線１１４に与えた後、配線１１４を電気的に浮遊状態に保持することができる。

トランジスタ４０６は、初期化電圧ＧＮＤを配線１１４に与える機能を備えたトランジスタである。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧ＧＮＤを配線１１４に与えるスイッチである。トランジスタ４０６を備えることで、列選択ドライバ２０３は、初期化電圧ＧＮＤを配線１１４に与えることができる。

なお図示していないが、列選択ドライバ２０３は、配線１１３にプリチャージ電圧（ＧＮＤ）を印加し、また配線１１３を電気的に浮遊状態にする機能を有する。これらの機能は配線１１４と同様な構成を有することにより行うことができるため、配線１１４の記載を援用する。

（Ａ／Ｄコンバータの構成例）
図９は、図６で説明したＡ／Ｄコンバータ２０４の構成例を示すブロック図である。

図９に示すＡ／Ｄコンバータ２０４は、コンパレータ５０１、エンコーダ５０２、ラッチ回路５０３、及びバッファ５０４を有する。コンパレータ５０１、エンコーダ５０２、ラッチ回路５０３、及びバッファ５０４は、列毎に設けられる。また各列のバッファ５０４は、データＤｏｕｔを出力する。

コンパレータ５０１は、配線１１４の電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、配線１１４の電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータを備え、それぞれのコンパレータ５０１に配線１１４の電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６とが与えられ、配線１１４の電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ５０１を備えることで、Ａ／Ｄコンバータ２０４は、配線１１４の電位が、多値のデータのいずれかに対応する電位かを判定することができる。

なお、一例として図９で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。

エンコーダ５０２は、コンパレータ５０１から出力される配線１１４の電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータより出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５０２を備えることで、Ａ／Ｄコンバータ２０４は、メモリセル１００から読み出されたデータをデジタル値のデータとすることができる。

ラッチ回路５０３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ５０４に出力するフリップフロップ回路である。ラッチ回路５０３を備えることで、Ａ／Ｄコンバータ２０４は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５０３は、省略することができる。

バッファ５０４は、ラッチ回路５０３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５０４を備えることで、Ａ／Ｄコンバータ２０４は、デジタル信号に対するノイズを低減することができる。なおバッファ５０４は、省略することができる。

（半導体装置の駆動方法の具体例）
図１０には、半導体装置が有するメモリセルの回路図を示している。また、図１１及び図１２に示すタイミングチャート図は、図１０の動作を説明するものである。

図１０に示す半導体装置６００は、図１で説明したメモリセルと同じ回路構成のメモリセル１００Ａ乃至１００Ｄとが２行２列のマトリクス状に設けられている。また図１０では、配線１１１、配線１１２、配線１１３、配線１１４として、１行目の配線１１１［１］、配線１１２［１］、２行目の配線１１１［２］、配線１１２［２］、１列目の配線１１３［１］、配線１１４［１］、２列目の配線１１３［２］、配線１１４［２］を示している。

図１１に示すタイミングチャート図では、情報（データ）の書き込みを行う期間ｐ１乃至ｐ８におけるタイミングチャート図である。また図１２に示すタイミングチャート図では、データの読み出しを行う期間ｐ９乃至ｐ１６におけるタイミングチャート図である。なお、図１１及び図１２には図１０の配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１２［２］、配線１１３［１］、配線１１３［２］、配線１１４［１］及び配線１１４［２］の電圧の変化を示している。

図１１に示す期間ｐ１では、配線１１１［１］をＨレベル、配線１１２［１］をＬレベルとする。なお他の配線、すなわち配線１１１［２］、配線１１２［２］、配線１１３［１］、配線１１３［２］、配線１１４［１］及び配線１１４［２］は、前の期間の電圧を保持する。メモリセル１００Ａのトランジスタ１０１及びトランジスタ１０２、かつメモリセル１００Ｂのトランジスタ１０１及びトランジスタ１０２がオンする。

次いで図１１に示す期間ｐ２では、配線１１３［１］及び配線１１３［２］への電圧の印加を遮断し、電気的に浮遊状態とする。また配線１１４［１］の電圧をＶ３、配線１１４［２］の電圧をＶ４とする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１２［２］は、前の期間の電圧を保持する。

配線１１３［１］の電圧は、配線１１４［１］の電圧Ｖ３に対応して変化する。また配線１１３［２］の電圧は、配線１１４［２］の電圧Ｖ４に対応して変化する。そしてメモリセル１００Ａのノード１０４には電圧Ｖ３に応じたデータが書き込まれ、メモリセル１００Ｂのノード１０４には電圧Ｖ４に応じたデータが書き込まれる。

次いで図１１に示す期間ｐ３では、配線１１１［１］をＬレベルとする。なお他の配線、すなわち配線１１１［２］、配線１１２［１］、配線１１２［２］、配線１１３［１］、配線１１３［２］、配線１１４［１］、及び配線１１４［２］は、前の期間の電圧を保持する。メモリセル１００Ａのトランジスタ１０１、メモリセル１００Ｂのトランジスタ１０１がオフする。

次いで図１１に示す期間ｐ４では、配線１１２［１］をＨレベルとする。また配線１１３［１］、配線１１３［２］、配線１１４［１］及び配線１１４［２］の電圧をロー電圧（ＧＮＤ）とする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［２］は、前の期間の電圧を保持する。メモリセル１００Ａのトランジスタ１０２、メモリセル１００Ｂのトランジスタ１０２がオフする。

次いで図１１に示す期間ｐ５では、配線１１１［２］をＨレベル、配線１１２［２］をＬレベルとする。なお他の配線、すなわち配線１１１［１］、配線１１２［１］、配線１１３［１］、配線１１３［２］、配線１１４［１］及び配線１１４［２］は、前の期間の電圧を保持する。メモリセル１００Ｃのトランジスタ１０１及びトランジスタ１０２、かつメモリセル１００Ｄのトランジスタ１０１及びトランジスタ１０２がオンする。

次いで図１１に示す期間ｐ６では、配線１１３［１］及び配線１１３［２］への電圧の印加を遮断し、電気的に浮遊状態とする。また配線１１４［１］の電圧をＶ４、配線１１４［２］の電圧をＶ３とする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］及び配線１１２［２］は、前の期間の電圧を保持する。

配線１１３［１］の電圧は、配線１１４［１］の電圧Ｖ４に対応して変化する。また配線１１３［２］の電圧は、配線１１４［２］の電圧Ｖ３に対応して変化する。そしてメモリセル１００Ｃのノード１０４には電圧Ｖ４に応じたデータが書き込まれ、メモリセル１００Ｄのノード１０４には電圧Ｖ３に応じたデータが書き込まれる。

次いで図１１に示す期間ｐ７では、配線１１１［２］をＬレベルとする。なお他の配線、すなわち配線１１１［１］、配線１１２［１］、配線１１２［２］、配線１１３［１］、配線１１３［２］、配線１１４［１］、及び配線１１４［２］は、前の期間の電圧を保持する。メモリセル１００Ｃのトランジスタ１０１、メモリセル１００Ｄのトランジスタ１０１がオフする。

次いで図１１に示す期間ｐ８では、配線１１２［２］をＨレベルとする。また配線１１３［１］、配線１１３［２］、配線１１４［１］及び配線１１４［２］の電圧をロー電圧（ＧＮＤ）とする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］は、前の期間の電圧を保持する。メモリセル１００Ｃのトランジスタ１０２、メモリセル１００Ｄのトランジスタ１０２がオフする。

以上、期間ｐ１乃至ｐ８で説明したデータの書き込みにより、図１０に示すメモリセル１００Ａには電圧Ｖ３に応じたデータが書き込まれ、メモリセル１００Ｂには電圧Ｖ４に応じたデータが書き込まれ、メモリセル１００Ｃには電圧Ｖ４に応じたデータが書き込まれ、メモリセル１００Ｄには電圧Ｖ３に応じたデータが書き込まれる。

図１２に示す期間ｐ９では、配線１１４［１］及び配線１１４［２］をプリチャージ電圧（ここではＶＤＤ）とする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１２［２］、配線１１３［１］、及び配線１１３［２］は、前の期間の電圧を保持する。

次いで図１２に示す期間ｐ１０では、配線１１４［１］及び配線１１４［２］への電圧の印加を遮断し、電気的に浮遊状態とする。また配線１１２［１］をＬレベルとする。メモリセル１００Ａのトランジスタ１０２、メモリセル１００Ｂのトランジスタ１０２がオンする。すると、配線１１４［１］及び配線１１４［２］の電圧は、メモリセル１００Ａ及びメモリセル１００Ｂに書き込まれたデータに対応する電圧に応じて、低下する。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［２］、及び配線１１３［１］、及び配線１１３［２］は、前の期間の電圧を保持する。なお配線１１２［１］に入力されるＬレベルの電圧は、書き込み動作のときに配線１１２［１］に入力されたＬレベルの電圧と同じ電圧であることが好ましい。

次いで図１２に示す期間ｐ１１では、期間ｐ１０での配線１１４［１］及び配線１１４［２］における電圧が下げ止まり、それぞれ電圧Ｖ３、電圧Ｖ４となる。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１２［２］、配線１１３［１］及び配線１１３［２］は、前の期間の電圧を保持する。

次いで図１２に示す期間ｐ１２では、配線１１２［１］をＨレベルとする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［２］、配線１１３［１］、配線１１３［２］、配線１１４［１］、及び配線１１４［２］は、前の期間の電圧を保持する。メモリセル１００Ａのトランジスタ１０２、メモリセル１００Ｂのトランジスタ１０２がオフする。

図１２に示す期間ｐ１３では、配線１１４［１］及び配線１１４［２］をプリチャージ電圧ＶＤＤとする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１２［２］、配線１１３［１］、及び配線１１３［２］は、前の期間の電圧を保持する。

次いで図１２に示す期間ｐ１４では、配線１１４［１］及び配線１１４［２］への電圧の印加を遮断し、電気的に浮遊状態とする。また配線１１２［２］をＬレベルとする。メモリセル１００Ｃのトランジスタ１０２、メモリセル１００Ｄのトランジスタ１０２がオンする。すると、配線１１４［１］及び配線１１４［２］の電圧は、メモリセル１００Ｃ及びメモリセル１００Ｄに書き込まれたデータに対応する電圧に応じて、低下する。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］、及び配線１１３［１］、及び配線１１３［２］は、前の期間の電圧を保持する。なお配線１１２［２］に入力されるＬレベルの電圧は、書き込み動作のときに配線１１２［２］に入力されたＬレベルの電圧と同じ電圧であることが好ましい。

次いで図１２に示す期間ｐ１５では、期間ｐ１４での配線１１４［１］及び配線１１４［２］における電圧が下げ止まり、それぞれ電圧Ｖ４、電圧Ｖ３となる。なお他の配線、配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１２［２］、配線１１３［１］及び配線１１３［２］は、前の期間の電圧を保持する。

次いで図１２に示す期間ｐ１６では、配線１１２［２］をＨレベルとする。なお他の配線、すなわち配線１１１［１］、配線１１１［２］、配線１１２［１］、配線１１３［１］、配線１１３［２］、配線１１４［１］、及び配線１１４［２］は、前の期間の電圧を保持する。メモリセル１００Ｃのトランジスタ１０２、メモリセル１００Ｄのトランジスタ１０２がオフする。

以上、期間ｐ９乃至ｐ１６で説明したデータの読み出しにより、図１０に示すメモリセル１００Ａからは電圧Ｖ３に応じたデータが読み出され、メモリセル１００Ｂからは電圧Ｖ４に応じたデータが読み出され、メモリセル１００Ｃからは電圧Ｖ４に応じたデータが読み出され、メモリセル１００Ｄには電圧Ｖ３に応じたデータが読み出される。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態３）
図１３（Ａ）に半導体装置１３０を示す。半導体装置１３０は、トランジスタ１０１、トランジスタ１０２、容量素子１０３、トランジスタ１０７を有する。

半導体装置１３０は、半導体装置１００（図１）と比較すると、トランジスタ１０７を有し、容量素子１０３の他方の電極に基準電位端子より基準電位（ＧＮＤ）が印加されている点が異なる。なお容量素子１０３の他方の電極には、基準電位ではなく、電源電位端子より電源電位（ＶＳＳ）やその他の電位が印加されていてもよい。

トランジスタ１０７はｐ型のトランジスタである。トランジスタ１０７のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を有する層を用いることができる。

トランジスタ１０７のゲートは配線１１５に電気的に接続される。配線１１５はワード線として機能することができる。

トランジスタ１０７のソース及びドレインの一方は、トランジスタ１０２のソース及びドレインの他方に電気的に接続される。

トランジスタ１０７のソース及びドレインの他方は配線１１３に電気的に接続される。トランジスタ１０７のソース及びドレインの他方はトランジスタ１０１のソース及びドレインの一方に電気的に接続される。

なお半導体装置１３５のように、トランジスタ１０７はトランジスタ１０２と配線１１４の間に設けてもよい（図１３（Ｂ））。半導体装置１３５では、トランジスタ１０７のソース及びドレインの一方は、配線１１４に電気的に接続され、ソース及びドレインの他方はトランジスタ１０２のソース及びドレインの一方に電気的に接続される。

トランジスタ１０２のソース及びドレインの他方は配線１１３に電気的に接続される。またトランジスタ１０２のソース及びドレインの他方はトランジスタ１０１のソース及びドレインの一方に電気的に接続される。

半導体装置１３０への情報の書き込み動作及び半導体装置１３０からの情報の読み出し動作を説明する。

（書き込み動作）
まず書き込み動作の一例を説明する。図１４にタイミングチャートを示す。図１５に半導体装置１３０の動作を示す。一例として、読み出したい電圧をＶ１とし、ノード１０４の電位（トランジスタ１０２のゲート電位）をＶ５にまで変化させることにより書き込む動作を説明する。なお多値情報を記憶する際には種々の電圧を印加する必要があるため、Ｖ１を自由に設定できることは有益である。

情報を書き込む動作は、配線１１３及び配線１１４にロー電圧を印加し、配線１１１にハイ電圧を印加してトランジスタ１０１をオンにし、トランジスタ１０２がオンとなり、かつ配線１１５にロー電圧を印加してトランジスタ１０７をオンにする第１のステップ、配線１１４に電圧Ｖ１を印加し、かつ配線１１３へのロー電圧の印加を遮断する第２のステップ、により行われる。

第２のステップにより、配線１１４から、トランジスタ１０２のソース及びドレイン、トランジスタ１０７のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４に情報（電圧Ｖ１）に応じた電位Ｖ５が印加される。そしてトランジスタ１０２のゲートにＶ５が印加される。また容量素子１０３にはＶ５に応じた電荷が蓄積される。

図１５（Ａ）に半導体装置１３０の初期状態を示す。図１４では初期状態を（Ａ）で示している。

配線１１１にロー電圧の信号が入力されており、トランジスタ１０１はオフしている。

配線１１５にハイ電圧の信号が入力されており、トランジスタ１０７はオフしている。

容量素子１０３の他方の電極には基準電位などのロー電圧が印加されている。ノード１０４には容量素子１０３の容量値に対応した電圧が印加されている。

図１５（Ｂ）に書き込み前の準備状態を示す。図１４では当該状態を（Ｂ）で示している。

時刻ｔ１に配線１１１にハイ電圧の信号が入力される。トランジスタ１０１はオンする。

トランジスタ１０１がオンすることにより、配線１１３とノード１０４とは電気的に接続される。配線１１３の電位がノード１０４に印加され、その結果、トランジスタ１０２はオンする。

時刻ｔ１に配線１１５にロー電圧の信号が入力される。トランジスタ１０７はオンする。当該ロー電圧はトランジスタ１０７をオンできる電圧であればよい。当該ロー電圧は基準電圧（ＧＮＤ）、電源電圧（ＶＳＳ）やその他の電圧であってもよい。

配線１１３及び配線１１４にロー電圧が印加され、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０７がオンして、第１のステップが終了する。

図１５（Ｃ）、（Ｄ）に書き込み時の状態を示す。図１４では当該状態を（Ｃ）、（Ｄ）で示している。

時刻ｔ２に配線１１４に、電圧Ｖ１を印加する（図１５（Ｃ））。電圧Ｖ１は読み出し動作の際に読み出したい電圧である。Ｖ１の大きさは書き込みたいデータに合わせて自由に設定することができる。

また時刻ｔ２に配線１１３をロー電圧（ＧＮＤ）から遮断する（図１５（Ｃ））。このとき、配線１１３は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１３は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１３に電位を与えるスイッチをオフにすることで実現することができる。

トランジスタ１０７及びトランジスタ１０２がオンしていることにより、配線１１３は配線１１４と電気的に接続される。配線１１３の電圧は、プリチャージされたロー電圧（ＧＮＤ）からＶ５’にまで変化する（図１５（Ｄ））。なおＶ５’は、Ｖ１と、概ねトランジスタ１０２及びトランジスタ１０７のしきい値電圧分異なる（Ｖ１＞Ｖ５’）。

またトランジスタ１０１がオンしていることにより、配線１１４から、トランジスタ１０２のソース及びドレイン、トランジスタ１０７のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４（トランジスタ１０２のゲート）に情報が書き込まれる。また容量素子１０３に電荷が蓄積される。そしてノード１０４の電位はＶ５にまで変化する。

ノード１０４の電位がＶ５にまで変化すると、トランジスタ１０２のゲートとソースの間の電位差が小さくなり、トランジスタ１０２のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして最終的にはトランジスタ１０２はオフする。

半導体装置１３０では、配線１１４にはＶ１が印加され、配線１１３にはＶ５’が印加され、ノード１０４にはＶ５が印加された状態となる。

配線１１４に電圧Ｖ１が印加され、かつ配線１１３へのロー電圧の印加が遮断されて、第２のステップが終了する。

以上により、読み出したい電圧Ｖ１を配線１１４に与え、ノード１０４の電位をＶ５にまで変化させることにより書き込む動作が終了する。

図１５（Ｅ）に書き込み後、保持前の状態を示す。図１４では当該状態を（Ｅ）で示している。

時刻ｔ３に配線１１１にロー電圧の信号が入力される。トランジスタ１０１はオフする。ノード１０４は配線１１３と電気的に接続されない状態となる。トランジスタ１０１はオフ電流が極めて低いという特性を有するから、ノード１０４の電位（Ｖ５）は保持される。

時刻ｔ４までの間に、配線１１５にハイ電圧が印加され、配線１１３にロー電圧（ＧＮＤ）が印加され、配線１１４にロー電圧（ＧＮＤ）が印加される。

配線１１５にハイ電圧が印加されると、トランジスタ１０７はオフする。当該ハイ電圧はトランジスタ１０７をオフできる電圧であればよい。

時刻ｔ４には、保持状態となる。図１４では当該状態を（Ｆ）で示している。半導体装置１３０は、ノード１０４の電位（Ｖ５）を除き、図１５（Ａ）と同じ状態となる。トランジスタ１０１及びトランジスタ１０７はオフしている。

なお図１４の（Ａ）、（Ｆ）の状態では、配線１１４にロー電圧を印加しているが、ハイ電圧を印加してもよい。配線１１４にハイ電圧を印加しておくと、（Ｅ）の状態から（Ｆ）の状態、すなわち配線１１４にハイ電圧を印加するときに、速やかに電圧を変化させることができる場合がある。

（読み出し動作）
次に、上記書き込み動作により、書き込まれた電荷から、電圧Ｖ１を読み出す動作の一例を説明する。図１６にタイミングチャートを示す。図１７に半導体装置１３０の動作を示す。

情報を読み出す動作は、配線１１４にハイ電圧を印加する第３のステップ、配線１１４へのハイ電圧の印加を遮断し、かつ配線１１５にロー電圧を印加してトランジスタ１０７をオンにする第４のステップ、により行われる。第４のステップにより、配線１１４の電圧は、ハイ電圧から電圧Ｖ１に変化する。

図１７（Ａ）に半導体装置１３０の保持状態を示す。図１６では保持状態を（Ａ）で示している。

図１７（Ｂ）に読み出す前の準備状態を示す。図１６では当該状態を（Ｂ）で示している。

時刻ｔ５に配線１１４にハイ電圧（ＶＤＤ）が印加される。配線１１４にハイ電圧をプリチャージすることができる。

なおトランジスタ１０１及びトランジスタ１０７は保持状態からオフしている。

図１７（Ｃ）、（Ｄ）に読み出し時の状態を示す。図１６では当該状態を（Ｃ）で示している。

時刻ｔ６に配線１１４をハイ電圧（ＶＤＤ）から遮断する（図１７（Ｃ））。このとき、配線１１４は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１４は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１４に電位を与えるスイッチをオフにすることで実現することができる。

また時刻ｔ６に配線１１５にロー電圧の信号が入力される。トランジスタ１０７はオンする。

トランジスタ１０２のゲートには電圧Ｖ５が印加されている。トランジスタ１０２はオンしている。配線１１４の電位は、ゲート電圧Ｖ５に対応して、プリチャージされたハイ電圧（ＶＤＤ）からＶ１にまで変化する（図１７（Ｄ））。なおトランジスタ１０２のゲートとソースの間の電位差は時間経過とともに小さくなり、最終的にはトランジスタ１０２はオフする。

配線１１４へのハイ電圧の印加が遮断され、トランジスタ１０７がオンして、第４のステップが終了する。

読み出し後は、時刻ｔ７に配線１１５にハイ電圧の信号が入力される。トランジスタ１０７はオフする（図１６の（Ｄ））。

時刻ｔ８までの間に、配線１１４にロー電圧（ＧＮＤ）が印加される（図１６の（Ｄ））。

時刻ｔ８には、保持状態となる。図１６では当該状態を（Ｅ）で示している。半導体装置１３０は、図１７（Ａ）と同じ状態となる。

なお図１６の（Ａ）、（Ｅ）の状態では、配線１１４にロー電圧を印加しているが、ハイ電圧を印加してもよい。配線１１４にハイ電圧を印加しておくと、（Ａ）の状態から（Ｂ）の状態、すなわち配線１１４にＶＤＤを印加するときに、速やかに電圧を変化させることができる。

なおノード１０４の電位、すなわちトランジスタ１０２のゲートに印加された電圧をリセットする場合は、例えば配線１１１にハイ電圧の信号を入力してトランジスタ１０１をオンにする。トランジスタ１０１がオンになると、ノード１０４は配線１１３と電気的に接続される。配線１１３にはＧＮＤが印加されているから、ノード１０４の電位はリセットされる。

半導体装置１３０では、書き込み時に配線１１４に印加した電位（Ｖ１）がそのまま読み出し電位となる。

半導体装置１３０は、半導体装置１００と同様に、実施の形態１に示した効果を奏することができる。また、半導体装置１３０におけるトランジスタ１０７が電気的に接続した配線１１５の容量は、半導体装置１００での容量素子１０３が電気的に接続した配線１１２の容量よりも小さくすることができるので、半導体装置１３０ではより消費電力を小さくすることが可能となる。

また図１３（Ｂ）に示す半導体装置１３５の動作は、半導体装置１３０と同じであるため、半導体装置１３０の動作の記載を援用する。

（実施の形態４）
図１８に半導体装置１４０を示す。半導体装置１４０は、トランジスタ１０１、トランジスタ１０６、容量素子１０３を有する。

半導体装置１４０は、半導体装置１００（図１）と比較すると、トランジスタ１０６がｎ型トランジスタである点が異なる。

トランジスタ１０６のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を有する層を用いることができる。

トランジスタ１０６と、トランジスタ１０１などの他の素子との接続については、トランジスタ１０２と、トランジスタ１０１などの他の素子との接続の記載を援用する。

半導体装置１４０への情報の書き込み動作及び半導体装置１４０からの情報の読み出し動作を説明する。

（書き込み動作）
まず書込み動作の一例を説明する。図１９にタイミングチャートを示す。図２０に半導体装置１４０の動作を示す。一例として、読み出したい電圧をＶ１とし、ノード１０４の電位（トランジスタ１０６のゲート電位）をＶ７にまで変化させることにより、情報を書き込む動作を説明する。なお多値情報を記憶する際には種々の電圧を印加する必要があるため、Ｖ１を自由に設定できることは有益である。

情報を書き込む動作は、配線１１３及び配線１１４にハイ電圧を印加し、配線１１１にハイ電圧を印加してトランジスタ１０１をオンにし、かつ配線１１２にハイ電圧を印加してトランジスタ１０６をオンにする第１のステップ、配線１１４に電圧Ｖ１を印加し、かつ配線１１３へのハイ電圧の印加を遮断する第２のステップ、により行われる。

第２のステップにより、配線１１４から、トランジスタ１０６のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４に情報（電圧Ｖ１）に応じた電位Ｖ７が印加される。そしてトランジスタ１０６のゲートにＶ７が印加される。また容量素子１０３にはＶ７に応じた電荷が蓄積される。

図２０（Ａ）に半導体装置１４０の初期状態を示す。図１９では初期状態を（Ａ）で示している。

配線１１２にはロー電圧の信号が入力されている。ノード１０４には容量素子１０３の容量値に対応した電圧が印加されている。

配線１１３及び配線１１４にハイ電圧（ＶＤＤ）が印加される。これにより配線１１３及び配線１１４にハイ電圧をプリチャージすることができる。ここではハイ電圧は電源電圧（ＶＤＤ）としているが、その他の電圧であってもよい。

図２０（Ｂ）に書き込み前の準備状態を示す。図１９では当該状態を（Ｂ）で示している。

トランジスタ１０１がオンすることにより、配線１１３とノード１０４とは電気的に接続される。ノード１０４の電位は上昇してハイ電圧（ＶＤＤ）となる。

時刻ｔ１に配線１１２にハイ電圧の信号が入力される。ノード１０４には容量素子１０３の容量値に対応した電圧が印加される。トランジスタ１０１がオンし、また配線１１２にハイ電圧が印加されて、トランジスタ１０６はオンする。当該ハイ電圧はトランジスタ１０６をオンできる電圧であればよく、電源電圧（ＶＤＤ）やその他の電圧でもよい。

配線１１３及び配線１１４にハイ電圧が印加され、トランジスタ１０１及びトランジスタ１０６がオンして、第１のステップが終了する。

図２０（Ｃ）、（Ｄ）に書き込み時の状態を示す。図１９では当該状態を（Ｃ）、（Ｄ）で示している。

時刻ｔ２に配線１１４に、電圧Ｖ１を印加する（図２０（Ｃ））。電圧Ｖ１は読み出し動作の際に読み出したい電圧である。Ｖ１の大きさは書き込みたいデータに合わせて自由に設定することができる。

また時刻ｔ２に配線１１３をハイ電圧（ＶＤＤ）から遮断する（図２０（Ｃ））。このとき、配線１１３は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１３は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１３に電位を与えるスイッチをオフにすることで実現することができる。

トランジスタ１０６がオンしていることにより、配線１１３は配線１１４と電気的に接続される。配線１１３の電圧は、プリチャージされたハイ電圧（ＶＤＤ）からＶ７’にまで変化する（図２０（Ｄ））。なおＶ７’は、Ｖ１と、概ねトランジスタ１０６のしきい値電圧分異なる。

またトランジスタ１０１がオンしていることにより、配線１１４から、トランジスタ１０６のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４（トランジスタ１０６のゲート）に情報が書き込まれる。また容量素子１０３に電荷が蓄積される。そしてノード１０４の電位はＶ７にまで変化する。

ノード１０４の電位がＶ７にまで変化すると、トランジスタ１０６のゲートとソースの間の電位差が小さくなり、トランジスタ１０６のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして最終的にはトランジスタ１０６はオフする。

半導体装置１４０では、配線１１４にはＶ１が印加され、配線１１３にはＶ７’が印加され、ノード１０４にはＶ７が印加された状態となる。

配線１１４に電圧Ｖ１が印加され、かつ配線１１３へのハイ電圧の印加が遮断されて、第２のステップが終了する。

以上により、読み出したい電圧Ｖ１を配線１１４に与え、ノード１０４の電位をＶ７にまで変化させることにより書き込み動作が終了する。

図２０（Ｅ）に書き込み後、保持前の状態を示す。図１９では当該状態を（Ｅ）で示している。

時刻ｔ３に配線１１１にロー電圧の信号が入力される。トランジスタ１０１はオフする。ノード１０４は配線１１３と電気的に接続されない状態となる。トランジスタ１０１はオフ電流が極めて低いという特性を有するから、ノード１０４の電位（Ｖ７）は保持される。

時刻ｔ４までの間に、配線１１２にロー電圧が印加され、配線１１３にハイ電圧（ＶＤＤ）が印加され、配線１１４にハイ電圧（ＶＤＤ）が印加される。

配線１１２にロー電圧が印加されると、ノード１０４の電位はＶ７からトランジスタ１０６をオフできる電圧まで変化する。

時刻ｔ４には、保持状態となる。図１９では当該状態を（Ｆ）で示している。半導体装置１４０は、ノード１０４の電位が異なる点を除き、図２０（Ａ）と同じ状態となる。トランジスタ１０１はオフしている。

なお図１９の（Ａ）、（Ｆ）の状態では、配線１１４にハイ電圧を印加しているが、ロー電圧を印加してもよい。配線１１４にロー電圧を印加しておくと、（Ｅ）の状態から（Ｆ）の状態、すなわち配線１１４にロー電圧を印加するときに、速やかに電圧を変化させることができる場合がある。

（読み出し動作）
次に、上記書き込み動作により、書き込まれた電荷から、電圧Ｖ１を読み出す動作の一例を説明する。図２１にタイミングチャートを示す。図２２に半導体装置１４０の動作を示す。

情報を読み出す動作は、配線１１４にロー電圧を印加する第３のステップ、配線１１４へのロー電圧の印加を遮断し、かつ配線１１２にハイ電圧を印加する第４のステップ、により行われる。第４のステップにより、配線１１４の電圧は、ロー電圧から電圧Ｖ１に変化する。

図２２（Ａ）に半導体装置１４０の保持状態を示す。図２１では保持状態を（Ａ）で示している。

図２２（Ｂ）に読み出す前の準備状態を示す。図２１では当該状態を（Ｂ）で示している。

時刻ｔ５に配線１１４にロー電圧（ＧＮＤ）が印加される。配線１１４にロー電圧をプリチャージすることができる。ここでは配線１１４にはＧＮＤを印加しているが、電源電圧（ＶＳＳ）やその他の電圧を印加してもよい。

なおトランジスタ１０１及びトランジスタ１０６は保持状態よりオフである。

配線１１４にロー電圧が印加されて、第３のステップが終了する。

図２２（Ｃ）、（Ｄ）に読み出し時の状態を示す。図２１では当該状態を（Ｃ）で示している。

時刻ｔ６に配線１１４をロー電圧（ＧＮＤ）から遮断する（図２２（Ｃ））。このとき、配線１１４は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１４は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１４に電位を与えるスイッチをオフにすることで実現することができる。

また時刻ｔ６に配線１１２にハイ電圧の信号が入力される。ノード１０４の電位は書き込み時のＶ７にまで変化する。その結果、トランジスタ１０６のゲート電位（Ｖ７）と配線１１４の電位に対応した電流（Ｉｄ）が流れる。なお配線１１２に入力されるハイ電圧は、書き込み動作のときに配線１１２に入力されたハイ電圧と同じ電圧であることが好ましい。

配線１１４の電位は、ゲート電圧Ｖ７に対応して、プリチャージされたロー電圧（ＧＮＤ）からＶ１にまで変化する（図２２（Ｄ））。なおトランジスタ１０６のゲートとソースの間の電位差は時間経過とともに小さくなり、最終的にはトランジスタ１０６はオフする。

配線１１４へのロー電圧の印加が遮断され、配線１１２にハイ電圧が印加されて、第４のステップが終了する。

読み出し後は、時刻ｔ７に配線１１２にロー電圧の信号が入力される。配線１１２にロー電圧が印加されると、ノード１０４の電位はＶ７から当該ロー電圧分変化する。トランジスタ１０６はオフする。

時刻ｔ８までの間に、配線１１４にハイ電圧（ＶＤＤ）が印加される。

時刻ｔ８には、保持状態となる。図２１では当該状態を（Ｅ）で示している。半導体装置１４０は、図２２（Ａ）と同じ状態となる。

なお図２１の（Ａ）、（Ｅ）の状態では、配線１１４にハイ電圧を印加しているが、ロー電圧を印加してもよい。配線１１４にロー電圧を印加しておくと、（Ａ）の状態から（Ｂ）の状態、すなわち配線１１４にＧＮＤを印加するときに、速やかに電圧を変化させることができる。

なおノード１０４の電位、すなわちトランジスタ１０６のゲートに印加された電位をリセットする場合は、例えば配線１１２にハイ電圧を印加し、かつ配線１１３にＧＮＤなどのロー電圧を印加し、配線１１１にハイ電圧の信号を入力してトランジスタ１０１をオンにする。トランジスタ１０１がオンになると、ノード１０４は配線１１３と電気的に接続される。配線１１３にはＧＮＤが印加されているから、ノード１０４の電位はリセット消去される。

半導体装置１４０は、書き込み時に配線１１４に印加した電位（Ｖ１）がそのまま読み出し電位となる。

半導体装置１４０は、半導体装置１００と同様に、実施の形態１に示した効果を奏することができる。

（実施の形態５）
図２３（Ａ）に半導体装置１５０を示す。半導体装置１５０は、トランジスタ１０１、トランジスタ１０６、容量素子１０３、トランジスタ１０８を有する。

半導体装置１５０は、半導体装置１００（図１）と比較すると、トランジスタ１０２の代わりにトランジスタ１０６を有する。また半導体装置１５０は、トランジスタ１０８を有し、容量素子１０３の他方の電極に基準電位端子より基準電位（ＧＮＤ）が印加されている。なお容量素子１０３の他方の電極には、基準電位ではなく、電源電位端子より電源電位（ＶＳＳ）やその他の電位が印加されていてもよい。

トランジスタ１０２の代わりに設けられているトランジスタ１０６はｎ型のトランジスタである。トランジスタ１０６のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を有する層を用いることができる。

トランジスタ１０８はｎ型のトランジスタである。トランジスタ１０８のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を有する層を用いることができる。

トランジスタ１０８のゲートは配線１１５に電気的に接続される。配線１１５はワード線として機能することができる。

トランジスタ１０８のソース及びドレインの一方は、トランジスタ１０６のソース及びドレインの他方に電気的に接続される。

トランジスタ１０８のソース及びドレインの他方は配線１１３に電気的に接続される。トランジスタ１０８のソース及びドレインの他方はトランジスタ１０１のソース及びドレインの一方に電気的に接続される。

なお半導体装置１５５のように、トランジスタ１０８はトランジスタ１０６と配線１１４の間に設けてもよい（図２３（Ｂ））。半導体装置１５５では、トランジスタ１０８のソース及びドレインの一方は、配線１１４に電気的に接続され、ソース及びドレインの他方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。

トランジスタ１０６のソース及びドレインの他方は配線１１３に電気的に接続される。またトランジスタ１０６のソース及びドレインの他方はトランジスタ１０１のソース及びドレインの一方に電気的に接続される。

半導体装置１５０への情報の書き込み動作及び半導体装置１５０からの情報の読み出し動作を説明する。

（書き込み動作）
まず書込み動作の一例を説明する。図２４にタイミングチャートを示す。図２５に半導体装置１５０の動作を示す。一例として、読み出したい電圧をＶ１とし、ノード１０４の電位（トランジスタ１０６のゲート電位）をＶ９にまで変化させることにより書き込む動作を説明する。なお多値情報を記憶する際には種々の電圧を印加する必要があるため、Ｖ１を自由に設定できることは有益である。

情報を書き込む動作は、配線１１３及び配線１１４にハイ電圧を印加し、配線１１１にハイ電圧を印加してトランジスタ１０１をオンにし、トランジスタ１０６がオンとなり、かつ配線１１５にハイ電圧を印加してトランジスタ１０８をオンにする第１のステップ、配線１１４に電圧Ｖ１を印加し、かつ配線１１３へのハイ電圧の印加を遮断する第２のステップ、により行われる。

第２のステップにより、配線１１４から、トランジスタ１０６のソース及びドレイン、トランジスタ１０８のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４に情報（電圧Ｖ１）に応じた電位Ｖ９が印加される。そしてトランジスタ１０６のゲートにＶ９が印加される。また容量素子１０３にはＶ９に応じた電荷が蓄積される。

図２５（Ａ）に半導体装置１５０の初期状態を示す。図２４では初期状態を（Ａ）で示している。

配線１１５にロー電圧の信号が入力されており、トランジスタ１０８はオフしている。当該ロー電圧はトランジスタ１０８をオフできる電圧であればよく、基準電位（ＧＮＤ）、電源電圧（ＶＳＳ）、その他の電圧でもよい。

図２５（Ｂ）に書き込み前の準備状態を示す。図２４では当該状態を（Ｂ）で示している。

トランジスタ１０１がオンすることにより、配線１１３とノード１０４とは電気的に接続される。配線１１３の電位がノード１０４に印加され、その結果、トランジスタ１０６はオンする。

時刻ｔ１に配線１１５にハイ電圧の信号が入力される。トランジスタ１０８はオンする。当該ハイ電圧はトランジスタ１０８をオンできる電圧であればよい。当該ハイ電圧は、電源電圧（ＶＤＤ）やその他の電圧であってもよい。

配線１１３及び配線１１４にハイ電圧が印加され、トランジスタ１０１、トランジスタ１０６及びトランジスタ１０８がオンして、第１のステップが終了する。

図２５（Ｃ）、（Ｄ）に書き込み時の状態を示す。図２４では当該状態を（Ｃ）、（Ｄ）で示している。

時刻ｔ２に配線１１４に、電圧Ｖ１を印加する（図２５（Ｃ））。電圧Ｖ１は読み出し動作の際に読み出したい電圧である。Ｖ１の大きさは書き込みたいデータに合わせて自由に設定することができる。

また時刻ｔ２に配線１１３をハイ電圧（ＶＤＤ）から遮断する（図２５（Ｃ））。このとき、配線１１３は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１３は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１３に電位を与えるスイッチをオフにすることで実現することができる。

トランジスタ１０８及びトランジスタ１０６がオンしていることにより、配線１１３は配線１１４と電気的に接続される。配線１１３の電圧は、プリチャージされたハイ電圧（ＶＤＤ）からＶ９’にまで変化する（図２５（Ｄ））。なおＶ９’は、Ｖ１と、概ねトランジスタ１０６及びトランジスタ１０８のしきい値電圧分異なる。

またトランジスタ１０１がオンしていることにより、配線１１４から、トランジスタ１０６のソース及びドレイン、トランジスタ１０８のソース及びドレイン、配線１１３、及びトランジスタ１０１のソース及びドレインを介して、ノード１０４（トランジスタ１０６のゲート）に情報が書き込まれる。また容量素子１０３に電荷が蓄積される。そしてノード１０４の電位はＶ９にまで変化する。

ノード１０４の電位がＶ９にまで変化すると、トランジスタ１０６のゲートとソースの間の電位差が小さくなり、トランジスタ１０６のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして最終的にはトランジスタ１０６はオフする。

半導体装置１５０では、配線１１４にはＶ１が印加され、配線１１３にはＶ９’が印加され、ノード１０４にはＶ９が印加された状態となる。

以上により、読み出したい電圧Ｖ１を配線１１４に与え、ノード１０４の電位をＶ９にまで変化させることにより書き込む動作が終了する。

図２５（Ｅ）に書き込み後、保持前の状態を示す。図２４では当該状態を（Ｅ）で示している。

時刻ｔ３に配線１１１にロー電圧の信号が入力される。トランジスタ１０１はオフする。ノード１０４は配線１１３と電気的に接続されない状態となる。トランジスタ１０１はオフ電流が極めて低いという特性を有するから、ノード１０４の電位（Ｖ９）は保持される。

時刻ｔ４までの間に、配線１１５にロー電圧が印加され、配線１１３にハイ電圧（ＶＤＤ）が印加され、配線１１４にハイ電圧（ＶＤＤ）が印加される。

配線１１５にロー電圧が印加されると、トランジスタ１０８はオフする。当該ロー電圧はトランジスタ１０８をオフできる電圧であればよい。

時刻ｔ４には、保持状態となる。図２４では当該状態を（Ｆ）で示している。半導体装置１５０は、ノード１０４の電位（Ｖ９）を除き、図２５（Ａ）と同じ状態となる。トランジスタ１０１及びトランジスタ１０８はオフしている。

なお図２４の（Ａ）、（Ｆ）の状態では、配線１１４にハイ電圧を印加しているが、ロー電圧を印加してもよい。配線１１４にロー電圧を印加しておくと、（Ｅ）の状態から（Ｆ）の状態、すなわち配線１１４にロー電圧を印加するときに、速やかに電圧を変化させることができる場合がある。

（読み出し動作）
次に、上記書き込み動作により、書き込まれた電荷から、電圧Ｖ１を読み出す動作の一例を説明する。図２６にタイミングチャートを示す。図２７に半導体装置１５０の動作を示す。

情報を読み出す動作は、配線１１４にロー電圧を印加する第３のステップ、配線１１４へのロー電圧の印加を遮断し、かつ配線１１５にハイ電圧を印加してトランジスタ１０８をオンにする第４のステップ、により行われる。第４のステップにより、配線１１４の電圧は、ロー電圧から電圧Ｖ１に変化する。

図２７（Ａ）に半導体装置１５０の保持状態を示す。図２６では保持状態を（Ａ）で示している。

図２７（Ｂ）に読み出す前の準備状態を示す。図２６では当該状態を（Ｂ）で示している。

なおトランジスタ１０１及びトランジスタ１０８は保持状態よりオフである。

配線１１４にロー電圧が印加されて第３のステップが終了する。

図２７（Ｃ）、（Ｄ）に読み出し時の状態を示す。図２６では当該状態を（Ｃ）で示している。

時刻ｔ６に配線１１４をロー電圧（ＧＮＤ）から遮断する（図２７（Ｃ））。このとき、配線１１４は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１４は、電荷の充電又は放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１４に電位を与えるスイッチをオフにすることで実現することができる。

また時刻ｔ６に配線１１５にハイ電圧の信号が入力される。トランジスタ１０８はオンする。

トランジスタ１０６のゲートには電圧Ｖ９が印加されているから、トランジスタ１０６はオンし、配線１１４の電位は、ゲート電圧Ｖ９に対応して、プリチャージされたロー電圧（ＧＮＤ）からＶ１にまで変化する（図２７（Ｄ））。なおトランジスタ１０６のゲートとソースの間の電位差は時間経過とともに小さくなり、最終的にはトランジスタ１０６はオフする。

配線１１４へのロー電圧の印加が遮断され、トランジスタ１０８がオンして、第４のステップが終了する。

読み出し後は、時刻ｔ７に配線１１５にロー電圧の信号が入力される。トランジスタ１０８はオフする（図２６の（Ｄ））。

時刻ｔ８までの間に、配線１１４にハイ電圧（ＶＤＤ）が印加される（図２６の（Ｄ））。

時刻ｔ８には、保持状態となる。図２６では当該状態を（Ｅ）で示している。半導体装置１５０は、図２７（Ａ）と同じ状態となる。

なお図２６の（Ａ）、（Ｅ）の状態では、配線１１４にハイ電圧を印加しているが、ロー電圧を印加してもよい。配線１１４にロー電圧を印加しておくと、（Ａ）の状態から（Ｂ）の状態、すなわち配線１１４にＧＮＤを印加するときに、速やかに電圧を変化させることができる。

なおノード１０４の電位、すなわちトランジスタ１０６のゲートに印加された電圧をリセットする場合は、例えば配線１１３にＧＮＤなどのロー電圧を印加し、配線１１１にハイ電圧の信号を入力してトランジスタ１０１をオンにする。トランジスタ１０１がオンになると、ノード１０４は配線１１３と電気的に接続される。配線１１３にはＧＮＤが印加されているから、ノード１０４の電位はリセットされる。

半導体装置１５０は、書き込み時に配線１１４に印加した電位（Ｖ１）がそのまま読み出し電位となる。

半導体装置１５０は、半導体装置１００と同様に、実施の形態１に示した効果を奏することができる。また、半導体装置１５０におけるトランジスタ１０８が電気的に接続した配線１１５の容量は、半導体装置１４０での容量素子１０３が電気的に接続した配線１１２の容量よりも小さくすることができるので、半導体装置１３０ではより消費電力を小さくすることが可能となる。

また図２３（Ｂ）に示す半導体装置１５５の動作は、半導体装置１５０と同じであるため、半導体装置１５０の動作の記載を援用する。

（実施の形態６）
実施の形態１−５のトランジスタ１０１のチャネルに適用できる酸化物半導体について説明する。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ以上１×１０^−４Ｐａ以下まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。

なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。

（実施の形態７）
実施の形態１−５に示した半導体装置の一例について説明する。図２８に、図１に示した半導体装置１００が有する、トランジスタ１０１、トランジスタ１０２、及び容量素子１０３の断面構造を、一例として示す。

トランジスタ１０１のチャネルは酸化物半導体層を有している。トランジスタ１０１、容量素子１０３が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０２上に形成されている場合を例示している。

なお、トランジスタ１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１０２は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１０１はトランジスタ１０２上に積層されていなくとも良く、トランジスタ１０１とトランジスタ１０２とは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ１０２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ１０２が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図２８では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ１０２は、素子分離用絶縁膜１４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。

具体的に、トランジスタ１０２は、半導体基板１４００に形成された、ソース領域またはドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電極１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜１４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純物領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。

トランジスタ１０２上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開口部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４０３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接続されている配線１４１２とが、形成されている。

そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続されており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接続されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に接続されている。

配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層するように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されており、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている。

そして、図２８では、絶縁膜１４４０上にトランジスタ１０１及び容量素子１０３が形成されている。

トランジスタ１０１は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と、半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２及び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲート絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３３の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお、導電膜１４３３は、配線１４２１に電気的に接続されている。

また、ゲート絶縁膜１４３１上において導電膜１４３３と重なる位置に、導電膜１４３５が設けられている。ゲート絶縁膜１４３１を間に挟んで導電膜１４３３及び導電膜１４３５が重なっている部分が、容量素子１０３として機能する。

なお、図２８では、容量素子１０３がトランジスタ１０１と共に絶縁膜１４４０の上に設けられている場合を例示しているが、容量素子１０３は、トランジスタ１０２と共に、絶縁膜１４４０の下に設けられていても良い。

そして、トランジスタ１０１、容量素子１０３上に、絶縁膜１４４１及び絶縁膜１４４２が順に積層するように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が設けられており、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶縁膜１４４１上に設けられている。

なお、図２８において、トランジスタ１０１は、ゲート電極１４３４を半導体膜１４３０の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ１０１が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。

また、図２８では、トランジスタ１０１が、一のゲート電極１４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、半導体膜１４３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜１４３０が、３層に積層されて構成されている場合のトランジスタ１１１０Ａの構成例を、図２９（Ａ）に示す。

図２９（Ａ）に示すトランジスタ１１１０Ａは、絶縁膜８２０などの上に設けられた半導体膜１４３０と、半導体膜１４３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜１４３０と重畳するように設けられたゲート電極８３４と、を有する。

そして、トランジスタ１１１０Ａでは、半導体膜１４３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体層８３０ｃは、図２９（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３０に示す。

図３０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図３０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図３０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図３０（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

１００半導体装置、メモリセル
１０１トランジスタ
１０２トランジスタ
１０３容量素子
１０４ノード
１０６トランジスタ
１０７トランジスタ
１０８トランジスタ
１１１配線
１１２配線
１１３配線
１１４配線
１１５配線
１３０半導体装置
１３５半導体装置
１４０半導体装置
１５０半導体装置
１５５半導体装置
２００半導体装置
２０１メモリセルアレイ
２０２行選択ドライバ
２０３列選択ドライバ
２０４Ａ／Ｄコンバータ
３０１デコーダ
３０２制御回路
４０１デコーダ
４０２ラッチ回路
４０３Ｄ／Ａコンバータ
４０４スイッチ回路
４０５トランジスタ
４０６トランジスタ
５０１コンパレータ
５０２エンコーダ
５０３ラッチ回路
５０４バッファ
６００半導体装置
８２０絶縁膜
８３２導電膜
８３３導電膜
８３１ゲート絶縁膜
８３４ゲート電極
８３０ａ酸化物半導体層
８３０ｂ酸化物半導体層
８３０ｃ酸化物半導体層
１１１０Ａトランジスタ
１４００半導体基板
１４０１素子分離用絶縁膜
１４０２不純物領域
１４０３不純物領域
１４０４ゲート電極
１４０５ゲート絶縁膜
１４０９絶縁膜
１４１０配線
１４１１配線
１４１２配線
１４１５配線
１４１６配線
１４１７配線
１４２０絶縁膜
１４２１配線
１４３０半導体膜
１４３１ゲート絶縁膜
１４３２導電膜
１４３３導電膜
１４３４ゲート電極
１４３５導電膜
１４４０絶縁膜
１４４１絶縁膜
１４４２絶縁膜
１４４３導電膜
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロフォン
５００６スピーカー
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１のトランジスタ、第２のトランジスタ及び容量素子を有し、
前記第１のトランジスタは、酸化物半導体層にチャネルが形成され、
前記第１のトランジスタのゲートは、ワード線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、ビット線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記容量素子の一方の電極に電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
前記容量素子の他方の電極は、容量線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記ビット線に電気的に接続された半導体装置であって、
情報を書き込む動作は、
前記ビット線に第１の電圧を印加し、
前記第１の配線に前記第１の電圧を印加し、
前記ワード線に第２の電圧を印加して前記第１のトランジスタをオンにし、
かつ、前記容量線に第３の電圧を印加して前記第２のトランジスタをオンにする、第１のステップと、
前記第１の配線に、情報に対応した電圧を印加し、
かつ前記ビット線を電気的に浮遊状態とする第２のステップと、により行われ、
情報を保持するときは、
前記ワード線に、前記第２の電圧と異なる第４の電圧を印加して前記第１のトランジスタをオフにし、
前記ビット線に前記第１の電圧を印加し、
前記第１の配線に前記第１の電圧を印加し、
かつ、前記容量線に、前記第３の電圧と異なる第５の電圧を印加して前記第２のトランジスタをオフにし、
情報を読み出す動作は、
前記第１の配線に、前記第１の電圧と異なる第６の電圧を印加する、第３のステップと、
前記第１の配線を電気的に浮遊状態とし、
かつ、前記容量線に前記第３の電圧を印加する、第４のステップと、により行われることを特徴とする半導体装置。