JP6599622B2 - 半導体装置、及び電子機器 - Google Patents

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Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、前述した特許文献１に記載の半導体装置では、多値のデータを記憶し、該データを読み出す構成について開示している。なお、本明細書中では特に断りがない限り、多値のデータとはｊビット（ｊは２以上の自然数）のデータのことを表す。
特開２０１２−２５６４００号公報
例えば、特許文献１に記載の半導体装置では、１つのトランジスタを用いて、多値データの書き込みを行っているが、多値データのビット数が増えると、それぞれのデータに対応する電位と電位の差が小さくなり、データを読み出す際の電位の判定が難しくなり、誤った値を読み出す可能性がある。
本発明の一態様は、多値のデータの書き込みと読み出しを行うことのできる半導体装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる半導体装置の駆動方法を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、ビット線と、電源線と、第１及び第２のワード線と、第１乃至第４のトランジスタと、第１及び第２の容量素子と、第１及び第２の保持ノードと、を有する半導体装置である。第１の保持ノードは、第１のトランジスタを介して、第１のデータが与えられる。第２の保持ノードは、第２のトランジスタを介して、第２のデータが与えられる。第３のトランジスタのゲートは第１の保持ノードに電気的に接続される。第３のトランジスタのソース及びドレインの一方は、ビット線に電気的に接続される。第３のトランジスタのソース及びドレインの他方は、第４のトランジスタのソース及びドレインの一方に電気的に接続される。第４のトランジスタのソース及びドレインの他方は、電源線に電気的に接続される。第４のトランジスタのゲートは、第２の保持ノードに電気的に接続される。第１の容量素子の第１の端子は、第１の保持ノードに電気的に接続される。第１の容量素子の第２の端子は、第１のワード線に電気的に接続される。第２の容量素子の第１の端子は、第２の保持ノードに電気的に接続される。第２の容量素子の第２の端子は、第２のワード線に電気的に接続される。第１及び第２のデータは、２値又は多値のデータから成る。第１及び第２のトランジスタは半導体層に酸化物半導体を有する。
上記態様において、第３及び第４のトランジスタは、ｐチャネル型トランジスタである。
上記態様において、第３及び第４のトランジスタは、ｎチャネル型トランジスタである。
本発明の一態様は、上記態様に記載の半導体装置と、表示装置、マイクロフォン、スピーカー、操作キー、または、筐体と、を有する電子機器である。
本明細書等において、トランジスタとは、ゲート（ゲート端子又はゲート電極）と、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電位差（ＶＤＳ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性において用いられるＶＤＳ、または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
本発明の一態様により、多値のデータの書き込みと読み出しを行うことのできる半導体装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる半導体装置の駆動方法を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
メモリセルの一例を示す回路図。 メモリセルの動作の一例を示すタイミングチャート。 メモリセルの動作の一例を示すタイミングチャート。 メモリセルの一例を示す回路図。 メモリセルの動作の一例を示すタイミングチャート。 メモリセルの動作の一例を示すタイミングチャート。 半導体装置の一例を示す回路ブロック図。 半導体装置の一例を示す回路ブロック図。 行選択ドライバの一例を示す回路ブロック図。 列選択ドライバの一例を示す回路ブロック図。 Ａ／Ｄコンバータの一例を示す回路ブロック図。 半導体装置の一例を示す断面図。 トランジスタの一例を示す上面図及び断面図。 トランジスタの一例を示す断面図およびバンド図。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 電子照射による結晶部の変化を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。 電子機器の一例を示す図。 ＲＦタグの一例を示す図。 メモリセルの一例を示す回路図。 メモリセルの一例を示す回路図。 メモリセルの一例を示す回路図。 半導体装置の一例を示す回路ブロック図。 半導体装置の一例を示す回路ブロック図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。また、以下に説明する実施の形態において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図１乃至図３を参照して説明する。
〈〈メモリセルの構成例〉〉
図１は、本発明の一態様であるメモリセル１００の回路図である。
図１に示すメモリセル１００では、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４と、トランジスタ１０５と、容量素子１０６と、ノードＦＮ１と、ノードＦＮ２と、を有している。また、メモリセル１００は、ビット線ＢＬ、電源線ＳＬ、ワード線ＷＬＣ１、ワード線ＷＬＯＳ１、ワード線ＷＬＣ２及びワード線ＷＬＯＳ２に電気的に接続されている。
トランジスタ１０１のゲートは、ワード線ＷＬＯＳ１に電気的に接続され、トランジスタ１０１のソースおよびドレインの一方は、ビット線ＢＬに電気的に接続され、トランジスタ１０１のソースおよびドレインの他方は、ノードＦＮ１に電気的に接続され、トランジスタ１０１の第２のゲートは、信号ＢＧ１が与えられる配線に電気的に接続されている。
トランジスタ１０２のゲートは、ノードＦＮ１に電気的に接続され、トランジスタ１０２のソースおよびドレインの一方は、ビット線ＢＬに電気的に接続され、トランジスタ１０２のソースおよびドレインの他方は、トランジスタ１０３のソース及びドレインの一方に電気的に接続されている。
トランジスタ１０３のゲートは、ノードＦＮ２に電気的に接続され、トランジスタ１０３のソースおよびドレインの他方は、電源線ＳＬに電気的に接続されている。
容量素子１０４の一方の端子は、ワード線ＷＬＣ１に電気的に接続され、容量素子１０４の他方の端子は、ノードＦＮ１に電気的に接続されている。
トランジスタ１０５のゲートは、ワード線ＷＬＯＳ２に電気的に接続され、トランジスタ１０５のソースおよびドレインの一方は、ビット線ＢＬに電気的に接続され、トランジスタ１０５のソースおよびドレインの他方は、ノードＦＮ２に電気的に接続され、トランジスタ１０５の第２のゲートは、信号ＢＧ２が与えられる配線に電気的に接続されている。
容量素子１０６の一方の端子は、ワード線ＷＬＣ２に電気的に接続され、容量素子１０６の他方の端子は、ノードＦＮ２に電気的に接続されている。
ノードＦＮ１は、２値、または多値のデータを保持する機能を有する。すなわち、ノードＦＮ１は、Ｍビット（２Ｍ値、Ｍは１以上の自然数）のデータを保持する機能を有する。具体的には、２ビットのデータであれば４値（２２）のデータであり、４段階の電圧のいずれか一を有する信号である。
同様に、ノードＦＮ２は、２値、または多値のデータを保持する機能を有する。すなわち、ノードＦＮ２は、Ｎビット（２Ｎ値、Ｎは１以上の自然数）のデータを保持する機能を有する。
上記Ｍビットのデータ及びＮビットのデータは、ビット線に与えられる。また、上記Ｍビットのデータは、トランジスタ１０１を介して、ビット線からノードＦＮ１へ与えられる。また、上記Ｎビットのデータは、トランジスタ１０５を介して、ビット線からノードＦＮ２へ与えられる。
本明細書において、ノードＦＮ１またはノードＦＮ２の電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデータを書き込む、という。また、ビット線ＢＬの電位が、ノードＦＮ１またはノードＦＮ２の電位に応じた電位となることを、メモリセルからのデータを読み出す、という。
ワード線ＷＬＯＳ１、ＷＬＯＳ２には、書き込み信号が与えられる。
書き込み信号とはビット線ＢＬの電位をノードＦＮ１またはＦＮ２に与えるために、トランジスタ１０１またはトランジスタ１０５を導通状態とする信号である。
ワード線ＷＬＣ１、ＷＬＣ２には、読み出し信号が与えられる。
読み出し信号は、メモリセルからデータを選択的に読み出すために、容量素子１０４の一方の端子または容量素子１０６の一方の端子に与えられる信号である。
トランジスタ１０１、１０５は、ｎチャネル型のトランジスタとして、説明を行うものとする。また、トランジスタ１０２、１０３はｐチャネル型のトランジスタとして説明を行うものとする。
トランジスタ１０１、１０５は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。
なお、トランジスタ１０１、１０５は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
図１に示すメモリセル１００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、ノードＦＮ１、ＦＮ２での電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が低いトランジスタが用いられることが特に好ましい。
トランジスタ１０２、１０３は、ノードＦＮ１、ＦＮ２の電位に従って、ビット線ＢＬと電源線ＳＬとの間に電流を流す機能を有する。
なお、トランジスタ１０２、１０３には、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。
なお、トランジスタ１０１、１０５が有する第２のゲートは、トランジスタ１０１、１０５の閾値電圧を制御する機能、または、トランジスタ１０１、１０５のオン電流を向上させる機能を有するが、場合によっては省略してもよい。
〈〈タイミングチャート〉〉
次いで、メモリセル１００の動作の一例を図２及び図３のタイミングチャートを用いて説明する。
図２及び図３に示すタイミングチャートは、メモリセル１００のビット線ＢＬ、電源線ＳＬ、ワード線ＷＬＯＳ１、ワード線ＷＬＣ１、ノードＦＮ１、ワード線ＷＬＯＳ２、ワード線ＷＬＣ２、ノードＦＮ２の電位変化を示している。図２はメモリセル１００にデータを書き込む際のタイミングチャートを表し、図３は図２でメモリセル１００に書き込まれたデータを読み出す際のタイミングチャートを表している。
図２及び図３において、電源線ＳＬ、ワード線ＷＬＯＳ１、ＷＬＯＳ２は、高電源電位として電位ＶＨ１が与えられ、低電源電位として電位ＶＧＮＤが与えられる。なお、電位ＶＧＮＤはグラウンド電位ＧＮＤでもよい。また、電位ＶＨ１をＨレベル電位、電位ＶＧＮＤをＬレベル電位と呼ぶ場合もある。さらに、ワード線ＷＬＯＳ１、ＷＬＯＳ２は、電位ＶＧＮＤよりも低い電位−ＶＬ１が与えられることもある。電位−ＶＬ１は、負の電位（−ＶＬ１＜０Ｖ）であることが好ましい。
図２及び図３において、ワード線ＷＬＣ１、ＷＬＣ２は、高電源電位として電位ＶＨ２が与えられ、低電源電位として電位ＶＧＮＤが与えられる。なお、電位ＶＧＮＤはグラウンド電位ＧＮＤでもよい。また、電位ＶＨ２をＨレベル電位、電位ＶＧＮＤをＬレベル電位と呼ぶ場合もある。さらに、ワード線ＷＬＣ１、ＷＬＣ２は、電位ＶＧＮＤよりも低い電位−ＶＬ２が与えられることもある。電位−ＶＬ２は、負の電位（−ＶＬ２＜０Ｖ）であることが好ましい。
〈書き込み動作〉
図２のタイミングチャートに沿って、メモリセル１００の書き込み動作について説明を行う。
図２は期間ｐ０乃至ｐ３の４つの期間で構成され、期間ｐ０は初期期間、期間ｐ１はノードＦＮ１にデータを書き込む期間、期間ｐ２はノードＦＮ２にデータを書き込む期間、期間ｐ３は書き込まれたデータを保持する期間をそれぞれ表している。また、図２に示す時刻Ｔ０乃至Ｔ８は、動作のタイミングを説明するために付したものである。
まず、期間ｐ０において、ビット線ＢＬはＶＧＮＤに初期化され、電源線ＳＬはＶＧＮＤを維持し、ワード線ＷＬＯＳ１はＬレベルの電位が与えられ、ワード線ＷＬＣ１はＨレベルの電位が与えられ、ワード線ＷＬＯＳ２はＬレベルの電位が与えられ、ワード線ＷＬＣ２はＨレベルの電位が与えられている。
次に、時刻Ｔ０において、ワード線ＷＬＯＳ１の電位はＬレベルからＨレベルへ変化し、ワード線ＷＬＣ１の電位はＨレベルからＬレベルへと変化する。このとき、トランジスタ１０１はオンとなり、ビット線ＢＬとノードＦＮ１との接続が導通状態となり、ノードＦＮ１は電位ＶＧＮＤに初期化される。
次に、時刻Ｔ１において、ビット線ＢＬに電位Ｖ１が与えられ、ビット線ＢＬと導通状態にあるノードＦＮ１にも電位Ｖ１が書き込まれる。
なお、図２及び図３のタイミングチャートでハッチングパターンが施された部分は、ハッチングパターンが与えられた範囲の電位が与えられること、すなわち、多値のデータが与えられることを示している。例えば、ノードＦＮ１に４ビットのデータを書き込む場合は、電位Ｖ１は２４＝１６値の電位をとり得ることができる。
次に時刻Ｔ２において、ワード線ＷＬＯＳ１の電位をＬレベルにし、トランジスタ１０１をオフにしたあと、時刻Ｔ３において、ビット線ＢＬの電位をＶＧＮＤに初期化する。このとき、ノードＦＮ１は電気的に浮遊状態となり、電位Ｖ１を保持する。
次に、時刻Ｔ４において、ワード線ＷＬＣ１の電位をＨレベルにし、容量結合によりノードＦＮ１の電位をＶ１＋ＶＨ２まで上昇させる。ノードＦＮ１の電位を高く保つことで、ｐチャネル型のトランジスタ１０２はオフを維持し、ビット線ＢＬと電源線ＳＬとの間に流れるリーク電流を防ぐことができる。また、同時に、ワード線ＷＬＯＳ２の電位をＬレベルからＨレベルへ変化させ、ワード線ＷＬＣ２の電位をＨレベルからＬレベルへ変化させる。このとき、トランジスタ１０５はオンになり、ノードＦＮ２は初期化される。
なお、ワード線ＷＬＣ１の電位を、容量素子１０４を介して、ノードＦＮ１に伝えるためには、容量素子１０４の容量はトランジスタ１０１のゲート容量よりも十分大きく、且つ、容量素子１０４の容量はトランジスタ１０２のゲート容量よりも十分大きいことが好ましい。本実施の形態では、説明を単純にするために、ワード線ＷＬＣ１に与えた電位が、そのままノードＦＮ１に伝わる（例えば、ワード線ＷＬＣ１に電位ＶＨ２を与えると、ノードＦＮ１の電位は電位Ｖ１から電位Ｖ１＋ＶＨ２に上昇する）と説明しているが、容量素子１０４の容量、トランジスタ１０１のゲート容量、トランジスタ１０２のゲート容量の大小関係によっては、ワード線ＷＬＣ１に与えた電位が、そのままノードＦＮ１に伝わらない場合がある。
次に、時刻Ｔ５において、ビット線ＢＬに電位Ｖ２が与えられ、ノードＦＮ２に電位Ｖ２が書き込まれる。なお、電位Ｖ２は多値のデータが与えられる。例えば、ノードＦＮ２に４ビットのデータを書き込む場合は、電位Ｖ２は２４＝１６値の電位をとり得ることができる。
次に、時刻Ｔ６において、ワード線ＷＬＯＳ２の電位をＨレベルからＬレベルへ変化させ、トランジスタ１０５をオフにし、時刻Ｔ７でビット線ＢＬの電位をＶＧＮＤに初期化する。このとき、ノードＦＮ２は電気的に浮遊状態のため、電位Ｖ２を保持する。
次に、時刻Ｔ８において、ワード線ＷＬＣ２の電位をＬレベルからＨレベルにし、容量結合によりノードＦＮ２の電位をＶ２＋ＶＨ２へ上昇させる。ノードＦＮ２の電位を高く保つことで、ｐチャネル型のトランジスタ１０３がオフを維持し、ビット線ＢＬから電源線ＳＬへリーク電流が流れることを防ぐ。
なお、ワード線ＷＬＣ２の電位を、容量素子１０６を介して、ノードＦＮ２に伝えるためには、容量素子１０６の容量はトランジスタ１０５のゲート容量よりも十分大きく、且つ、容量素子１０６の容量はトランジスタ１０３のゲート容量よりも十分大きいことが好ましい。本実施の形態では、説明を単純にするために、ワード線ＷＬＣ２に与えた電位が、そのままノードＦＮ２に伝わる（例えば、ワード線ＷＬＣ２に電位ＶＨ２を与えると、ノードＦＮ２の電位は電位Ｖ２から電位Ｖ２＋ＶＨ２に上昇する）と説明しているが、容量素子１０６の容量、トランジスタ１０５のゲート容量、トランジスタ１０３のゲート容量の大小関係によっては、ワード線ＷＬＣ２に与えた電位が、そのままノードＦＮ２に伝わらない場合がある。
時刻Ｔ８を経過した後の期間ｐ３では、ノードＦＮ１、ＦＮ２に書き込まれたデータが、それぞれ保持されている。
以上、図２のタイミングチャートで説明した書き込み動作により、ノードＦＮ１、ＦＮ２に多値のデータを書き込むことができる。
なお、期間ｐ１において、ワード線ＷＬＯＳ１に与えられる電位ＶＨ１は、電位Ｖ１にトランジスタ１０１の閾値電圧を加えた電位よりも高い電位であることが好ましい。例えば、電位Ｖ１が３Ｖをとる場合、トランジスタ１０１の閾値電圧を１Ｖとすると、電位ＶＨ１は４Ｖ（３Ｖ＋１Ｖ）以上であることが好ましい。なぜなら、ビット線ＢＬからノードＦＮ１に３Ｖの電位を書き込む際に、ワード線ＷＬＯＳ１の電位が４Ｖ未満であると、ノードＦＮ１の電位が３Ｖに到達する前に、トランジスタ１０１のゲートとソース間の電位差（ＶＧＳ）が閾値電圧以下になり、トランジスタ１０１がオフになり、ノードＦＮ１に３Ｖの電位を書き込むことができないためである。
同様に、期間ｐ２において、ワード線ＷＬＯＳ２に与えられる電位ＶＨ１は、電位Ｖ２にトランジスタ１０５の閾値電圧を加えた電位よりも高い電位であることが好ましい。
なお、本明細書におけるＶＧＳとは、ソースを基準にしたときの、ゲートとソース間の電位差を言う。例えば、ソースに１Ｖ、ゲートに３Ｖの電位が与えられている場合は、ＶＧＳは２Ｖである。例えば、ソースに３Ｖ、ゲートに１Ｖの電位が与えられている場合は、ＶＧＳは−２Ｖである。
〈読み出し動作〉
図３のタイミングチャートに沿って、メモリセル１００に書き込まれたデータの読み出し動作について説明を行う。
図３は期間ｐ３乃至ｐ６の４つの期間で構成され、期間ｐ３は、図２の期間ｐ３からのデータを引き続き保持する期間、期間ｐ４はノードＦＮ１のデータを読み出す期間、期間ｐ５はノードＦＮ２のデータを読み出す期間、期間ｐ６はデータを保持する期間をそれぞれ表している。また、図３に示す時刻Ｔ９乃至Ｔ１３は、動作のタイミングを説明するために付したものである。
まず、時刻Ｔ９において、ビット線ＢＬが電位ＶＢＬへ充電（プリチャージ）される。
次に、時刻Ｔ１０において、ビット線ＢＬを電気的に浮遊状態にする。すなわち、ビット線ＢＬは、電荷の充電又は放電により、電位が変動する状態となる。この状態はビット線ＢＬに電位を与えるスイッチをオフにすることで実現する。
また、時刻Ｔ１０では、ワード線ＷＬＣ１の電位がＨレベルからＬレベルへ低下し、容量結合により、ノードＦＮ１の電位も電位Ｖ１＋ＶＨ２から電位Ｖ１へ低下する。ノードＦＮ１の電位が低下すると、ｐチャネル型のトランジスタ１０２のＶＧＳの絶対値は大きくなり、トランジスタ１０２はオンになる。また同時に、ワード線ＷＬＣ２の電位がＨレベルから電位−ＶＬ２へと低下し、容量結合により、ノードＦＮ２の電位も電位Ｖ２＋ＶＨ２から電位Ｖ２−ＶＬ２へ低下する。ノードＦＮ２の電位が低下すると、ｐチャネル型のトランジスタ１０３のＶＧＳの絶対値が大きくなり、トランジスタ１０３はオンになる。トランジスタ１０２とトランジスタ１０３が両方ともオンになれば、ビット線ＢＬと電源線ＳＬの間は導通状態になり、電流が流れ、ビット線ＢＬは電荷を放電し、ビット線ＢＬの電位は低下する。
放電によりビット線ＢＬの電位が低下すると、トランジスタ１０２のＶＧＳの絶対値と、トランジスタ１０３のＶＧＳの絶対値は、ともに低下する。どちらか一方のトランジスタのＶＧＳが、そのトランジスタの閾値電圧と等しくなった時点で、放電が完了し、ビット線ＢＬの電位は一定の電位に収束する。期間ｐ４では、ノードＦＮ２の方がノードＦＮ１よりも低い電位が与えられているため、トランジスタ１０３の方がトランジスタ１０２よりも、ＶＧＳの絶対値が大きい。つまり、トランジスタ１０３の方がトランジスタ１０２よりもチャネル抵抗が低く、オン電流が大きい。そのため、ビット線ＢＬの放電が始まると、トランジスタ１０２のＶＧＳの方が先に閾値電圧に到達し、トランジスタ１０２の方が先にオフになる。
トランジスタ１０２がオフになると、ビット線ＢＬは一定の電位（電位Ｖ１´）に収束する。この電位Ｖ１´は、概ねノードＦＮ１の電位から、トランジスタ１０２の閾値電圧をひいた値として得られる。つまりビット線ＢＬの電位Ｖ１´は、ノードＦＮ１の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードＦＮ１に書き込まれた多値のデータを読み出すことができる。
なお、時刻Ｔ１０では、ワード線ＷＬＯＳ２の電位をＬレベルから−ＶＬ１へ変化させている。これにより、ビット線ＢＬまたはノードＦＮ２の電位変化により、トランジスタ１０５がオンになることを防いでいる。
次に、時刻Ｔ１１において、再びビット線ＢＬの電位を電位ＶＢＬに復元させ、プリチャージを行う。また同時に、全てのワード線の電位、ノードＦＮ１、ＦＮ２の電位を期間ｐ３の状態に戻し、トランジスタ１０２、１０３をオフにする。
次に、時刻Ｔ１２において、ビット線ＢＬを電気的に浮遊状態にする。この状態はビット線ＢＬに電位を与えるスイッチをオフにすることで実現する。
また、時刻Ｔ１２では、ワード線ＷＬＣ１の電位がＨレベルから電位−ＶＬ２へと変化し、ワード線ＷＬＣ２の電位がＨレベルからＬレベルへ変化する。この時に、容量結合により、ノードＦＮ１の電位は電位Ｖ１＋ＶＨ２から電位Ｖ１−ＶＬ２へと低下し、ノードＦＮ２の電位は電位Ｖ２＋ＶＨ２から電位Ｖ２へと低下する。その結果、トランジスタ１０２、１０３はオンとなり、ビット線ＢＬと電源線ＳＬの間は導通状態になり、ビット線ＢＬは電荷を放電し、ビット線ＢＬの電位は低下する。
期間ｐ５では、ノードＦＮ１の方がノードＦＮ２よりも低い電位が与えられているため、トランジスタ１０２の方がトランジスタ１０３よりも、ＶＧＳの絶対値が大きい。つまり、トランジスタ１０２の方がトランジスタ１０３よりもチャネル抵抗が低く、オン電流が大きい。そのため、ビット線ＢＬの放電が始まると、トランジスタ１０３のＶＧＳの方が先に閾値電圧に到達し、トランジスタ１０３の方が先にオフになる。
トランジスタ１０３がオフになると、ビット線ＢＬは一定の電位（電位Ｖ２´）に収束する。この電位Ｖ２´は、概ねノードＦＮ２の電位から、トランジスタ１０３の閾値電圧をひいた値として得られる。つまりビット線ＢＬの電位Ｖ２´は、ノードＦＮ２の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードＦＮ２に書き込まれた多値のデータを読み出すことができる。
なお、時刻Ｔ１２では、ワード線ＷＬＯＳ１の電位をＬレベルから−ＶＬ１へ変化させている。これにより、ビット線ＢＬまたはノードＦＮ２の電位変化により、トランジスタ１０５がオンになることを防いでいる。
次に、時刻Ｔ１３において、ビット線ＢＬをＶＧＮＤに初期化し、全てのワード線、ノードＦＮ１、ＦＮ２の電位を、期間ｐ３の状態に戻し、トランジスタ１０２、１０３をオフにして、ノードＦＮ１、ＦＮ２の電位を保持する。
以上、図３のタイミングチャートで説明した読み出し動作により、ノードＦＮ１、ＦＮ２に書き込まれた多値のデータを読み出すことができる。
例えば、８ビットのデータ、すなわち２５６（＝２８）値の電位を、一つのノードに書き込む場合を考える。その場合、１値の電位の幅を０．１７Ｖとすると、データを保持するノードに与えられる電位の幅は、０．１７Ｖ×２５６＝４３．５２Ｖとなる。つまり、一つのノードに８ビットのデータを記憶させるには、およそ４５Ｖの電源電位をメモリセルに与える必要があるが、この電源電位は、トランジスタの破壊を引き起こすため、現実的な値ではない。
一方、本実施の形態に示したメモリセル１００に、８ビットのデータを書き込む場合、８ビットのデータを、４ビットのデータと４ビットのデータの二つに分割し、一方をノードＦＮ１に、他方をノードＦＮ２に記憶させることができる。そのため、１６（＝２４）値の電位を一つのノードが請け負うことになる。１値の電位の幅を０．１７Ｖとすると、一つのノードに与えられる電位の幅は、０．１７Ｖ×１６＝２．７２Ｖとなる。これは、メモリセルを駆動するのに、現実的な値である。
以上、本発明の一態様であるメモリセル１００を用いることにより、８ビットのデータを記憶する半導体装置を提供することが可能になる。
また、メモリセル１００が記憶できるデータのビット数は８ビットに限定されず、さまざまなビット数のデータを記憶することができる。例えば、ノードＦＮ１にＭビット（２Ｍ値）のデータを記憶させ、ノードＦＮ２にＮビット（２Ｎ値）を記憶させた場合、メモリセル１００はＭ＋Ｎビット（２Ｍ＋Ｎ値）のデータを記憶することが可能になる。
図１のメモリセル１００は、図２１（Ａ）に示す回路図のように、トランジスタ１０１、１０５の第２のゲートに、共通の信号ＢＧを与えてもよい。
図１のメモリセル１００は、図２２（Ａ）に示す回路図で構成してもよい。図２２（Ａ）に示す回路図は、２本のビット線ＢＬ１とビット線ＢＬ２を有する点と、トランジスタ１０１とトランジスタ１０５が共通のワード線ＷＬＯＳに接続されている点が、図１の回路図と異なる。また、図２２（Ａ）に示すトランジスタ１０１の第２のゲート及びトランジスタ１０５の第２のゲートに、図２１（Ａ）と同様に共通の信号を与えてもよい。また、場合によっては、これら第２のゲートを省略してもよい。
図１のメモリセル１００は、図２３（Ａ）に示す回路図で構成してもよい。図２３（Ａ）に示す回路図は、トランジスタ１０７、容量素子１０８、トランジスタ１０９、ノードＦＮ３、ワード線ＷＬＯＳ３、ワード線ＷＬＣ３を有する点で、図１に示す回路図と異なる。また、図２３（Ａ）に示す、トランジスタ１０１の第２のゲート、トランジスタ１０５の第２のゲート及びトランジスタ１０７の第２のゲートに、図２１（Ａ）と同様に共通の信号を与えてもよい。また、場合によっては、これら第２のゲートを省略してもよい。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図４乃至図６を参照して説明する。
〈メモリセルの構成例〉
図４は、本発明の一態様であるメモリセル１１０の回路図である。
図４に示すメモリセル１１０では、トランジスタ１０１と、トランジスタ１１２と、トランジスタ１１３と、容量素子１０４と、トランジスタ１０５と、容量素子１０６と、ノードＦＮ１と、ノードＦＮ２と、を有している。また、メモリセル１１０は、ビット線ＢＬ、電源線ＳＬ、ワード線ＷＬＣ１、ワード線ＷＬＯＳ１、ワード線ＷＬＣ２及びワード線ＷＬＯＳ２に電気的に接続されている。
メモリセル１１０は、実施の形態１に示すメモリセル１００のトランジスタ１０２、１０３を、ｎチャネル型トランジスタであるトランジスタ１１２、１１３に置きかえたものである。以降、トランジスタ１０１、１１２、１１３、１０５は、ｎチャネル型のトランジスタとして説明を行う。
トランジスタ１１２、１１３は、ノードＦＮ１、ＦＮ２の電位に従って、ビット線ＢＬと電源線ＳＬとの間に電流を流す機能を有する。
なお、トランジスタ１１２、１１３には、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。
メモリセル１１０のその他の構成要素に関する詳細は、メモリセル１００の記載を参照すればよい。
〈タイミングチャート〉
次いで、メモリセル１１０の動作の一例を図５及び図６のタイミングチャートを用いて説明する。
図５及び図６に示すタイミングチャートは、メモリセル１１０のビット線ＢＬ、電源線ＳＬ、ワード線ＷＬＯＳ１、ワード線ＷＬＣ１、ノードＦＮ１、ワード線ＷＬＯＳ２、ワード線ＷＬＣ２、ノードＦＮ２の電位変化を示している。図５はメモリセル１１０にデータを書き込む際のタイミングチャートを表し、図６は図５でメモリセル１１０に書き込まれたデータを読み出す際のタイミングチャートを表している。
図５及び図６において、電源線ＳＬは、高電源電位として電位ＶＨ０が与えられ、低電源電位として電位ＶＧＮＤが与えられる。なお、電位ＶＧＮＤはグラウンド電位ＧＮＤでもよい。また、電位ＶＨ０をＨレベル電位、電位ＶＧＮＤをＬレベル電位と呼ぶ場合もある。
図５及び図６において、ワード線ＷＬＯＳ１及びワード線ＷＬＯＳ２は、高電源電位として電位ＶＨ１が与えられ、低電源電位として電位ＶＧＮＤが与えられる。なお、電位ＶＧＮＤはグラウンド電位ＧＮＤでもよい。また、電位ＶＨ１をＨレベル電位、電位ＶＧＮＤをＬレベル電位と呼ぶ場合もある。さらに、ワード線ＷＬＯＳ１及びワード線ＷＬＯＳ２は、電位ＶＧＮＤよりも低い電位−ＶＬ１が与えられることもある。電位−ＶＬ１は、負の電位（−ＶＬ１＜０Ｖ）であることが好ましい。
図５及び図６において、ワード線ＷＬＣ１及びワード線ＷＬＣ２に、高電源電位として電位ＶＨ２が与えられ、低電源電位として電位ＶＧＮＤが与えられる。なお、電位ＶＧＮＤはグラウンド電位ＧＮＤでもよい。また、電位ＶＨ２をＨレベル電位、電位ＶＧＮＤをＬレベル電位と呼ぶ場合もある。さらに、ワード線ＷＬＣ１及びワード線ＷＬＣ２に、電位ＶＧＮＤよりも低い電位−ＶＬ２が与えられることもある。電位−ＶＬ２は負の電位（−ＶＬ２＜０Ｖ）であることが好ましい。
〈〈書き込み動作〉〉
図５のタイミングチャートに沿って、メモリセル１１０の書き込み動作の一例について説明を行う。
図５は期間ｐ０乃至ｐ３の４つの期間で構成され、期間ｐ０は初期期間、期間ｐ１はノードＦＮ１にデータを書き込む期間、期間ｐ２はノードＦＮ２にデータを書き込む期間、期間ｐ３は書き込まれたデータを保持する期間をそれぞれ表している。また、図５に示す時刻Ｔ０乃至Ｔ８は、動作のタイミングを説明するために付したものである。
まず、期間ｐ０において、ビット線ＢＬ及び電源線ＳＬは電位ＶＧＮＤに初期化され、ワード線ＷＬＯＳ１に電位−ＶＬ１が与えられ、ワード線ＷＬＣ１に電位−ＶＬ２が与えられ、ワード線ＷＬＯＳ２に電位−ＶＬ１が与えられ、ワード線ＷＬＣ２に電位−ＶＬ２が与えられる。
次に、時刻Ｔ０において、ワード線ＷＬＯＳ１にＨレベルの電位が与えられ、ワード線ＷＬＣ１にＬレベルの電位が与えられる。このとき、トランジスタ１０１はオンになり、ビット線ＢＬとノードＦＮ１が導通状態となり、ノードＦＮ１は電位ＶＧＮＤに初期化される。
次に、時刻Ｔ１において、ビット線ＢＬに電位Ｖ１が与えられ、ビット線ＢＬと導通状態にあるノードＦＮ１に電位Ｖ１が書き込まれる。
なお、図５及び図６のタイミングチャートでハッチングパターンが施された部分は、ハッチングパターンが与えられた範囲の電位が与えられること、すなわち、多値のデータが与えられることを表している。例えば、４ビットのデータがノードＦＮ１に書き込まれる場合は、電位Ｖ１は２４＝１６値の電位をとり得ることができる。
また、時刻Ｔ１において、トランジスタ１１２のオフを維持させるために、電源線ＳＬにＨレベルの電位が与えられる。このとき、電源線ＳＬに与えられる電位ＶＨ０は、ビット線ＢＬ及びノードＦＮ１に与えられる電位Ｖ１よりも高いことが好ましい。電位ＶＨ０が前述の条件を満たすことで、トランジスタ１１２のＶＧＳは０Ｖに保つことができる。
次に、時刻Ｔ２において、ワード線ＷＬＯＳ１にＬレベルの電位が与えられ、トランジスタ１０１がオフになる。
次に、時刻Ｔ３において、ビット線ＢＬ及び電源線ＳＬは電位ＶＧＮＤに初期化される。このとき、ノードＦＮ１は電気的に浮遊状態となり、電位Ｖ１を保持する。
次に、時刻Ｔ４において、ワード線ＷＬＯＳ２にＨレベルの電位が与えられ、ワード線ＷＬＣ２にＬレベルの電位が与えられる。このとき、トランジスタ１０５はオンとなり、ビット線ＢＬとノードＦＮ２は導通状態となり、ノードＦＮ２は電位ＶＧＮＤに初期化される。
また、時刻Ｔ４において、ワード線ＷＬＣ１に電位−ＶＬ２が与えられ、ノードＦＮ１に電位Ｖ１−ＶＬ２が与えられる。ノードＦＮ１の電位が低く保たれると、ｎチャネル型のトランジスタ１１２は、オフを維持し、ビット線ＢＬと電源線ＳＬとの間に流れるリーク電流を遮断する。このとき、トランジスタ１０１がオンになることを防ぐために、電位−ＶＬ１がワード線ＷＬＯＳ１に与えられる。
なお、ワード線ＷＬＣ１の電位が、容量素子１０４を介して、ノードＦＮ１に伝わるためには、容量素子１０４の容量はトランジスタ１０１のゲート容量よりも十分大きく、且つ、容量素子１０４の容量はトランジスタ１１２のゲート容量よりも十分大きいことが好ましい。本実施の形態では、説明を単純にするために、ワード線ＷＬＣ１に与えた電位が、そのままノードＦＮ１に伝わる（例えば、ワード線ＷＬＣ１の電位が電位ＶＧＮＤから電位−ＶＬ２に変化すると、ノードＦＮ１の電位は電位Ｖ１から電位Ｖ１−ＶＬ２に変化する）と説明している。容量素子１０４の容量と、トランジスタ１０１のゲート容量と、トランジスタ１１２のゲート容量との大小関係によっては、ワード線ＷＬＣ１に与えられた電位が、そのままノードＦＮ１に伝わらない場合がある。
次に、時刻Ｔ５において、ビット線ＢＬに電位Ｖ２が与えられ、ノードＦＮ２に電位Ｖ２が書き込まれる。なお、電位Ｖ２は多値のデータをとり得る。例えば、４ビットのデータがノードＦＮ２に書き込まれる場合は、電位Ｖ２は２４＝１６値の電位をとり得ることができる。
また、時刻Ｔ５において、トランジスタ１１３のオフを維持させるために、電源線ＳＬにＨレベルの電位が与えられる。このときに、電源線ＳＬに与えられる電位ＶＨ０は、ビット線ＢＬ及びノードＦＮ１に与えられる電位Ｖ２よりも高いことが好ましい。電位ＶＨ０が前述の条件を満たすことで、トランジスタ１１３のＶＧＳは０Ｖに保たれる。
次に、時刻Ｔ６において、ワード線ＷＬＯＳ２にＬレベルの電位が与えられ、トランジスタ１０５はオフになる。
次に、時刻Ｔ７において、ビット線ＢＬ及び電源線ＳＬは電位ＶＧＮＤに初期化される。このとき、ノードＦＮ２は、電気的に浮遊状態のため、電位Ｖ２を保持する。
次に、時刻Ｔ８において、ワード線ＷＬＣ２に電位−ＶＬ２が与えられ、ノードＦＮ２に電位Ｖ２−ＶＬ２が与えられる。ノードＦＮ２の電位が低く保たれると、ｎチャネル型のトランジスタ１１３は、オフを維持し、ビット線ＢＬと電源線ＳＬとの間に流れるリーク電流を遮断する。また、ワード線ＷＬＯＳ２に電位−ＶＬ１が与えられ、トランジスタ１０５がオンになることを防いでいる。
なお、ワード線ＷＬＣ２の電位が、容量素子１０６を介して、ノードＦＮ２に伝わるためには、容量素子１０６の容量はトランジスタ１０５のゲート容量よりも十分大きく、且つ、容量素子１０６の容量はトランジスタ１１３のゲート容量よりも十分大きいことが好ましい。本実施の形態では、説明を単純にするために、ワード線ＷＬＣ２に与えた電位が、そのままノードＦＮ２に伝わる（例えば、ワード線ＷＬＣ２の電位が電位ＶＧＮＤから電位−ＶＬ２に変化すると、ノードＦＮ２の電位は電位Ｖ２から電位Ｖ２−ＶＬ２に変化する）と説明しているが、容量素子１０６の容量と、トランジスタ１０５のゲート容量と、トランジスタ１１３のゲート容量との大小関係によっては、ワード線ＷＬＣ２に与えられた電位が、そのままノードＦＮ２に伝わらない場合がある。
時刻Ｔ８を経過した後の期間ｐ３では、ノードＦＮ１及びノードＦＮ２に書き込まれたデータが、それぞれ保持されている。
以上、図５のタイミングチャートで説明した書き込み動作により、ノードＦＮ１及びノードＦＮ２に多値のデータを書き込むことができる。
なお、期間ｐ１において、ワード線ＷＬＯＳ１に与えられる電位ＶＨ１は、電位Ｖ１にトランジスタ１０１の閾値電圧を加えた電位よりも高い電位であることが好ましい。
同様に、期間ｐ２において、ワード線ＷＬＯＳ２に与えられる電位ＶＨ１は、電位Ｖ２にトランジスタ１０５の閾値電圧を加えた電位よりも高い電位であることが好ましい。
〈〈読み出し動作〉〉
図６のタイミングチャートに沿って、メモリセル１１０に書き込まれたデータの読み出し動作について説明を行う。
図６は期間ｐ３乃至ｐ６の４つの期間で構成され、期間ｐ３は、図５の期間ｐ３からのデータを引き続き保持する期間、期間ｐ４はノードＦＮ１のデータを読み出す期間、期間ｐ５はノードＦＮ２のデータを読み出す期間、期間ｐ６はデータを保持する期間をそれぞれ表している。また、図６に示す時刻Ｔ９乃至Ｔ１５は、動作のタイミングを説明するために付したものである。
まず、時刻Ｔ９において、ワード線ＷＬＯＳ１にＬレベルの電位が与えられ、ワード線ＷＬＣ１にＬレベルの電位が与えられ、容量結合により、ノードＦＮ１の電位が電位Ｖ１−ＶＬ２から電位Ｖ１へ引き上げられる。ノードＦＮ１の電位が引き上げられると、ｎチャネル型のトランジスタ１１２のＶＧＳが大きくなり、トランジスタ１１２はオンになる。
また、時刻Ｔ９では、ワード線ＷＬＯＳ２にＬレベルの電位が与えられ、ワード線ＷＬＣ２にＨレベルの電位が与えられ、容量結合により、ノードＦＮ２の電位が電位Ｖ２−ＶＬ２から電位Ｖ２＋ＶＨ２へ引き上げられる。ノードＦＮ２の電位が引き上げられると、ｎチャネル型のトランジスタ１１３のＶＧＳが大きくなり、トランジスタ１１３がオンになる。
次に、時刻Ｔ１０において、ビット線ＢＬは電気的に浮遊状態になる。すなわち、ビット線ＢＬは、電荷の充電又は放電により、電位が変動する状態になる。この状態はビット線ＢＬに電位を与えるスイッチをオフにすることで実現できる。
また、時刻Ｔ１０において、電源線ＳＬにＨレベルの電位を与える。電源線ＳＬにＨレベルの電位が与えられると、ビット線ＢＬと電源線ＳＬとの間に電位差が生じ、電源線ＳＬからビット線ＢＬへ電流が流れる。ビット線ＢＬは充電され、ビット線ＢＬの電位は上昇する。
充電によりビット線ＢＬの電位が上昇すると、トランジスタ１１２のＶＧＳと、トランジスタ１１３のＶＧＳは、ともに低下する。どちらか一方のトランジスタのＶＧＳが、そのトランジスタの閾値電圧と等しくなった時点で、充電が完了し、ビット線ＢＬの電位は一定の電位に収束する。期間ｐ４では、ノードＦＮ１よりもノードＦＮ２の方に高電位が与えられているため、トランジスタ１１３の方がトランジスタ１１２よりもＶＧＳが大きい。つまり、トランジスタ１１３の方がトランジスタ１１２よりも、チャネル抵抗が低く、オン電流が大きい。そのため、ビット線ＢＬの充電が始まると、トランジスタ１１２のＶＧＳが先に閾値電圧に到達し、トランジスタ１１２が先にオフになる。
トランジスタ１１２がオフになると、ビット線ＢＬは一定の電位（電位Ｖ１´）に収束する。この電位Ｖ１´は、概ねノードＦＮ１の電位から、トランジスタ１１２の閾値電圧をひいた値として得られる。つまりビット線ＢＬの電位Ｖ１´は、ノードＦＮ１の電位の高低を反映した形で得られる。この電位の違いをデータの判定に用いることで、ノードＦＮ１に書き込まれた多値のデータを読み出すことができる。
次に、時刻Ｔ１１において、ビット線ＢＬ及び電源線ＳＬが電位ＶＧＮＤに初期化される。
次に、時刻Ｔ１２において、ワード線ＷＬＣ１にＨレベルの電位が与えられ、容量結合により、ノードＦＮ１の電位が電位Ｖ１から電位Ｖ１＋ＶＨ２へ引き上げられる。また同時に、ワード線ＷＬＣ２にＬレベルの電位が与えられ、ノードＦＮ２の電位は電位Ｖ２＋ＶＨ２から電位Ｖ２へ引き下げられる。トランジスタ１１２、１１３は、両方ともオンになる。
次に、時刻Ｔ１３において、ビット線ＢＬは電気的に浮遊状態になる。
また同時に、時刻Ｔ１３では、電源線ＳＬにＨレベルの電位が与えられる。電源線ＳＬの電位がＨレベルになると、ビット線ＢＬと電源線ＳＬとの間に電位差が生じ、電源線ＳＬからビット線ＢＬへ電流が流れる。ビット線ＢＬは充電され、ビット線ＢＬの電位は上昇する。
充電によりビット線ＢＬの電位が上昇すると、トランジスタ１１２のＶＧＳと、トランジスタ１１３のＶＧＳは、ともに低下する。どちらか一方のトランジスタのＶＧＳが、そのトランジスタの閾値電圧と等しくなった時点で、充電が完了し、ビット線ＢＬの電位は一定の電位に収束する。期間ｐ５では、ノードＦＮ２よりもノードＦＮ１に高電位が与えられているため、トランジスタ１１２の方がトランジスタ１１３よりもＶＧＳが大きい。つまり、トランジスタ１１２の方がトランジスタ１１３よりも、チャネル抵抗が低く、オン電流が大きい。そのため、ビット線ＢＬの充電が始まると、トランジスタ１１３のＶＧＳが先に閾値電圧に到達し、トランジスタ１１３が先にオフになる。
トランジスタ１１３がオフになると、ビット線ＢＬは一定の電位（電位Ｖ２´）に収束する。この電位Ｖ２´は、概ねノードＦＮ２の電位から、トランジスタ１１３の閾値電圧をひいた値として得られる。つまりビット線ＢＬの電位Ｖ２´は、ノードＦＮ２の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードＦＮ２に書き込まれた多値のデータを読み出すことができる。
次に、時刻Ｔ１４において、ビット線ＢＬ及び電源線ＳＬが電位ＶＧＮＤに初期化される。
次に、時刻Ｔ１５において、図６の全ての配線及びノードに、期間ｐ３と同じ電位が与えられ、ノードＦＮ１、ＦＮ２の電位が保持される。
以上、図６のタイミングチャートで説明した読み出し動作により、ノードＦＮ１、ＦＮ２に書き込まれた多値のデータを読み出すことができる。
例えば、８ビットのデータ、すなわち２５６（＝２８）値の電位を、一つのノードに書き込む場合を考える。その場合、１値の電位の幅を０．１７Ｖとすると、データを保持するノードに与えられる電位の幅は、０．１７Ｖ×２５６＝４３．５２Ｖとなる。つまり、一つのノードに８ビットのデータを記憶させるには、およそ４５Ｖの電源電位をメモリセルに与える必要があるが、この電源電位は、トランジスタの破壊を引き起こすため、現実的な値ではない。
一方、本実施の形態に示したメモリセル１１０に、８ビットのデータを書き込む場合、８ビットのデータを、４ビットのデータと４ビットのデータの二つに分割し、一方をノードＦＮ１に、他方をノードＦＮ２に記憶させることができる。そのため、１６（＝２４）値の電位を一つのノードが請け負うことになる。１値の電位の幅を０．１７Ｖとすると、一つのノードに与えられる電位の幅は、０．１７Ｖ×１６＝２．７２Ｖとなる。これは、メモリセルを駆動するのに、現実的な値である。
以上、本発明の一態様であるメモリセル１１０を用いることにより、８ビットのデータを記憶する半導体装置を提供することが可能になる。また、メモリセル１１０が記憶できるデータのビット数は８ビットに限定されず、さまざまなビット数のデータを記憶することができる。例えば、ノードＦＮ１にＭビット（２Ｍ値）のデータを記憶させ、ノードＦＮ２にＮビット（２Ｎ値）を記憶させた場合、メモリセル１１０はＭ＋Ｎビット（２Ｍ＋Ｎ値）のデータを記憶することが可能になる。
図４のメモリセル１１０は、図２１（Ｂ）に示す回路図のように、トランジスタ１０１、１０５の第２のゲートに、共通の信号ＢＧを与えてもよい。
図４のメモリセル１１０は、図２２（Ｂ）に示す回路図で構成してもよい。図２２（Ｂ）に示す回路図は、２本のビット線ＢＬ１とビット線ＢＬ２を有する点と、トランジスタ１０１とトランジスタ１０５が共通のワード線ＷＬＯＳに接続されている点が、図４の回路図と異なる。また、図２２（Ｂ）に示すトランジスタ１０１の第２のゲート及びトランジスタ１０５の第２のゲートに、図２１（Ｂ）と同様に共通の信号を与えてもよい。また、場合によっては、これら第２のゲートを省略してもよい。
図４のメモリセル１１０は、図２３（Ｂ）に示す回路図で構成してもよい。図２３（Ｂ）に示す回路図は、トランジスタ１０７、容量素子１０８、トランジスタ１１４、ノードＦＮ３、ワード線ＷＬＯＳ３、ワード線ＷＬＣ３を有する点で、図４に示す回路図と異なる。また、図２３（Ｂ）に示す、トランジスタ１０１の第２のゲート、トランジスタ１０５の第２のゲート及びトランジスタ１０７の第２のゲートに、図２１（Ｂ）と同様に共通の信号を与えてもよい。また、場合によっては、これら第２のゲートを省略してもよい。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、メモリセルに適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、メモリセルに適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する回路に適用してもよい。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明した駆動方法を行うことのできる、半導体装置の一例について図を用いて説明する。
〈半導体装置の構成例〉
図７は、実施の形態１で説明したメモリセル１００を有する、半導体装置の構成例を示すブロック図である。
図７に示す半導体装置５００は、図４で説明したメモリセル１００が複数設けられたメモリセルアレイ５０１、行選択ドライバ５０２、列選択ドライバ５０３、およびＡ／Ｄコンバータ５０４を有する。なお半導体装置５００は、ｍ行（ｍは２以上の自然数）ｎ列（ｎは２以上の自然数）のマトリクス状に設けられたメモリセル１００を有する。また、図７では、（ｍ−１）行目のメモリセル１００に接続されたワード線として、ワード線ＷＬＯＳ１［ｍ−１］、ワード線ＷＬＣ１［ｍ−１］、ワード線ＷＬＯＳ２［ｍ−１］、ワード線ＷＬＣ２［ｍ−１］を示し、ｍ行目のメモリセル１００に接続されたワード線として、ワード線ＷＬＯＳ１［ｍ］、ワード線ＷＬＣ１［ｍ］、ワード線ＷＬＯＳ２［ｍ］、ワード線ＷＬＣ２［ｍ］を示し、（ｎ−１）列目のメモリセル１００に接続されたビット線ＢＬ［ｎ−１］、ｎ列目のメモリセル１００に接続されたビット線ＢＬ［ｎ］を示し、（ｎ−１）列目のメモリセル１００およびｎ列目のメモリセル１００に接続された電源線ＳＬを示している。
図７に示すメモリセルアレイ５０１は、図４で説明したメモリセル１００が、マトリクス状に設けられている。なおメモリセル１００が有する各構成の説明は、図４と同様であり、図４での説明を援用するものとして説明を省略する。
なお図７に示すメモリセルアレイ５０１では、隣り合うメモリセルで、電源線ＳＬを共有化した構成としている。この構成を採用することにより、電源線ＳＬが占めていた分の面積の縮小が図られる。そのため、この構成を採用する半導体装置では、単位面積あたりの記憶容量の向上を図ることができる。
行選択ドライバ５０２は、メモリセル１００の各行におけるトランジスタ１０１及びトランジスタ１０５を選択的に導通状態とする機能、およびメモリセル１００の各行におけるノードＦＮ１、ＦＮ２の電位を選択的に変化させる機能、を備えた回路である。行選択ドライバ５０２を備えることで、半導体装置５００は、メモリセル１００へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
列選択ドライバ５０３は、メモリセル１００の各列におけるノードＦＮ１及びノードＦＮ２に選択的にデータを書き込む機能、ビット線ＢＬの電位を初期化する機能、およびビット線ＢＬを電気的に浮遊状態とする機能、を備えた回路である。具体的には、ビット線ＢＬに、多値のデータに対応する電位及び電位ＶＧＮＤを、スイッチを介して与える回路である。列選択ドライバ５０３を備えることで、半導体装置５００は、メモリセル１００へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
Ａ／Ｄコンバータ５０４は、アナログ値であるビット線ＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ５０４を備えることで、半導体装置５００は、メモリセル１００より読み出されたデータに対応するビット線ＢＬの電位を外部に出力することができる。
なおＡ／Ｄコンバータ５０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。
図８は、図７のメモリセル１００を、実施の形態２で説明したメモリセル１１０に置き換えたものである。詳細は、図７の記載を参照すればよい。
図７及び図８に示す半導体装置５００は、図２４に示すブロック図で構成してもよい。図２４に示すブロック図は、同じワード線に接続されたトランジスタの第２のゲートが、共通の配線に接続されている場合である。ワード線ＷＬＯＳ１［ｍ−１］に接続されたトランジスタの第２のゲートは、信号ＢＧ１［ｍ−１］が与えられる配線に接続されている。ワード線ＷＬＯＳ２［ｍ−１］に接続されたトランジスタの第２のゲートは、信号ＢＧ２［ｍ−１］が与えられる配線に接続されている。ワード線ＷＬＯＳ１［ｍ］に接続されたトランジスタの第２のゲートは、信号ＢＧ１［ｍ］が与えられる配線に接続されている。ワード線ＷＬＯＳ２［ｍ］に接続されたトランジスタの第２のゲートは、信号ＢＧ２［ｍ］が与えられる配線に接続されている。信号ＢＧ１［ｍ−１］と信号ＢＧ２［ｍ−１］は共通の信号でもよいし、異なる信号でもよい。同様に、信号ＢＧ１［ｍ］と信号ＢＧ２［ｍ］は共通の信号でもよいし、異なる信号でもよい。
図７及び図８に示す半導体装置５００は、図２５に示すブロック図で構成してもよい。図２５に示すブロック図は、メモリセルアレイ５０１に含まれる全ての第２のゲートが、共通の配線に接続され、共通の信号ＢＧが与えられている。
〈行選択ドライバの構成例〉
図９は、図７及び図８で説明した行選択ドライバ５０２の構成例を示すブロック図である。
図９に示す行選択ドライバ５０２は、デコーダ５１７、および読み出し書き込み制御回路５１８を有する。読み出し書き込み制御回路５１８はワード線ＷＬＯＳ１、ＷＬＣ１、ＷＬＯＳ２、ＷＬＣ２に接続され、各行毎に設けられる。
デコーダ５１７は、ワード線が設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路５１８を選択する回路である。デコーダ５１７を備えることで、行選択ドライバ５０２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。
読み出し書き込み制御回路５１８は、デコーダ５１７で選択されたワード線を有する行の、書き込みワード信号を出力する機能および読み出しワード信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み制御回路５１８は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴおよび読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って書き込み信号又は読み出し信号を選択的に出力する回路である。読み出し書き込み制御回路５１８を備えることで、行選択ドライバ５０２は、デコーダ５１７で選択された行での、書き込みワード信号又は読み出しワード信号を選択して出力することができる。
〈列選択ドライバの構成例〉
図１０は、図７及び図８で説明した列選択ドライバ５０３の構成例を示すブロック図である。
図１０に示す列選択ドライバ５０３は、デコーダ５２１、ラッチ回路５２２、Ｄ／Ａコンバータ５２３、スイッチ回路５２４、およびトランジスタ５２６を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のスイッチ回路５２４およびトランジスタ５２６は、ビット線ＢＬに接続される。
デコーダ５２１は、ビット線ＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号ＡｄｄｒｅｓｓおよびデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路５２２にデータＤａｔａを出力する回路である。デコーダ５２１を備えることで、列選択ドライバ５０３は、任意の列を選択して、データの書き込みを行うことができる。
なおデコーダ５２１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。
ラッチ回路５２２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、記憶したデータＤａｔａを、該ラッチ信号Ｗ＿ＬＡＴに従ってＤ／Ａコンバータ５２３に出力するフリップフロップ回路である。ラッチ回路５２２を備えることで、列選択ドライバ５０３は、任意のタイミングでデータの書き込みを行うことができる。
Ｄ／Ａコンバータ５２３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ５２３は、データＤａｔａのビット数が３ビットであれば、複数の電位Ｖ０乃至Ｖ７の８段階の電位のいずれかに変換してスイッチ回路５２４に出力する回路である。Ｄ／Ａコンバータ５２３を備えることで、列選択ドライバ５０３は、メモリセル１１０に書き込むデータを、多値のデータに対応する電位とすることができる。
なおＤ／Ａコンバータ５２３から出力されるデータＶｄａｔａは、異なる電圧値で表されるデータである。２ビットのデータでいえば、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。
スイッチ回路５２４は、入力されるデータＶｄａｔａをビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶｄａｔａをビット線ＢＬに与え、その後アナログスイッチをオフにすることで電気的に浮遊状態とする回路である。スイッチ回路５２４を備えることで、列選択ドライバ５０３は、データＶｄａｔａをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。
トランジスタ５２６は、初期化するための電位ＶＧＮＤをビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で電位ＶＧＮＤをビット線ＢＬに与え、その後、ビット線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ５２６を備えることで、列選択ドライバ５０３は、電位ＶＧＮＤをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。
〈Ａ／Ｄコンバータの構成例〉
図１１は、図８で説明したＡ／Ｄコンバータ５０４の構成例を示すブロック図である。
図１１に示すＡ／Ｄコンバータ５０４は、コンパレータ５３１、エンコーダ５３２、ラッチ回路５３３、およびバッファ５３４を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のバッファ５３４は、データＤｏｕｔを出力する。
コンパレータ５３１は、ビット線ＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、ビット線ＢＬの電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ５３１を備え、それぞれのコンパレータ５３１にビット線ＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６とが与えられ、ビット線ＢＬの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ５３１を備えることで、Ａ／Ｄコンバータ５０４は、ビット線ＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
なお、一例として図１１で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。
エンコーダ５３２は、コンパレータ５３１から出力されるビット線ＢＬの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ５３１より出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５３２を備えることで、Ａ／Ｄコンバータ５０４は、メモリセル１１０から読み出されたデータをデジタル値のデータとすることができる。
ラッチ回路５３３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、記憶したデータを、該ラッチ信号ＬＡＴに従ってバッファ５３４に出力するフリップフロップ回路である。ラッチ回路５３３を備えることで、Ａ／Ｄコンバータ５０４は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５３３は、省略することができる。
バッファ５３４は、ラッチ回路５３３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５３４を備えることで、Ａ／Ｄコンバータ５０４は、デジタル信号に対するノイズを低減することができる。なおバッファ５３４は、省略することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、メモリセル１００及びメモリセル１１０の回路を実現可能な半導体装置の一例について、図１２を用いて説明する。
〈半導体装置の構成例〉
図１２に示す半導体装置は、基板２０００と、トランジスタ１０１と、トランジスタ１２２と、トランジスタ１２３と、トランジスタ１０５と、容量素子１０４と、容量素子１０６と、絶縁膜２００１と、絶縁膜２００２と、絶縁膜２００３と、絶縁膜２００４と、絶縁膜２００５と、絶縁膜２００６と、絶縁膜２００７と、絶縁膜２００８と、プラグ２１０１と、プラグ２１０２と、プラグ２１０３と、プラグ２１０４と、プラグ２１０５と、プラグ２１０６と、プラグ２１０７と、プラグ２１０８と、配線２３０１と、配線２３０２と、配線２５０１と、配線２５０２と、導電膜２７０１と、導電膜２７０２と、を有している。
なお、図１２でメモリセル１００を実現する場合、以下の説明では、トランジスタ１２２をトランジスタ１０２に置き換え、トランジスタ１２３をトランジスタ１０３に置き換えればよい。同様に、図１２でメモリセル１１０を実現する場合、以下の説明では、トランジスタ１２２をトランジスタ１１２に置き換え、トランジスタ１２３をトランジスタ１１３に置き換えればよい。
トランジスタ１２２、１２３は、ゲート電極２２０５と、ゲート絶縁膜２２０４と、側壁絶縁層２２０６と、ソース領域又はドレイン領域として機能する不純物領域２２０３と、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域２２０２と、チャネル形成領域２２０１と、を有する。
容量素子１０４は、第１の電極２４０１と、第２の電極２４０２と、絶縁膜２４０３と、を有する。
容量素子１０６は、第１の電極２６０１と、第２の電極２６０２と、絶縁膜２６０３と、を有する。
導電膜２７０１は、トランジスタ１０１のソース電極またはドレイン電極と同一の導電膜を加工する工程を経て形成された導電膜と、トランジスタ１０１の半導体層と同一の半導体層を加工する工程を経て形成された半導体層とで構成されている。
導電膜２７０２は、トランジスタ１０５のソース電極またはドレイン電極と同一の導電膜を加工する工程を経て形成された導電膜と、トランジスタ１０５の半導体層と同一の半導体層を加工する工程を経て形成された半導体層とで構成されている。
なお、図１２において、同じ階層に複数のプラグが存在する場合、代表する一つのみに符号を与え、他はこの符号を併用することにする。同様に、同じ階層に複数の配線が存在する場合、代表する一つのみに符号を与え、他はこの符号を併用する。同様に、同じ階層に複数の導電膜が存在する場合、代表する一つのみに符号を与え、他はこの符号を併用する。
図１２には、ビット線ＢＬと、電源線ＳＬと、ワード線ＷＬＯＳ１と、ワード線ＷＬＯＳ２と、ワード線ＷＬＣ１と、ワード線ＷＬＣ２と、にそれぞれ接続される端子が図示されている。
図１２に示す半導体装置は、基板２０００上にトランジスタ１２２、１２３が設けられ、トランジスタ１２２、１２３上に容量素子１０４が設けられ、容量素子１０４上にトランジスタ１０１が設けられ、トランジスタ１０１上にトランジスタ１０５が設けられ、トランジスタ１０５上に容量素子１０６が設けられている。なお、これら素子の上下関係は、これに限定されない。例えば、トランジスタ１０１上に容量素子１０６を設け、容量素子１０６上にトランジスタ１０５を設けてもよい。
基板２０００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板２０００としてｐ型の単結晶シリコン基板を用いた場合、基板２０００の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。
また、基板２０００は絶縁基板又は金属基板上に半導体膜を設けたものでもよい。該金属基板としては、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
トランジスタ１２２、１２３は、チャネルに第１の半導体材料を用いることが好ましい。また、トランジスタ１０１、１０５は、チャネルに第２の半導体材料を用いることが好ましい。第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。半導体材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が小さい。
トランジスタ１０１、１０５の詳細については、実施の形態４で説明を行う。
トランジスタ１２２、１２３としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層２２０６を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
トランジスタ１２２、１２３は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、不純物領域２２０３の不純物濃度は、不純物領域２２０２よりも高い。ゲート電極２２０５および側壁絶縁層２２０６をマスクとして用いて、不純物領域２２０３及び不純物領域２２０２を自己整合的に形成することができる。
トランジスタ１２２、１２３にシリコン系半導体材料を用いた場合、絶縁膜２００１及び絶縁膜２００２は水素を含むことが好ましい。水素を含む絶縁膜をトランジスタ１２２、１２３の上に設け、加熱処理を行うことで、これら絶縁膜中の水素により半導体膜中のダングリングボンドが終端され、トランジスタ１２２、１２３の信頼性を向上させることができる。
絶縁膜２００１、２００２としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。
トランジスタ１０１、１０５に酸化物半導体を用いた場合、上述した絶縁膜２００１、２００２中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ１０１、１０５の信頼性を低下させる要因となる場合がある。したがって、トランジスタ１０１、１０５と、トランジスタ１２２、１２３の間に、水素の拡散を防止する機能を有する絶縁膜２００３、２００６を設けることは特に効果的である。絶縁膜２００３、２００６により、下層に水素を閉じ込めることでトランジスタ１２２及びトランジスタ１２３の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ１０１、１０５の信頼性も同時に向上させることができる。
絶縁膜２００３、２００６としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高く好ましい。
絶縁膜２００４、２００７は、絶縁膜２００３、２００６と同様、水や水素が拡散しにくい材料を用いることが好ましい。また、特に酸素を透過しにくい材料を用いることが好ましい。酸素を透過しにくい絶縁膜で、酸化物半導体膜を覆うことで、酸化物半導体膜から当該絶縁膜を超えて酸素が放出されることを抑制することができる。
また、水や水素を透過しにくい絶縁膜２００４、２００７により、外部から酸化物半導体にとっての不純物である水や水素が混入することを抑制でき、トランジスタ１０１、１０５の電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
絶縁膜２００５はトランジスタ１０１を保護する機能を有し、絶縁膜２００８はトランジスタ１０５を保護する機能を有する。絶縁膜２００５、２００８には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜２００５、２００８は、上記材料の積層であってもよい。なお、絶縁膜２００５、２００８は、場合によっては設けなくてもよい。
配線２３０１はトランジスタ１０１の第２のゲート電極としての機能を有する。配線２３０１は、一定の電位が供給されていてもよいし、トランジスタ１０１の第１のゲート電極と同じ電位や、同じ信号が供給されていてもよい。配線２３０２はトランジスタ１０５の第２のゲート電極としての機能を有する。配線２３０２は、一定の電位が供給されていてもよいし、トランジスタ１０５の第１のゲート電極と同じ電位や、同じ信号が供給されていてもよい。なお、配線２３０１、２３０２は、場合によっては省略してもよい。
プラグ２１０１乃至２１０８は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
配線２３０１、２３０２、２５０１、２５０２、容量素子１０４の第１の電極２４０１、容量素子１０４の第２の電極２４０２、容量素子１０６の第１の電極２６０１及び容量素子１０６の第２の電極２６０２は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
容量素子１０４の絶縁膜２４０３及び容量素子１０６の絶縁膜２６０３は、誘電率の高い絶縁膜を用いることが好ましい。例えば、これら絶縁膜には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜２４０３及び絶縁膜２６０３は、上記材料の積層であってもよい。なお、これら絶縁膜に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
なお、図１２において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
なお、トランジスタ１２２、１２３は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。
図４に示すメモリセル１１０を、図１２に示す構成にすることで、メモリセル一つあたりの占有面積を小さくできる。また、メモリセル１１０は多値のデータを記憶することが可能なので、図１２に示す構成にすることで、小さな面積で、高密度の情報量を記憶できる半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
〈酸化物半導体トランジスタの構成例〉
本実施の形態では、図１２に示したトランジスタ１０１、１０５に適用可能な、チャネルに酸化物半導体層を用いたトランジスタ（以下、ＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ）の一例について、図１３乃至図１８を用いて説明を行う。
図１３（Ａ）乃至図１３（Ｃ）は、ＯＳトランジスタの上面図および断面図である。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図１３（Ｂ）に相当し、図１３（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図１３（Ｃ）に相当する。なお、図１３（Ａ）乃至図１３（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ｂ１−Ｂ２方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオンのときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオンのときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
ＯＳトランジスタは、絶縁膜６５１上の絶縁膜６５２と、絶縁膜６５２上に、第１の酸化物半導体６６１、第２の酸化物半導体６６２の順で形成された積層と、該積層の一部と電気的に接続するソース電極６７１およびドレイン電極６７２と、該積層の一部、ソース電極６７１の一部、およびドレイン電極６７２の一部を覆う第３の酸化物半導体６６３と、該積層の一部、ソース電極６７１の一部、ドレイン電極６７２の一部、第３の酸化物半導体６６３の一部と重なるゲート絶縁膜６５３およびゲート電極６７３と、ソース電極６７１およびドレイン電極６７２、ならびにゲート電極６７３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半導体６６３をまとめて、酸化物半導体６６０と呼称する。
なお、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）に設けられている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）と、接触している。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の少なくとも一部（又は全部）と、接触している。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）と、電気的に接続されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）と、電気的に接続されている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）に、近接して配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）に、近接して配置されている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の横側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の横側に配置されている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の斜め上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の斜め上側に配置されている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の上側に配置されている。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上１０００ｎｍ以下、好ましくはチャネル長が２０ｎｍ 以上５００ｎｍ以下、より好ましくはチャネル長が３０ｎｍ以上３００ｎｍ以下のトップゲート型構造である。
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〈下地絶縁膜〉
絶縁膜６５１及び絶縁膜６５２は、絶縁膜６５１の下からの不純物の拡散を防止する役割を有するほか、酸化物半導体６６０に酸素を供給する役割を担うことができる。したがって、絶縁膜６５１及び絶縁膜６５２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、図１２のように、絶縁膜６５１の下に他のデバイスが形成されている場合、絶縁膜６５１及び絶縁膜６５２は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
絶縁膜６５１及び絶縁膜６５２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。
〈酸化物半導体〉
酸化物半導体６６０は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある。とくに、酸化物半導体６６０としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
ただし、酸化物半導体６６０は、インジウムを含む酸化物に限定されない。酸化物半導体６６０は、例えば、Ｚｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
酸化物半導体６６０がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される酸化物半導体６６０の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
次に、第１の酸化物半導体６６１、第２の酸化物半導体６６２、および第３の酸化物半導体６６３の積層により構成される酸化物半導体６６０の機能およびその効果について、図１４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１４（Ａ）は、図１３（Ｂ）に示すＯＳトランジスタのチャネル部分を拡大した図で、図１４（Ｂ）は、図１４（Ａ）にＣ１−Ｃ２の鎖線で示した部位のエネルギーバンド構造を示している。つまり、図１４（Ｂ）は、ＯＳトランジスタのチャネル形成領域のエネルギーバンド構造を示している。
図１４（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６３、ゲート絶縁膜６５３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＵＬＶＡＣ ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁膜６５２とゲート絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面近傍、および、第２の酸化物半導体６６２と第３の酸化物半導体６６３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は第２の酸化物半導体６６２を主として移動することになる。そのため、第１の酸化物半導体６６１と絶縁膜６５２との界面、または、第３の酸化物半導体６６３とゲート絶縁膜６５３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面、および第３の酸化物半導体６６３と第２の酸化物半導体６６２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタは、高い電界効果移動度を実現することができる。
なお、図６に示すように、第１の酸化物半導体６６１と絶縁膜６５２の界面、および第３の酸化物半導体６６３とゲート絶縁膜６５３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ６００が形成され得るものの、第１の酸化物半導体６６１、および第３の酸化物半導体６６３があることにより、第２の酸化物半導体６６２と当該トラップ準位とを遠ざけることができる。
特に、本実施の形態に例示するＯＳトランジスタは、チャネル幅方向において、第２の酸化物半導体６６２の上面と側面が第３の酸化物半導体６６３と接し、第２の酸化物半導体６６２の下面が第１の酸化物半導体６６１と接して形成されている（図１３（Ｃ）参照。）。このように、第２の酸化物半導体６６２を第１の酸化物半導体６６１と第３の酸化物半導体６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、第２の酸化物半導体６６２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、第１の酸化物半導体６６１、および第３の酸化物半導体６６３のバンドギャップは、第２の酸化物半導体６６２のバンドギャップよりも広いほうが好ましい。
第１の酸化物半導体６６１および第３の酸化物半導体６６３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体６６２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体６６１および第３の酸化物半導体６６３は、第２の酸化物半導体６６２よりも酸素欠損が生じにくいということができる。
また、第３の酸化物半導体６６３がＩｎを含むと、Ｉｎがゲート絶縁膜６５３に拡散し、ゲートリークを引き起こすことがある。そのため、第３の酸化物半導体６６３は、Ｉｎを含まない材料を用いることが好ましい。例えば、酸化ガリウムなどが好ましい。
なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体６６１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体６６２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体６６３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体６６２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
第１の酸化物半導体６６１および第３の酸化物半導体６６３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体６６２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
第１の酸化物半導体６６１および第３の酸化物半導体６６３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２は、第１の酸化物半導体６６１および第３の酸化物半導体６６３より厚い方が好ましい。
なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半導体６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
本実施の形態に例示するＯＳトランジスタは、酸化物半導体６６０のチャネル幅方向を電気的に取り囲むようにゲート電極６７３が形成されているため、酸化物半導体６６０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（図１３（Ｃ）参照）。すなわち、酸化物半導体の全体的にゲート電界が印加させることとなり、電流はチャネルとなる第２の酸化物半導体６６２全体に流れるようになり、さらにオン電流を高められる。
〈ゲート電極〉
ゲート電極６７３は、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金等を用いて形成することができる。また、ゲート電極６７３は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
また、ゲート電極６７３には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
〈ゲート絶縁膜〉
ゲート絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜６５３は上記材料の積層であってもよい。なお、ゲート絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜６５３の積層構造の一例について説明する。ゲート絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
〈ソース電極およびドレイン電極〉
ソース電極６７１およびドレイン電極６７２は、ゲート電極６７３と同様の材料で作製することができる。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体６６０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
〈保護絶縁膜〉
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、酸化物半導体６６０からの酸素の外部への拡散と、外部から酸化物半導体６６０への水素、水等の入り込みを防ぐことができる。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体６６０への混入防止、酸化物半導体６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁膜６５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
〈酸化物半導体の結晶構造〉
次に、ＯＳトランジスタに適用可能な酸化物半導体の結晶構造について説明を行う。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１５（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１５（ｂ）は、図１５（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１５（ｃ）は、図１５（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１５（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１６（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１６（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
図１７は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１７より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図１７に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１６（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図１６（Ｄ）に、図１６（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１６（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図１６（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図１６（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１８（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１８（Ｂ）および図１８（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図１８（Ｂ）と図１８（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図１９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図１９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図１９（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図２０を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２０（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｃ）参照）、乗り物類（自転車等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２０（Ｅ）、図２０（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＢＧ１ 信号
ＢＧ２ 信号
ＢＬ ビット線
ＢＬ１ ビット線
ＢＬ２ ビット線
ＦＮ１ ノード
ＦＮ２ ノード
ＦＮ３ ノード
ｐ０ 期間
ｐ１ 期間
ｐ２ 期間
ｐ３ 期間
ｐ４ 期間
ｐ５ 期間
ｐ６ 期間
Ｔ０ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１０ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
Ｔ１５ 時刻
ＷＬＣ１ ワード線
ＷＬＣ２ ワード線
ＷＬＣ３ ワード線
ＷＬＯＳ１ ワード線
ＷＬＯＳ２ ワード線
ＷＬＯＳ３ ワード線
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１００ メモリセル
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１０５ トランジスタ
１０６ 容量素子
１０７ トランジスタ
１０８ 容量素子
１０９ トランジスタ
１１０ メモリセル
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
５００ 半導体装置
５０１ メモリセルアレイ
５０２ 行選択ドライバ
５０３ 列選択ドライバ
５０４ Ａ／Ｄコンバータ
５１７ デコーダ
５１８ 制御回路
５２１ デコーダ
５２２ ラッチ回路
５２３ Ｄ／Ａコンバータ
５２４ スイッチ回路
５２６ トランジスタ
５３１ コンパレータ
５３２ エンコーダ
５３３ ラッチ回路
５３４ バッファ
６５１ 絶縁膜
６５２ 絶縁膜
６５３ ゲート絶縁膜
６５４ 絶縁膜
６５５ 絶縁膜
６６０ 酸化物半導体
６６１ 酸化物半導体
６６２ 酸化物半導体
６６３ 酸化物半導体
６７１ ソース電極
６７２ ドレイン電極
６７３ ゲート電極
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
２０００ 基板
２００１ 絶縁膜
２００２ 絶縁膜
２００３ 絶縁膜
２００４ 絶縁膜
２００５ 絶縁膜
２００６ 絶縁膜
２００７ 絶縁膜
２００８ 絶縁膜
２１０１ プラグ
２１０２ プラグ
２１０３ プラグ
２１０４ プラグ
２１０５ プラグ
２１０６ プラグ
２１０７ プラグ
２１０８ プラグ
２２０１ チャネル形成領域
２２０２ 不純物領域
２２０３ 不純物領域
２２０４ ゲート絶縁膜
２２０５ ゲート電極
２２０６ 側壁絶縁層
２３０１ 配線
２３０２ 配線
２４０１ 電極
２４０２ 電極
２４０３ 絶縁膜
２５０１ 配線
２５０２ 配線
２６０１ 電極
２６０２ 電極
２６０３ 絶縁膜
２７０１ 導電膜
２７０２ 導電膜
４０００ ＲＦタグ

Claims (6)

  1. ビット線と、
    電源線と、
    第１のワード線及び第２のワード線と、
    第１のトランジスタ乃至第４のトランジスタと、
    第１の容量素子及び第２の容量素子と、
    第１のノード及び第２のノードと、を有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のノードと電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、前記ビット線と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第２のノードと電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、前記ビット線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のノードと電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記ビット線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第４のトランジスタのソース及びドレインの他方は、前記電源線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のノードと電気的に接続され、
    前記第１の容量素子の第１の端子は、前記第１のノードと電気的に接続され、
    前記第１の容量素子の第２の端子は、前記第１のワード線と電気的に接続され、
    前記第２の容量素子の第１の端子は、前記第２のノードと電気的に接続され、
    前記第２の容量素子の第２の端子は、前記第２のワード線と電気的に接続され、
    前記第１のノードに保持されるデータは、２Ｍ値（Ｍは１以上の自然数）のデータであり、
    前記第２のノードに保持されるデータは、２Ｍ値（Ｍは１以上の自然数）のデータであり、
    前記第１のトランジスタ及び前記第２のトランジスタのチャネルはそれぞれ、酸化物半導体を有し、
    前記ビット線は複数のプラグを有する
    ことを特徴とする半導体装置。
  2. 請求項１において、
    前記ビット線が有する第１のプラグは、前記第１のトランジスタのソース及びドレインの他方となる第１の電極が有するコンタクトホール内において、前記第１の電極の側面と接する領域を有し、
    前記ビット線が有する第２のプラグは、前記第２のトランジスタのソース及びドレインの他方となる第２の電極が有するコンタクトホール内において、前記第２の電極の側面と接する領域を有する
    ことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、
    前記チャネルの上方側に配置された第１のゲート電極と、
    前記チャネルの下方に配置された第２のゲート電極と、を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第３のトランジスタ及び前記第４のトランジスタはそれぞれ、ｐチャネル型トランジスタであることを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか一において、
    前記第３のトランジスタ及び前記第４のトランジスタはそれぞれ、ｎチャネル型トランジスタであることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一に記載の半導体装置と、表示装置、マイクロフォン、スピーカー、操作キー、または、筐体と、を有する電子機器。
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