CN105074830A - 半导体装置及其驱动方法 - Google Patents

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Abstract

提供了能够写入并读出所希望的电位的半导体装置。该半导体装置包括：第一晶体管(Tr)；第二Tr；以及电容器。在该半导体装置中，数据写入操作由第一步骤及第二步骤进行。在第一步骤中，将低电压施加到位线及第一布线以使第一Tr及第二Tr导通。在第二步骤中，将第一电压施加到第一布线并停止将低电压施加到位线。数据读出操作由第三步骤及第四步骤进行。在第三步骤中，将高电压施加到第一布线。在第四步骤中，停止将高电压施加到第一布线，并将低电压施加到电容线。

Description

半导体装置及其驱动方法
技术领域
本发明涉及物体、方法或制造方法。尤其是，本发明涉及例如半导体装置、显示装置、发光装置、蓄电装置以及它们的驱动方法或制造方法。例如，本发明特别涉及包括氧化物半导体的半导体装置、显示装置或发光装置。
背景技术
在专利文献1中记载有具有使用氧化物半导体膜的晶体管及使用单晶硅的晶体管的半导体装置。上述使用氧化物半导体膜的晶体管的关态电流(off-statecurrent)极小。
[专利文献]
[专利文献1]日本专利申请公开2012-256400号公报
发明内容
本发明的一实施方式提供：能够写入预定的电位并读出该电位的半导体装置。本发明的一实施方式提供：不需要验证操作(verifyoperation)的半导体装置。本发明的一实施方式提供：在储存多位数据时具有高保持特性的高可靠性半导体装置。
本发明的一实施方式的目的是：提供关态电流低的半导体装置等。本发明的一实施方式的另一目的是：提供耗电量低的半导体装置等。本发明的一实施方式的另一目的是：提供使用透明半导体层的半导体装置等。本发明的一实施方式的另一目的是：提供使用高可靠性半导体层的半导体装置等。
上述目的的记载并不妨碍其他目的的存在。本发明的一实施方式不一定必须要达到上述所有目的。而上述以外的目的可以从说明书、附图、权利要求书等的记载自然得知而抽出。
本发明的一实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；以及电容器。第一晶体管的沟道形成区具有氧化物半导体膜。第一晶体管的栅极与字线电连接。第一晶体管的源极和漏极中的一方与位线电连接。第一晶体管的源极和漏极中的另一方与电容器的一个电极及第二晶体管的栅极电连接。电容器的另一个电极与电容线电连接。第二晶体管的源极和漏极中的一方与第一布线电连接。第二晶体管的源极和漏极中的另一方与位线电连接。数据写入操作由第一步骤及第二步骤进行。在第一步骤中，将低电压施加到位线及第一布线，将高电压施加到字线以使第一晶体管导通，并将低电压施加到电容线，使得第二晶体管导通。在第二步骤中，将第一电压施加到第一布线并停止将低电压施加到位线。为了存储数据，将低电压施加到字线以使第一晶体管截止，将低电压施加到位线及第一布线，并将高电压施加到电容线以使第二晶体管截止。数据读出操作由第三步骤及第四步骤进行。在第三步骤中，将高电压施加到第一布线。在第四步骤中，停止将高电压施加到第一布线，并将低电压施加到电容线。通过进行第二步骤，将对应于第一电压的电压从第一布线经过第二晶体管的源极及漏极、位线以及第一晶体管的源极及漏极而施加到第二晶体管的栅极。通过进行第四步骤，使第一布线的电压从高电压变化到第一电压。
本发明的一实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；第三晶体管；以及电容器。第一晶体管的沟道形成区具有氧化物半导体膜。第一晶体管的栅极与第一字线电连接。第一晶体管的源极和漏极中的一方与位线电连接。第一晶体管的源极和漏极中的另一方与电容器的一个电极及第二晶体管的栅极电连接。电容器的另一个电极被施加低电压。第二晶体管的源极和漏极中的一方与第一布线电连接。第二晶体管的源极和漏极中的另一方与第三晶体管的源极和漏极中的一方电连接。第三晶体管的栅极与第二字线电连接。第三晶体管的源极和漏极中的另一方与位线电连接。数据写入操作由第一步骤及第二步骤进行。在第一步骤中，将低电压施加到位线及第一布线，将高电压施加到第一字线以使第一晶体管导通，将位线的低电压施加到第二晶体管的栅极以使第二晶体管导通，并将低电压施加到第二字线以使第三晶体管导通。在第二步骤中，将第一电压施加到第一布线并停止将低电压施加到位线。为了存储数据，将低电压施加到第一字线以使第一晶体管截止，将低电压施加到位线及第一布线，并将高电压施加到第二字线以使第三晶体管截止。数据读出操作由第三步骤及第四步骤进行。在第三步骤中，将高电压施加到第一布线。在第四步骤中，停止将高电压施加到第一布线，并将低电压施加到第二字线以使第三晶体管导通。通过进行第二步骤，将对应于第一电压的电压从第一布线经过第二晶体管的源极及漏极、第三晶体管的源极及漏极、位线以及第一晶体管的源极及漏极而施加到第二晶体管的栅极。通过进行第四步骤，使第一布线的电压从高电压变化到第一电压。
本发明的一实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；以及电容器。第一晶体管的沟道形成区具有氧化物半导体膜。第一晶体管的栅极与字线电连接。第一晶体管的源极和漏极中的一方与位线电连接。第一晶体管的源极和漏极中的另一方与电容器的一个电极及第二晶体管的栅极电连接。电容器的另一个电极与电容线电连接。第二晶体管的源极和漏极中的一方与第一布线电连接。第二晶体管的源极和漏极中的另一方与位线电连接。数据写入操作由第一步骤及第二步骤进行。在第一步骤中，将高电压施加到位线及第一布线，将高电压施加到字线以使第一晶体管导通，并将高电压施加到电容线，使得第二晶体管导通。在第二步骤中，将第一电压施加到第一布线并停止将高电压施加到位线。为了存储数据，将低电压施加到字线以使第一晶体管截止，将高电压施加到位线及第一布线，并将低电压施加到电容线以使第二晶体管截止。数据读出操作由第三步骤及第四步骤进行。在第三步骤中，将低电压施加到第一布线。在第四步骤中，停止将低电压施加到第一布线，并将高电压施加到电容线。通过进行第二步骤，将对应于第一电压的电压从第一布线经过第二晶体管的源极及漏极、位线以及第一晶体管的源极及漏极施加到第二晶体管的栅极。通过进行第四步骤，使第一布线的电压从低电压变化到第一电压。
本发明的一实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；第三晶体管；以及电容器。第一晶体管的沟道形成区具有氧化物半导体膜。第一晶体管的栅极与第一字线电连接。第一晶体管的源极和漏极中的一方与位线电连接。第一晶体管的源极和漏极中的另一方与电容器的一个电极及第二晶体管的栅极电连接。电容器的另一个电极被施加低电压。第二晶体管的源极和漏极中的一方与第一布线电连接。第二晶体管的源极和漏极中的另一方与第三晶体管的源极和漏极中的一方电连接。第三晶体管的栅极与第二字线电连接。第三晶体管的源极和漏极中的另一方与位线电连接。数据写入操作由第一步骤及第二步骤进行。在第一步骤中，将高电压施加到位线及第一布线，将高电压施加到第一字线以使第一晶体管导通，将位线的高电压施加到第二晶体管的栅极以使第二晶体管导通，并将高电压施加到第二字线以使第三晶体管导通。在第二步骤中，将第一电压施加到第一布线并停止将高电压施加到位线。为了存储数据，将低电压施加到第一字线以使第一晶体管截止，将高电压施加到位线及第一布线，并将低电压施加到第二字线以使第三晶体管截止。数据读出操作由第三步骤及第四步骤进行。在第三步骤中，将低电压施加到第一布线。在第四步骤中，将高电压施加到第二字线以使第三晶体管导通，并停止将低电压施加到第一布线。通过进行第二步骤，将对应于第一电压的电压从第一布线经过第二晶体管的源极及漏极、第三晶体管的源极及漏极、位线以及第一晶体管的源极及漏极施加到第二晶体管的栅极。通过进行第四步骤，使第一布线的电压从低电压变化到第一电压。
本发明的一实施方式是一种半导体装置的驱动方法。该半导体装置包括其沟道区包含氧化物半导体的第一晶体管、第二晶体管以及其一个电极与所述第一晶体管的源极和漏极中的一方及所述第二晶体管的栅极电连接的电容器。在所述方法中：将第一电压施加到位线及第一布线，将第二电压施加到字线以使第一晶体管导通，并将第三电压施加到电容线，由此使得第二晶体管导通。字线与第一晶体管的栅极电连接。第一布线与第二晶体管的源极和漏极中的一方电连接。位线与第一晶体管的源极和漏极中的另一方及第二晶体管的源极和漏极中的另一方电连接。电容线与电容器的另一个电极电连接。在所述方法中，将第四电压施加到第一布线并停止将第一电压施加到所述位线，以将对应于第四电压的电压从第一布线经过第二晶体管的源极及漏极、位线以及第一晶体管的源极及漏极施加到第二晶体管的栅极。将第五电压施加到字线以使第一晶体管截止，将第六电压施加到位线及第一布线，并将第七电压施加到电容线以使第二晶体管截止。将第八电压施加到第一布线。停止将第八电压施加到第一布线，并将第九电压施加到电容线，使得第一布线的电压从第八电压变化到第四电压。
另外，在上述本发明的一实施方式中，优选的是，第二电压大于第五电压。优选的是，第七电压大于第三电压及第九电压。优选的是，第一电压及第六电压为电源电压或基准电压。优选的是，第八电压高于第四电压。
另外，在上述本发明的一实施方式中，优选的是，第二电压大于第五电压。优选的是，第七电压小于第三电压及第九电压。优选的是，第一电压、第六电压以及第八电压为电源电压或基准电压。
本发明的一实施方式是一种半导体装置的驱动方法。该半导体装置包括其沟道区包含氧化物半导体的第一晶体管、第二晶体管、第三晶体管以及其一个电极与第一晶体管的源极和漏极中的一方及第二晶体管的栅极电连接的电容器。在所述方法中：将第一电压施加到位线及第一布线，将第二电压施加到第一字线以使第一晶体管导通，将位线的第一电压施加到第二晶体管的栅极以使第二晶体管导通，并将第三电压施加到第二字线以使第三晶体管导通。第一字线与第一晶体管的栅极电连接。第二字线与第三晶体管的栅极电连接。第一布线与第二晶体管的源极和漏极中的一方电连接。第三晶体管的源极和漏极中的一方与第二晶体管的源极和漏极中的另一方电连接。位线与第一晶体管的源极和漏极中的另一方及第三晶体管的源极和漏极中的另一方电连接。电容器的另一个电极与电源电位端子或基准电位端子电连接。在所述方法中，将第四电压施加到第一布线并停止将第一电压施加到位线，以将对应于第四电压的电压从第一布线经过第二晶体管的源极及漏极、第三晶体管的源极及漏极、位线以及第一晶体管的源极及漏极施加到第二晶体管的栅极。将第五电压施加到第一字线以使第一晶体管截止，将第六电压施加到位线及第一布线，并将第七电压施加到第二字线以使第三晶体管截止。将第八电压施加到第一布线。停止将第八电压施加到第一布线，并将第九电压施加到第二字线以使第三晶体管导通，使得第一布线的电压从第八电压变化到第四电压。
另外，在上述本发明的一实施方式中，优选的是，第二电压大于第五电压。优选的是，第七电压大于第三电压及第九电压。优选的是，第六电压为电源电压或基准电压。
另外，在上述本发明的一实施方式中，优选的是，第二电压大于第五电压。优选的是，第七电压小于第三电压及第九电压。优选的是，第六电压及第八电压为电源电压或基准电压。
本发明的一实施方式的半导体装置可以具有更小的读出电压的不均匀性。本发明的一实施方式的半导体装置不需要验证操作。本发明的一实施方式的半导体装置在储存多位数据时具有高保持特性并具有高可靠性。
附图说明
图1是半导体装置的电路图；
图2是时序图；
图3A至3E是说明半导体装置的操作的图；
图4是时序图；
图5A至5D是说明半导体装置的操作的图；
图6是半导体装置的电路图；
图7是行选择驱动器的电路图；
图8是列选择驱动器的电路图；
图9是A/D转换器的电路图；
图10是半导体装置的电路图；
图11是时序图；
图12是时序图；
图13A和13B是半导体装置的电路图；
图14是时序图；
图15A至15E是说明半导体装置的操作的图；
图16是时序图；
图17A至17D是说明半导体装置的操作的图；
图18是半导体装置的电路图；
图19是时序图；
图20A至20E是说明半导体装置的操作的图；
图21是时序图；
图22A至22D是说明半导体装置的操作的图；
图23A和23B是半导体装置的电路图；
图24是时序图；
图25A至25E是说明半导体装置的操作的图；
图26是时序图；
图27A至27D是说明半导体装置的操作的图；
图28是半导体装置的截面图；
图29A和图29B是晶体管的截面图；
图30A至30F是示出电子设备的图。
具体实施方式
以下，参照附图说明本发明的实施方式。但是，本发明不局限于以下说明。所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种形式。因此，本发明不应该被解释为仅限定在以下实施方式所记载的内容中。注意，在参照附图说明本发明的结构时，在不同的附图中也共同使用同一符号表示同一部分。
在本说明书中，“连接”是指“电连接”，并相当于能够供应或传送电流、电压或电位的状态。因此，连接状态不一定必须是指直接连接的状态，而在其范畴内还包括以能够供应或传送电流、电压或电位的方式中间夹着布线、电阻器、二极管、晶体管等电路元件连接的状态。
在本说明书的附图中，根据其功能对构成要素进行分类而示出作为彼此独立的方框的方框图，但是，实际上的构成要素难以根据其功能清楚地划分,而一个构成要素有时具有多个功能。
晶体管的源极是指用作活性层的半导体膜的一部分的源区或与上述半导体膜电连接的源电极。与此同样，晶体管的漏极是指用作活性层的半导体膜的一部分的漏区或与上述半导体膜电连接的漏电极。栅极是指栅电极。
晶体管所具有的源极和漏极的名称伴随晶体管的沟道型及施加到各端子的电位的高低而改变。一般而言，在n沟道型晶体管中，将被施加低电位的端子称为源极，将被施加高电位的端子称为漏极。另一方面，在p沟道型晶体管中，将被施加低电位的端子称为漏极，将被施加高电位的端子称为源极。在本说明书中，有时为了方便起见假设源极和漏极被固定的情况而说明晶体管的连接关系，但是，实际上受到上述电位关系的左右而改变源极和漏极的名称。
在某一实施方式中所说明的内容(也可以是其一部分的内容)对于该实施方式所说明的其他内容(也可以是其一部分的内容)和/或在一个或多个其他实施方式中所说明的内容(也可以是其一部分的内容)可以进行应用、组合或置换等。
在附图中，大小、层厚度或区域有时为了容易理解而被夸大。因此，本发明并不一定限定于附图中的尺寸。
注意，附图是示意性地示出理想例子的，因此，本发明不局限于附图所示的形状或值等。例如，可以包括制造工艺所引起的形状偏差、误差所引起的形状偏差、噪声所引起的信号、电压或电流的偏差、定时误差所引起的信号、电压或电流的偏差等。
电压通常是指给定电位与基准电位(例如，接地电位(GND)或源极电位)之间的电位差。因此，“电压”和“电位”可以互换使用。这里，各布线或各端子的电压是相对性的，重要的是该电压相对于某个基准电压是高还是低。因此，即使记载为“GND”，该GND也不局限于0V。这原理同样应用于附图中，即使有示出了“GND”的部分，该GND也不局限于0V。
在本说明书中，即使记载为“电连接”，实际上也有时在电路中没有物理连接的部分而只是布线延伸。
为方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。另外，本说明书中的序数词并不表示用来特定发明的事项的固有名称。
注意，即使记载为“半导体”，例如，当导电性充分低时，“半导体”也有时具有作为“绝缘体”的特性。有时“半导体”与“绝缘体”之间的界限模糊，不能严格地区别“半导体”与“绝缘体”。因此，有时可以将在本说明书中记载的“半导体”换称为“绝缘体”。同样地，有时可以将在本说明书中记载的“绝缘体”换称为“半导体”。
注意，即使记载为“半导体”，例如，当导电性充分高时，“半导体”也有时具有作为“导电体”的特性。有时“半导体”与“导电体”之间的界限模糊，不能严格地区别“半导体”与“导电体”。因此，有时可以将在本说明书中记载的“半导体”换称为“导电体”。同样地，有时可以将在本说明书中记载的“导电体”换称为“半导体”。
在本说明书中，“平行”是指在-10°以上且10°以下的角度的范围中配置两条直线的状态。因此也包括-5°以上且5°以下的角度的状态。另外，“垂直”是指在80°以上且100°以下的角度的范围中配置两条直线的状态。因此也包括85°以上且95°以下的角度的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
实施方式1
图1示出半导体装置100。半导体装置100具有晶体管101、晶体管102以及电容器103。半导体装置100可以被用作存储单元并且也被称为存储单元100。
晶体管101的沟道形成区具有氧化物半导体层。晶体管101具有氧化物半导体层。相应地，晶体管101具有关态电流极低的特性。
晶体管101为n型或p型的晶体管。以下假设晶体管101为n型沟道晶体管的情况来进行说明。
晶体管101的栅极与布线111电连接。布线111可以被用作字线。
晶体管101的源极和漏极中的一方与布线113电连接。布线113可以被用作位线。
晶体管101的源极和漏极中的另一方与电容器103的一个电极电连接。晶体管101的源极和漏极中的另一方还与晶体管102的栅极电连接。
晶体管102的沟道形成区可以使用具有各种材料(如氧化物半导体、硅等)的层。晶体管102为p型沟道晶体管。
晶体管102的源极和漏极中的一方与布线114电连接。布线114可以被用作信号线、源极线或电源线。
晶体管102的源极和漏极中的另一方与布线113电连接。晶体管102的源极和漏极中的另一方还与晶体管101的源极和漏极中的一方电连接。
电容器103的一个电极与晶体管101的源极和漏极中的另一方电连接。电容器103的一个电极还与晶体管102的栅极电连接。
电容器103的另一个电极与布线112电连接。布线112可以被用作电容线。
以下说明对半导体装置100写入数据的操作及从半导体装置100读出数据的操作。
(写入操作)
首先，说明写入操作的一个例子。图2示出时序图。图3A至3E示出半导体装置100的操作。作为一个例子，要读出的电压被称为V1，通过使节点104的电位(晶体管102的栅极电位)变化到V2来进行数据写入操作。因为在储存多位数据时需要施加各种电压，所以能够自由地设定V1是有益的。
数据写入操作由第一步骤及第二步骤进行。在第一步骤中，将低电压施加到布线113及布线114，将高电压施加到布线111以使晶体管101导通，并将低电压施加到布线112，由此使得晶体管102导通。在第二步骤中，将电压V1施加到布线114并停止将低电压施加到布线113。
通过进行第二步骤，将对应于数据(电压V1)的电位V2从布线114经过晶体管102的源极及漏极、布线113以及晶体管101的源极及漏极而施加到节点104。由此，晶体管102的栅极被施加电位V2。在电容器103中累积了对应于电位V2的电荷。
图3A示出半导体装置100的初期状态。在图2中，以(A)表示初期状态。
布线111被输入低电压(也称为L电压)的信号，由此晶体管101处于截止状态。这里，“低电压”是使晶体管101成为截止状态的电压。“低电压”既可为基准电压(GND)又可为电源电压(VDD或VSS)或其他电压。
布线112被输入高电压(也称为H电压)的信号。节点104被施加对应于电容器103的电容值的电压，由此，晶体管102处于截止状态。这里，“高电压”是使晶体管102成为截止状态的电压。“高电压”既可为电源电压(VDD)又可为其他电压。
布线113及布线114被施加低电压(GND)。由此，布线113及布线114可以以低电压预充电。这里，“低电压”为基准电压(GND)，但是也可以为电源电压(VSS)或其他电压。
图3B示出写入准备状态。在图2中，以(B)表示上述状态。
在时刻t1中，布线111被输入高电压的信号。由此晶体管101成为导通状态。这里，“高电压”是使晶体管101成为导通状态的电压。“高电压”既可为电源电压(VDD)又可为其他电压。
因为晶体管101成为导通状态，所以布线113与节点104电连接。节点104的电位下降到低电压(GND)。
在时刻t1中，布线112被输入低电压的信号。节点104被施加对应于电容器103的电容值的电压。晶体管101成为导通状态，且因为布线112被施加低电压，所以晶体管102成为导通状态。这里，“低电压”是使晶体管102成为导通状态的电压。“低电压”既可为基准电压(GND)又可为电源电压(VSS)或其他电压。
布线113及布线114被施加低电压，且晶体管101及102成为导通状态，第一步骤至此结束了。
图3C和3D示出写入状态。在图2中，以(C)和(D)表示上述状态。
在时刻t2中，布线114被施加电压V1(参照图3C)。电压V1是在进行数据读出操作时想要读出的电压。电压V1的大小可以根据想要写入的数据而自由地设定。
在时刻t2中，停止将低电压(GND)施加到布线113(参照图3C)。此时，布线113与预充电的电压隔开而成为电浮置状态。就是说，布线113的电位因电荷的充电或放电而容易发生变动。通过使供应布线113的电位的开关成为截止状态，可以实现上述浮置状态。
因为晶体管102处于导通状态，所以布线113与布线114电连接。布线113的电压从预充电的低电压(GND)变化到V2'(参照图3D)。注意，V2'与V1之间的差值大致为晶体管102的阈值电压。
另外，因为晶体管101处于导通状态，所以将数据从布线114经过晶体管102的源极及漏极、布线113以及晶体管101的源极及漏极写入到节点104(晶体管102的栅极)。在电容器103中累积电荷。节点104的电位变化到V2。
节点104的电位变化到V2，相应地，晶体管102的栅极与源极之间的电位差变小，从而流过晶体管102的源极与漏极之间的电流(Id)变小。然后，晶体管102最终成为截止状态。
在半导体装置100中，布线114被施加电压V1，布线113被施加电压V2'，并且节点104被施加电压V2。
布线114被施加电压V1，且停止将低电压施加到布线113，第二步骤至此结束了。
经上述步骤，将想要读出的电压V1施加到布线114，使得节点104的电位变化到V2，写入操作至此结束了。
图3E示出写入操作之后且数据保持之前的状态。在图2中，以(E)表示上述状态。
在时刻t3中，布线111被输入低电压的信号。晶体管101成为截止状态。节点104成为不与布线113电连接的状态。晶体管101具有关态电流极低的特性，所以保持节点104的电位(V2)。
在到时刻t4之前，布线112被施加高电压，布线113被施加低电压(GND)，并且布线114被施加低电压(GND)。
布线112被施加高电压，使得节点104的电位从V2变化到能够使晶体管102成为截止状态的电压。
在时刻t4中，上述状态成为保持状态。在图2中，以(F)表示上述状态。半导体装置100成为与图3A相同的状态，只有节点104的电位不同于图3A。晶体管101处于截止状态。
注意，在图2中的(A)和(F)的状态下，将低电压施加到布线114，但是也可以将高电压施加到布线114。在将高电压施加到布线114的情况下，在从(E)的状态变成(F)的状态时，即在将高电压施加到布线114时，有时能够迅速地改变电压。
(读出操作)
接着，说明基于经上述写入操作而写入的电荷来读出电压V1的操作的一个例子。图4示出时序图。图5A至5D示出半导体装置100的操作。
数据读出操作由如下第三步骤及第四步骤进行：第三步骤是将高电压施加到布线114；以及第四步骤是停止将高电压施加到布线114，并将低电压施加到布线112。通过进行第四步骤，使布线114的电压从高电压变化到电压V1。
图5A示出半导体装置100的保持状态。在图4中，以(A)表示保持状态。
图5B示出读出准备状态。在图4中，以(B)表示上述状态。
在时刻t5中，将高电压(VDD)施加到布线114。布线114可以以高电压预充电。这里，“高电压”为电源电压(VDD)，但是也可以为其他电压。注意，上述高电压优选高于电压V1。
晶体管101及晶体管102从数据保持状态开始时一直处于截止状态。
布线114被施加高电压，第三步骤至此结束了。
图5C和5D示出读出状态。在图4中，以(C)表示上述状态。
在时刻t6中，停止将高电压(VDD)施加到布线114(参照图5C)。此时，布线114与预充电的电压隔开而成为电浮置状态。就是说，布线114的电位因电荷的充电或放电而容易发生变动。通过使供应布线114的电位的开关成为截止状态，可以实现上述浮置状态。
在时刻t6中，将低电压的信号输入到布线112。节点104的电位变化到数据写入时的V2。其结果，形成对应于晶体管102的栅极电位(V2)和布线114的电位的电流(Id)。注意，输入到布线112的低电压优选与在数据写入操作时输入到布线112的低电压相等。
布线114的电位与栅极电压V2相应地从预充电的高电压(VDD)变化到V1(参照图5D)。晶体管102的栅极与源极之间的电位差随时间变得更小，从而晶体管102最终成为截止状态。
将布线114电连接到判别电路等以读出电压V1。由此，可以读出电压V1。
停止将高电压施加到布线114，且布线112被施加低电压，第四步骤至此结束了。
在读出数据之后，在时刻t7中，布线112被输入高电压的信号。布线112被施加高电压，使得节点104的电位从V2变化了该高电压。由此晶体管102成为截止状态。
在到时刻t8之前，布线114被施加低电压(GND)。
在时刻t8中，上述状态是保持状态。在图4中，以(E)表示上述状态。半导体装置100成为与图5A相同的状态。
注意，在图4中的(A)和(E)的状态下，将低电压施加到布线114，但是也可以将高电压施加到布线114。如果将高电压施加到布线114，在从(A)的状态变成(B)的状态时，即在将VDD施加到布线114时，有时能够迅速地改变电压。
另外，在将节点104的电位即施加到晶体管102的栅极的电位复位时，例如，将低电压施加到布线112，并将高电压的信号输入到布线111。相应地使晶体管101导通，使得节点104与布线113电连接。因为布线113被施加了GND，节点104的电位被复位。
在本实施方式中，在写入数据时施加到布线114的电位(V1)用作读出电位。
在现有技术中，读出电压具有一分布。例如，在以V1为想要读出的电压的情况下，读出电压受到读出晶体管的阈值的不均匀性等影响而实际上成为V1±ΔV。就是说，读出电压有ΔV的扩展。但是，在本实施方式中，能够读出施加到布线114的期望的电位V1。因此，可以减小ΔV，由此可以减小读出电压的分布的扩展。
在使半导体装置100储存多位数据时，需要准确地写入预定的电压，并准确地读出预定的电压。因此，要求高精确度。在本实施方式中，能够施加预定的电位并读出该电位。因此，在储存多位数据时，半导体装置100具有高数据保持特性及高可靠性。
在现有技术中，为了确认是否准确地写入数据而进行验证操作。但是，在本实施方式中，不需要验证操作。由此，能够进行高速操作。
本实施方式可以与其他实施方式的记载适当地组合。
实施方式2
在本实施方式中，说明可以利用参照图1说明的驱动方法的半导体装置的一个例子。以下，参照图6至12进行说明。
(半导体装置的结构示例)
图6是示出具有图1所示的存储单元100的半导体装置200的结构示例的方框图。
图6所示的半导体装置200具有设置有多个图1所示的存储单元100的存储单元阵列201、行选择驱动器202、列选择驱动器203以及A/D转换器204。注意，半导体装置200具有设置为m行n列的矩阵形状的存储单元100。在图6中，作为布线111，提供了第(m-1)行中的布线111[m-1]以及第m行中的布线111[m]。作为布线112，提供了第(m-1)行中的布线112[m-1]以及第m行中的布线112[m]。作为布线113，提供了第(n-1)列中的布线113[n-1]以及第(n)列中的布线113[n]。作为布线114，提供了第(n-1)列中的布线114[n-1]以及第n列中的布线114[n]。
在图6所示的存储单元阵列201中，图1所示的存储单元100设置为矩阵形状。存储单元100所具有的各部件的说明与图1同样，援用图1中的说明而省略说明。
行选择驱动器202是具有如下功能的电路：选择性地使存储单元100的各行中的晶体管101成为导通状态的功能；以及选择性地改变存储单元100的各行中的节点104的电位的功能。具体地说，行选择驱动器202是将信号供应到布线111并将信号供应到布线112的电路。行选择驱动器202允许半导体装置200在每一个选定的行中进行对存储单元100的数据写入及数据读出。
列选择驱动器203是具有如下功能的电路：使存储单元100的布线113及布线114的电位预充电的功能；使布线113及布线114的电位初始化的功能；以及使布线113及布线114成为电浮置状态的功能。列选择驱动器203允许半导体装置200在每一个选定的列中进行对存储单元100的数据写入及数据读出。
A/D转换器204是具有将作为模拟值的布线114的电位转换为数字值来输出到外部的功能的电路。具体地说，A/D转换器204是具有闪烁型(flash)A/D转换器的电路。A/D转换器204允许半导体装置200将对应于从存储单元100读出的数据的布线114的电位输出到外部。
注意，假设A/D转换器204为闪烁型A/D转换器的情况来进行说明，但是也可以使用逐次比较型(successiveapproximation)、多斜型(multi-slope)或Δ-Σ型A/D转换器。
(行选择驱动器的结构示例)
图7是示出图6所示的行选择驱动器202的结构示例的方框图。
图7所示的行选择驱动器202具有译码器301及控制电路302。控制电路302按提供布线111及112的每一行设置。在第一行中设置有控制电路302[1](在图7中以R/W控制器表示)。在第二行中设置有控制电路302[2]。各行的控制电路302与布线111及布线112连接。
译码器301是具有输出用来选择设置有布线111及112的行的信号的功能的电路。
控制电路302是具有将信号输出到由译码器301选择的设置有布线111及112的行的功能的电路。
(列选择驱动器的结构示例)
图8是示出图6所示的列选择驱动器203的结构示例的方框图。
图8所示的列选择驱动器203具有译码器401、锁存电路402、D/A转换器403、开关电路404、晶体管405以及晶体管406。上述锁存电路402、开关电路404、晶体管405以及晶体管406被设置在每一列中。另外，各列中的开关电路404、晶体管405以及晶体管406与布线114连接。
译码器401是具有选择设置有布线114的列并且分配输入数据以输出该数据的功能的电路。具体地说，译码器401是被输入地址信号“Address”及数据“Data”并将该数据“Data”根据该地址信号“Address”输出到一行中的锁存电路402的电路。译码器401允许列选择驱动器203选择预定的列并向该列写入数据。
注意，输入到译码器401的数据“Data”是k位的数字数据。k位的数字数据是指每一位由‘1’或‘0’表示的二进制数据所表示的信号。例如，2位的数字数据是由‘00’、‘01’、‘10’或‘11’表示的数据。
锁存电路402是具有暂时储存被输入的数据“Data”的功能的电路。具体地说，锁存电路402是被输入锁存信号W_LAT且将根据该锁存信号W_LAT储存的数据“Data”输出到D/A转换器403的电路。锁存电路402允许列选择驱动器203以任意的定时写入数据。
D/A转换器403是具有将被输入的数字值的数据“Data”转换为模拟值的数据Vdata的功能的电路。具体地说，D/A转换器403是如下电路：它将3位数据“Data”转换为八个电位V0至V7中的任何一个并且将该电位输出到开关电路404。D/A转换器403允许列选择驱动器203将写入到存储单元100的数据转换为对应于多层次(multilevel)数据的电位。
注意，从D/A转换器403输出的数据Vdata是由各不相同的电压值表示的数据。在数据的位数为2位时，例如，Vdata是具有0.5V、1.0V、1.5V以及2.0V这四个值的数据，并且是由上述任一电压值表示的数据。
开关电路404是具有如下功能的电路：将被输入的数据Vdata供应到布线114的功能；以及使布线114成为电浮置状态的功能。具体地说，开关电路404是如下电路：它具备模拟开关及反相器，并且根据开关控制信号Write_SW将数据Vdata供应到布线114，然后，使模拟开关成为关闭状态以使布线114进入电浮置状态。开关电路404允许列选择驱动器203在将数据Vdata供应到布线114之后使布线114保持电浮置状态。
晶体管405是具有如下功能的晶体管：将预充电电压VDD施加到布线114的功能；以及使布线114成为电浮置状态的功能。具体地说，晶体管405是如下晶体管：它受到预充电控制信号Pre_EN的控制能够将预充电电压VDD提供到布线114，然后，使布线114成为电浮置状态。晶体管405允许列选择驱动器203将预充电电压VDD施加到布线114，之后，使布线114保持电浮置状态。
晶体管406是具有将初始化电压GND施加到布线114的功能的晶体管。具体地说，晶体管406是受到初始化控制信号Init_EN的控制将初始化电压GND施加到布线114的开关。晶体管406允许列选择驱动器203将初始化电压GND提供到布线114。
虽然未图示，但是列选择驱动器203具有将预充电电压(GND)施加到布线113的功能及使布线113成为电浮置状态的功能。这些功能通过具有与布线114相似的结构而实现，从而援用布线114的记载。
(A/D转换器的结构示例)
图9是图6所示的A/D转换器204的结构示例的方框图。
图9所示的A/D转换器204具有比较器501、编码器502、锁存电路503以及缓冲器504。上述比较器501、编码器502、锁存电路503以及缓冲器504被设置在每一个列中。各列中的缓冲器504输出数据Dout。
比较器501是具有比较布线114的电位和基准电压Vref0至Vref6之间的电位的高低并判定出布线114的电位是否对应于多层次数据之一的功能的电路。具体地说，比较器501是如下电路：它具备多个比较器，该多个比较器501分别被施加布线114的电位和不相同的基准电压Vref0至Vref6，并且它判定出布线114的电位是否在上述电位之间。比较器501允许A/D转换器204判定出布线114的电位对应于多层次数据的电位。
作为一个例子，图9所示的基准电压Vref0至Vref6是在多层次数据为3位数据即八层次数据时被施加的电位。
编码器502是具有根据从比较器501输出的判定布线114的电位的信号产生多位的数字信号的功能的电路。具体地说，编码器502是根据从多个比较器输出的H电平或L电平的信号进行编码化以产生数字信号的电路。编码器502允许A/D转换器204将从存储单元100读出的数据转换为具有数字值的数据。
锁存电路503是具有暂时储存被输入的数字值的数据的功能的电路。具体地说，锁存电路503是被输入锁存信号LAT并将根据该锁存信号LAT储存的数据输出到缓冲器504的触发器电路。锁存电路503允许A/D转换器204以任意的定时输出数据。注意，也可以省略锁存电路503。
缓冲器504是具有将从锁存电路503输出的数据放大并作为输出信号Dout输出的功能的电路。具体地说，缓冲器504是具备偶数级的反相器电路的电路。缓冲器504允许A/D转换器204降低数字信号的噪音。注意，也可以省略缓冲器504。
(半导体装置的驱动方法的具体示例)
图10示出半导体装置中的存储单元的电路图。图11及图12所示的时序图是用来说明图10的存储单元的操作的。
在图10所示的半导体装置600中，其电路结构与图1所示的存储单元相同的存储单元100A至100D设置为两行两列的矩阵形状。图10还示出：第一行的布线111[1]、布线112[1]、第二行的布线111[2]、布线112[2]、第一列的布线113[1]、布线114[1]以及第二列的布线113[2]、布线114[2]。
图11所示的时序图是进行数据写入操作的期间p1至p8中的时序图。图12所示的时序图是进行数据读出操作的期间p9至p16中的时序图。在图11及图12中，示出图10所示的布线111[1]、布线111[2]、布线112[1]、布线112[2]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]的电压变化。
在图11所示的期间p1中，将布线111[1]和布线112[1]分别设定为H电平和L电平。其他布线即布线111[2]、布线112[2]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]保持在前一期间中的电压。由此，存储单元100A的晶体管101及晶体管102、存储单元100B的晶体管101及晶体管102成为导通状态。
接着，在图11所示的期间p2中，停止将电压施加到布线113[1]及布线113[2]以使它们成为电浮置状态。将布线114[1]的电压和布线114[2]的电压分别设定为V3和V4。其他布线即布线111[1]、布线111[2]、布线112[1]以及布线112[2]保持在前一期间中的电压。
布线113[1]的电压因布线114[1]的电压V3而变化。布线113[2]的电压因布线114[2]的电压V4而变化。由此，存储单元100A的节点104被写入对应于电压V3的数据。存储单元100B的节点104被写入对应于电压V4的数据。
接着，在图11所示的期间p3中，将布线111[1]设定为L电平。其他布线即布线111[2]、布线112[1]、布线112[2]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]保持在前一期间中的电压。由此，存储单元100A的晶体管101、存储单元100B的晶体管101成为截止状态。
接着，在图11所示的期间p4中，将布线112[1]设定为H电平。将布线113[1]、布线113[2]、布线114[1]以及布线114[2]的电压设定为低电压(GND)。其他布线即布线111[1]、布线111[2]以及布线112[2]保持在前一期间中的电压。由此，存储单元100A的晶体管102、存储单元100B的晶体管102成为截止状态。
接着，在图11所示的期间p5中，将布线111[2]和布线112[2]分别设定为H电平和L电平。其他布线即布线111[1]、布线112[1]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]保持在前一期间中的电压。由此，存储单元100C的晶体管101及晶体管102、存储单元100D的晶体管101及晶体管102成为导通状态。
接着，在图11所示的期间p6中，停止将电压施加到布线113[1]及布线113[2]以使它们成为电浮置状态。将布线114[1]的电压和布线114[2]的电压分别设定为V4和V3。其他布线即布线111[1]、布线111[2]、布线112[1]以及布线112[2]保持在前一期间中的电压。
布线113[1]的电压因布线114[1]的电压V4而变化。布线113[2]的电压因布线114[2]的电压V3而变化。由此，存储单元100C的节点104被写入对应于电压V4的数据。存储单元100D的节点104被写入对应于电压V3的数据。
接着，在图11所示的期间p7中，将布线111[2]设定为L电平。其他布线即布线111[1]、布线112[1]、布线112[2]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]保持在前一期间中的电压。由此，存储单元100C的晶体管101、存储单元100D的晶体管101成为截止状态。
接着，在图11所示的期间p8中，将布线112[2]设定为H电平。将布线113[1]、布线113[2]、布线114[1]以及布线114[2]的电压设定为低电压(GND)。其他布线即布线111[1]、布线111[2]以及布线112[1]保持在前一期间中的电压。由此，存储单元100C的晶体管102、存储单元100D的晶体管102成为截止状态。
总之，经期间p1至p8的数据写入，在图10所示的存储单元100A、存储单元100B、存储单元100C以及存储单元100D中分别写入有对应于电压V3的数据、对应于电压V4的数据、对应于电压V4的数据以及对应于电压V3的数据。
接着，在图12所示的期间p9中，将布线114[1]及布线114[2]设定为预充电电压(这里，VDD)。其他布线即布线111[1]、布线111[2]、布线112[1]、布线112[2]、布线113[1]以及布线113[2]保持在前一期间中的电压。
接着，在图12所示的期间p10中，停止将电压施加到布线114[1]及布线114[2]以使它们成为电浮置状态。将布线112[1]设定为L电平。存储单元100A的晶体管102、存储单元100B的晶体管102成为导通状态。由此，布线114[1]及布线114[2]的电压因对应于写入到存储单元100A及存储单元100B中的数据的电压而下降。其他布线即布线111[1]、布线111[2]、布线112[2]、布线113[1]以及布线113[2]保持在前一期间中的电压。注意，输入到布线112[1]的L电平的电压优选与在进行数据写入操作时输入到布线112[1]的L电平的电压相等。
接着，在图12所示的期间p11中，期间p10中的布线114[1]和布线114[2]的电压的下降停止了，分别成为电压V3和电压V4。其他布线即布线111[1]、布线111[2]、布线112[1]、布线112[2]、布线113[1]以及布线113[2]保持在前一期间中的电压。
接着，在图12所示的期间p12中，将布线112[1]设定为H电平。其他布线即布线111[1]、布线111[2]、布线112[2]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]保持在前一期间中的电压。存储单元100A的晶体管102、存储单元100B的晶体管102成为截止状态。
在图12所示的期间p13中，将布线114[1]及布线114[2]设定为预充电电压(这里，VDD)。其他布线即布线111[1]、布线111[2]、布线112[1]、布线112[2]、布线113[1]以及布线113[2]保持在前一期间中的电压。
接着，在图12所示的期间p14中，停止将电压施加到布线114[1]及布线114[2]以使它们成为电浮置状态。将布线112[2]设定为L电平。存储单元100C的晶体管102、存储单元100D的晶体管102成为导通状态。由此，布线114[1]及布线114[2]的电压因对应于写入到存储单元100C及存储单元100D中的数据的电压而下降。其他布线即布线111[1]、布线111[2]、布线112[1]、布线113[1]以及布线113[2]保持在前一期间中的电压。注意，输入到布线112[2]的L电平的电压优选与在进行数据写入操作时输入到布线112[2]的L电平的电压相等。
接着，在图12所示的期间p15中，期间p14中的布线114[1]和布线114[2]的电压的下降停止了，分别成为电压V4和电压V3。其他布线即布线111[1]、布线111[2]、布线112[1]、布线112[2]、布线113[1]以及布线113[2]保持在前一期间中的电压。
接着，在图12所示的期间p16中，将布线112[2]设定为H电平。其他布线即布线111[1]、布线111[2]、布线112[1]、布线113[1]、布线113[2]、布线114[1]以及布线114[2]保持在前一期间中的电压。存储单元100C的晶体管102、存储单元100D的晶体管102成为截止状态。
总之，经期间p9至p16的数据写入，从图10所示的存储单元100A、存储单元100B、存储单元100C以及存储单元100D中分别读出对应于电压V3的数据、对应于电压V4的数据、对应于电压V4的数据以及对应于电压V3的数据。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式3
图13A示出半导体装置130。半导体装置130具有晶体管101、晶体管102、电容器103以及晶体管107。
半导体装置130与半导体装置100(图1)的不同之处在于：半导体装置130具有晶体管107，并且电容器103的另一个电极被施加了来自基准电位端子的基准电位(GND)。注意，电容器103的另一个电极也可以被施加基准电位以外的其他电位，如来自电源电位端子的电源电位(VSS)等。
晶体管107为p型沟道晶体管。晶体管107的沟道形成区可以使用具有氧化物半导体、硅等各种材料的层。
晶体管107的栅极与布线115电连接。布线115可以被用作字线。
晶体管107的源极和漏极中的一方与晶体管102的源极和漏极中的另一方电连接。
晶体管107的源极和漏极中的另一方与布线113电连接。晶体管107的源极和漏极中的另一方还与晶体管101的源极和漏极中的一方电连接。
另外，如半导体装置135那样，晶体管107也可以设置在晶体管102与布线114之间(参照图13B)。在半导体装置135中，晶体管107的源极和漏极中的一方与布线114电连接，而晶体管107的源极和漏极中的另一方与晶体管102的源极和漏极中的一方电连接。
晶体管102的源极和漏极中的另一方与布线113电连接。晶体管102的源极和漏极中的另一方还与晶体管101的源极和漏极中的一方电连接。
以下说明对半导体装置130写入数据的操作及从半导体装置130读出数据的操作。
(写入操作)
首先，说明写入操作的一个例子。图14示出时序图。图15A至15E示出半导体装置130的操作。作为一个例子，要读出的电压被称为V1，通过使节点104的电位(晶体管102的栅极电位)变化到V5来进行数据写入操作。因为在储存多位数据时需要施加各种电压，所以能够自由地设定V1是有益的。
数据写入操作由第一步骤及第二步骤进行。第一步骤是将低电压施加到布线113及布线114，将高电压施加到布线111以使晶体管101导通，由此晶体管102导通，并将低电压施加到布线115以使晶体管107导通。第二步骤是将电压V1施加到布线114并停止将低电压施加到布线113。
通过进行第二步骤，将对应于数据(电压V1)的电位V5从布线114经过晶体管102的源极及漏极、晶体管107的源极及漏极、布线113以及晶体管101的源极及漏极施加到节点104。由此，晶体管102的栅极被施加电位V5。在电容器103中累积对应于电位V5的电荷。
图15A示出半导体装置130的初期状态。在图14中，以(A)表示初期状态。
布线111被输入低电压的信号，由此晶体管101处于截止状态。
布线115被输入高电压的信号，由此晶体管107处于截止状态。
电容器103的另一个电极被施加基准电位等低电压。节点104被施加对应于电容器103的电容值的电压。
布线113及布线114被施加低电压(GND)。由此，布线113及布线114可以以低电压预充电。这里，“低电压”为基准电压(GND)，但是也可以为电源电压(VSS)或其他电压。
图15B示出写入准备状态。在图14中，以(B)表示上述状态。
在时刻t1中，布线111被输入高电压的信号。由此晶体管101成为导通状态。
因为晶体管101成为导通状态，所以布线113与节点104电连接。布线113的电位施加到节点104，由此晶体管102成为导通状态。
在时刻t1中，布线115被输入低电压的信号。由此，晶体管107成为导通状态。这里，“低电压”是使晶体管107成为导通状态的电压。“低电压”既可为基准电压(GND)又可为电源电压(VSS)或其他电压。
布线113及布线114被施加低电压，且晶体管101、晶体管102以及晶体管107成为导通状态。第一步骤至此结束了。
图15C和15D示出写入状态。在图14中，以(C)和(D)表示上述状态。
在时刻t2中，布线114被施加电压V1(参照图15C)。电压V1是通过读出操作要读出的电压。电压V1的大小可以根据想要写入的数据而自由地设定。
在时刻t2中，停止将低电压(GND)施加到布线113(参照图15C)。此时，布线113与预充电的电压隔开而成为电浮置状态。就是说，布线113成为因电荷的充电或放电而容易发生电位变动的状态。通过使提供布线113的电位的开关成为截止状态，可以实现上述浮置状态。
因为晶体管107及晶体管102处于导通状态，所以布线113与布线114电连接。布线113的电压从预充电的低电压(GND)变化到V5'(参照图15D)。注意，V5'与V1之间的差值大致为晶体管102及晶体管107的阈值电压(V1＞V5')。
另外，因为晶体管101处于导通状态，所以将数据从布线114经过晶体管102的源极及漏极、晶体管107的源极及漏极、布线113以及晶体管101的源极及漏极写入到节点104(晶体管102的栅极)。在电容器103中累积电荷。节点104的电位变化到V5。
节点104的电位变化到V5，相应地，晶体管102的栅极与源极之间的电位差变小了，从而流过晶体管102的源极与漏极之间的电流(Id)变小了。晶体管102最终成为截止状态。
在半导体装置130中，布线114被施加电压V1，布线113被施加电压V5'，并且节点104被施加电压V5。
布线114被施加电压V1，且停止将低电压施加到布线113，第二步骤至此结束了。
经上述步骤，将想要读出的电压V1施加到布线114，使得节点104的电位变化到V5，写入操作至此结束了。
图15E示出写入操作之后且数据保持之前的状态。在图14中，以(E)表示上述状态。
在时刻t3中，布线111被输入低电压的信号。由此晶体管101成为截止状态。节点104成为不与布线113电连接的状态。晶体管101具有关态电流极低的特性，所以保持节点104的电位(V5)。
在到时刻t4之前，布线115被施加高电压，布线113被施加低电压(GND)，并且布线114被施加低电压(GND)。
布线115被施加高电压，使得晶体管107成为截止状态。这里，“高电压”是使晶体管107成为截止状态的电压。
在时刻t4中，上述状态成为保持状态。在图14中，以(F)表示上述状态。半导体装置130成为与图15A相同的状态，只有节点104的电位(V5)不同于图15A。晶体管101及晶体管107处于截止状态。
注意，在图14中的(A)和(F)的状态下，将低电压施加到布线114，但是也可以将高电压施加到布线114。在将高电压施加到布线114的情况下，在从(E)的状态变成(F)的状态时，即在将高电压施加到布线114时，有时能够迅速地改变电压。
(读出操作)
接着，说明基于经上述写入操作而写入的电荷来读出电压V1的操作的一个例子。图16示出时序图。图17A至17D示出半导体装置130的操作。
数据读出操作由如下第三步骤及第四步骤进行：第三步骤是将高电压施加到布线114；以及第四步骤是停止将高电压施加到布线114并将低电压施加到布线115以使晶体管107成为导通状态。通过进行第四步骤，使布线114的电压从高电压变化到电压V1。
图17A示出半导体装置130的保持状态。在图16中，以(A)表示数据保持状态。
图17B示出读出准备状态。在图16中，以(B)表示上述状态。
在时刻t5中，将高电压(VDD)施加到布线114。布线114可以以高电压预充电。
晶体管101及晶体管107从数据保持状态开始时一直处于截止状态。
布线114被施加高电压，第三步骤至此结束了。
图17C和17D示出读出状态。在图16中，以(C)表示上述状态。
在时刻t6中，停止将高电压(VDD)施加到布线114(参照图17C)。此时，布线114与预充电的电压隔开而成为电浮置状态。就是说，布线114成为因电荷的充电或放电而容易发生电位变动的状态。通过使提供布线114的电位的开关成为截止状态，可以实现上述浮置状态。
在时刻t6中，将低电压的信号输入到布线115。由此，晶体管107成为导通状态。
晶体管102的栅极被施加电压V5。晶体管102处于导通状态。布线114的电位相应于栅极电压V5而从预充电的高电压(VDD)变化到V1(参照图17D)。晶体管102的栅极与源极之间的电位差随时间变得更小，从而晶体管102最终成为截止状态。
将布线114电连接到判别电路等以读出电压V1。由此，可以读出电压V1。
停止将高电压施加到布线114，且晶体管107成为导通状态。相应地，第四步骤至此结束了。
在读出数据之后，在时刻t7中，布线115被输入高电压的信号。由此，晶体管107成为截止状态(图16中的(D))。
在到时刻t8之前，布线114被施加低电压(GND)(图16中的(D))。
在时刻t8中，上述状态是保持状态。在图16中，以(E)表示上述状态。半导体装置130成为与图17A相同的状态。
注意，在图16中的(A)和(E)的状态下，将低电压施加到布线114，但是也可以将高电压施加到布线114。在将高电压施加到布线114的情况下，在从(A)的状态变成(B)的状态时，即在将VDD施加到布线114时，有时能够迅速地改变电压。
另外，在将节点104的电位即施加到晶体管102的栅极的电压复位时，例如，将高电压的信号输入到布线111以使晶体管101导通。在晶体管101成为导通状态时，节点104与布线113电连接。因为布线113被施加了GND，节点104的电位被复位。
在半导体装置130中，在写入数据时施加到布线114的电位(V1)用作读出电位。
半导体装置130可以与半导体装置100同样地发挥实施方式1所示的效果。另外，半导体装置130中的与晶体管107电连接的布线115的电容可以为比半导体装置100中的与电容器103电连接的布线112的电容小，从而可以进一步减小半导体装置130的耗电量。
另外，因为图13B所示的半导体装置135的操作与半导体装置130相同，所以援用半导体装置130的操作的记载。
本实施方式可以与其他实施方式的记载适当地组合。
实施方式4
图18示出半导体装置140。半导体装置140具有晶体管101、晶体管106以及电容器103。
半导体装置140与半导体装置100(图1)的不同之处在于：晶体管106为n型沟道晶体管。
晶体管106的沟道形成区可以使用包含氧化物半导体、硅等各种材料的层。
晶体管106与其他元件如晶体管101等之间的连接关系的说明援用晶体管102与其他元件如晶体管101等之间的连接关系的记载。
以下说明对半导体装置140写入数据的操作及从半导体装置140读出数据的操作。
(写入操作)
首先，说明数据写入操作的一个例子。图19示出时序图。图20A至20E示出半导体装置140的操作。作为一个例子，要读出的电压被称为V1，通过使节点104的电位(晶体管106的栅极电位)变化到V7来进行数据写入操作。因为在储存多位数据时需要施加各种电压，所以能够自由地设定V1是有益的。
数据写入操作由第一步骤及第二步骤进行。第一步骤是将高电压施加到布线113及布线114，将高电压施加到布线111以使晶体管101导通，并将高电压施加到布线112以使晶体管106导通。第二步骤是将电压V1施加到布线114并停止将高电压施加到布线113。
通过进行第二步骤，将对应于数据(电压V1)的电位V7从布线114经过晶体管106的源极及漏极、布线113以及晶体管101的源极及漏极施加到节点104。由此，晶体管106的栅极被施加电位V7。在电容器103中累积了对应于电位V7的电荷。
图20A示出半导体装置140的初期状态。在图19中，以(A)表示初期状态。
布线111被输入低电压的信号，由此晶体管101处于截止状态。
布线112被输入低电压的信号。节点104被施加对应于电容器103的电容值的电压。
布线113及布线114被施加高电压(VDD)。由此，布线113及布线114可以以高电压预充电。这里，“高电压”为电源电压(VDD)，但是也可以为其他电压。
图20B示出写入准备状态。在图19中，以(B)表示上述状态。
在时刻t1中，布线111被输入高电压的信号，由此晶体管101成为导通状态。
晶体管101成为导通状态，所以布线113与节点104电连接。节点104的电位上升到高电压(VDD)。
在时刻t1中，布线112被输入高电压的信号。节点104被施加对应于电容器103的电容值的电压。晶体管101成为导通状态，并且布线112被施加高电压，由此晶体管106成为导通状态。这里，“高电压”是使晶体管106成为导通状态的电压。高电压可为电源电压(VDD)或其他电压。
布线113及布线114被施加高电压，使得晶体管101及晶体管106成为导通状态。第一步骤至此结束了。
图20C和20D示出写入状态。在图19中，以(C)和(D)表示上述状态。
在时刻t2中，布线114被施加电压V1(参照图20C)。电压V1是通过读出操作要读出的电压。电压V1的大小可以根据想要写入的数据而自由地设定。
在时刻t2中，停止将高电压(VDD)施加到布线113(参照图20C)。此时，布线113与预充电的电压隔开而成为电浮置状态。就是说，布线113成为因电荷的充电或放电而容易发生电位变动的状态。通过使提供布线113的电位的开关成为截止状态，可以实现上述浮置状态。
因为晶体管106处于导通状态，所以布线113与布线114电连接。布线113的电压从预充电的高电压(VDD)变化到V7'(参照图20D)。注意，V7'与V1之间的差值大致为晶体管106的阈值电压。
因为晶体管101处于导通状态，所以将数据从布线114经过晶体管106的源极及漏极、布线113以及晶体管101的源极及漏极写入到节点104(晶体管106的栅极)。在电容器103中累积电荷。节点104的电位变化到V7。
节点104的电位变化到V7，相应地，晶体管106的栅极与源极之间的电位差变小了，从而流过晶体管106的源极与漏极之间的电流(Id)变小了。晶体管106最终成为截止状态。
在半导体装置140中：布线114被施加电压V1，布线113被施加电压V7'，并且节点104被施加电压V7。
布线114被施加电压V1，且停止将高电压施加到布线113，第二步骤至此结束了。
经上述步骤，将想要读出的电压V1施加到布线114，使得节点104的电位变化到V7，写入操作至此结束了。
图20E示出写入操作之后且数据保持之前的状态。在图19中，以(E)表示上述状态。
在时刻t3中，布线111被输入低电压的信号。晶体管101成为截止状态。节点104成为不与布线113电连接的状态。因为晶体管101具有关态电流极低的特性，所以保持节点104的电位(V7)。
在到时刻t4之前，布线112被施加低电压，布线113被施加高电压(VDD)，并且布线114被施加高电压(VDD)。
布线112被施加低电压，使得节点104的电位从V7变化到能够使晶体管106成为截止状态的电压。
在时刻t4中，上述状态成为保持状态。在图19中，以(F)表示上述状态。半导体装置140成为与图20A相同的状态，只有节点104的电位不同于图20A。晶体管101处于截止状态。
注意，在图19中的(A)和(F)的状态下，将高电压施加到布线114，但是也可以将低电压施加到布线114。在将低电压施加到布线114的情况下，在从(E)的状态变成(F)的状态时，即在将低电压施加到布线114时，有时能够迅速地改变电压。
(读出操作)
接着，说明基于经上述写入操作而写入的电荷来读出电压V1的操作的一个例子。图21示出时序图。图22A至22D示出半导体装置140的操作。
数据读出操作由如下第三步骤及第四步骤进行：第三步骤是将低电压施加到布线114；以及第四步骤是停止将低电压施加到布线114并将高电压施加到布线112。通过进行第四步骤，使布线114的电压从低电压变化到电压V1。
图22A示出半导体装置140的保持状态。在图21中，以(A)表示保持状态。
图22B示出读出准备状态。在图21中，以(B)表示上述状态。
在时刻t5中，将低电压(GND)施加到布线114。布线114可以以低电压预充电。这里，虽然将GND施加到布线114，但是也可以施加电源电压(VSS)或其他电压。
晶体管101及晶体管106从保持状态开始时一直处于截止状态。
布线114被施加低电压，第三步骤至此结束了。
图22C和22D示出读出状态。在图21中，以(C)表示上述状态。
在时刻t6中，停止将低电压(GND)施加到布线114(参照图22C)。此时，布线114与预充电的电压隔开而成为电浮置状态。就是说，布线114成为因电荷的充电或放电而容易发生电位变动的状态。通过使提供布线114的电位的开关成为截止状态，可以实现上述浮置状态。
在时刻t6中，停止将高电压的信号输入到布线112。由此，节点104的电位变化到数据写入时的V7。其结果，形成对应于晶体管106的栅极电位(V7)和布线114的电位的电流(Id)。注意，输入到布线112的高电压优选与在数据写入操作时输入到布线112的高电压相等。
布线114的电位相应于栅极电压V7而从预充电的低电压(GND)变化到V1(参照图22D)。晶体管106的栅极与源极之间的电位差随时间变得更小，从而晶体管106最终成为截止状态。
将布线114电连接到判别电路等以读出电压V1。由此，可以读出电压V1。
停止将低电压施加到布线114，并且将高电压施加到布线112，第四步骤至此结束了。
在读出数据之后，在时刻t7中，布线112被输入低电压的信号。在布线112被输入低电压时，节点104的电位从V7变化了该低电压。由此，晶体管106成为截止状态。
在到时刻t8之前，布线114被施加高电压(VDD)。
在时刻t8中，上述状态成为保持状态。在图21中，以(E)表示上述状态。半导体装置140成为与图22A相同的状态。
注意，在图21中的(A)和(E)的状态下，将高电压施加到布线114，但是也可以将低电压施加到布线114。在将低电压施加到布线114的情况下，在从(A)的状态变成(B)的状态时，即在将GND施加到布线114时，有时能够迅速地改变电压。
另外，在将节点104的电位即施加到晶体管106的栅极的电压复位时，例如，将高电压施加到布线112，将GND等低电压施加到布线113，并且将高电压的信号输入到布线111以使晶体管101导通。在晶体管101成为导通状态时，节点104与布线113电连接。因为布线113被施加了GND，节点104的电位被复位。
在半导体装置140中，在写入数据时施加到布线114的电位(V1)用作读出电位。
半导体装置140可以与半导体装置100同样地发挥实施方式1所示的效果。
本实施方式可以与其他实施方式的记载适当地组合。
实施方式5
图23A示出半导体装置150。半导体装置150具有晶体管101、晶体管106、电容器103以及晶体管108。
半导体装置150与半导体装置100(图1)的不同之处在于：半导体装置150使用晶体管106代替晶体管102。半导体装置150具有晶体管108，且电容器103的另一个电极被施加来自基准电位端子的基准电位(GND)。注意，电容器103的另一个电极也可以被施加基准电位以外的其他电位，如来自电源电位端子的电源电位(VSS)等。
代替晶体管102设置的晶体管106为n型沟道晶体管。晶体管106的沟道形成区可以使用包含氧化物半导体、硅等各种材料的层。
晶体管106与其他元件如晶体管101等之间的连接关系的说明援用晶体管102与其他元件如晶体管101等之间的连接关系的记载。
晶体管108为n型沟道晶体管。晶体管108的沟道形成区可以使用包含氧化物半导体、硅等各种材料的层。
晶体管108的栅极与布线115电连接。布线115可以被用作字线。
晶体管108的源极和漏极中的一方与晶体管106的源极和漏极中的另一方电连接。
晶体管108的源极和漏极中的另一方与布线113电连接。晶体管108的源极和漏极中的另一方还与晶体管101的源极和漏极中的一方电连接。
另外，如半导体装置155那样，晶体管108也可以设置在晶体管106与布线114之间(参照图23B)。在半导体装置155中，晶体管108的源极和漏极中的一方与布线114电连接，而晶体管108的源极和漏极中的另一方与晶体管106的源极和漏极中的一方电连接。
晶体管106的源极和漏极中的另一方与布线113电连接。晶体管106的源极和漏极中的另一方还与晶体管101的源极和漏极中的一方电连接。
以下说明对半导体装置150写入数据的操作及从半导体装置150读出数据的操作。
(写入操作)
首先，说明写入操作的一个例子。图24示出时序图。图25A至25E示出半导体装置150的操作。作为一个例子，要读出的电压被称为V1，通过使节点104的电位(晶体管106的栅极电位)变化到V9来进行数据写入操作。因为在储存多位数据时需要施加各种电压，所以能够自由地设定V1是有益的。
数据写入操作由第一步骤及第二步骤进行。第一步骤是将高电压施加到布线113及布线114，将高电压施加到布线111以使晶体管101导通，使晶体管106导通并将高电压施加到布线115以使晶体管108导通。第二步骤是将电压V1施加到布线114并停止将高电压施加到布线113。
通过进行第二步骤，将对应于数据(电压V1)的电位V9从布线114经过晶体管106的源极及漏极、晶体管108的源极及漏极、布线113以及晶体管101的源极及漏极施加到节点104。由此，晶体管106的栅极被施加电位V9。在电容器103中累积对应于电位V9的电荷。
图25A示出半导体装置150的初期状态。在图24中，以(A)表示初期状态。
布线111被输入低电压的信号，由此晶体管101处于截止状态。
布线115被输入低电压的信号，由此晶体管108处于截止状态。这里，“低电压”是使晶体管108成为截止状态的电压。低电压可为基准电位(GND)、电源电压(VSS)或其他电压。
电容器103的另一个电极被施加基准电位等低电压。节点104被施加对应于电容器103的电容值的电压。
布线113及布线114被施加高电压(VDD)。由此，布线113及布线114可以以高电压预充电。这里，“高电压”为电源电压(VDD)，但是也可以为其他电压。
图25B示出写入准备状态。在图24中，以(B)表示上述状态。
在时刻t1中，布线111被输入高电压的信号。由此晶体管101成为导通状态。
因为晶体管101成为导通状态，所以布线113与节点104电连接。布线113的电位施加到节点104，由此晶体管106成为导通状态。
在时刻t1中，布线115被输入高电压的信号。由此，晶体管108成为导通状态。这里，“高电压”是使晶体管108成为导通状态的电压。“高电压”也可以为电源电压(VDD)或其他电压。
布线113及布线114被施加高电压，且晶体管101、晶体管106以及晶体管108成为导通状态，第一步骤至此结束了。
图25C和25D示出写入状态。在图24中，以(C)和(D)表示上述状态。
在时刻t2中，布线114被施加电压V1(参照图25C)。电压V1是在进行数据读出操作时想要读出的电压。电压V1的大小可以根据想要写入的数据而自由地设定。
在时刻t2中，停止将高电压(VDD)施加到布线113(参照图25C)。此时，布线113与预充电的电压隔开而成为电浮置状态。就是说，布线113成为因电荷的充电或放电而容易发生电位变动的状态。通过使提供布线113的电位的开关成为截止状态，可以实现上述浮置状态。
因为晶体管108及晶体管106处于导通状态，所以布线113与布线114电连接。布线113的电压从预充电的高电压(VDD)变化到V9'(参照图25D)。注意，V9'与V1之间的差值大致为晶体管106及晶体管108的阈值电压。
另外，因为晶体管101处于导通状态，所以将数据从布线114经过晶体管106的源极及漏极、晶体管108的源极及漏极、布线113以及晶体管101的源极及漏极写入到节点104(晶体管106的栅极)。在电容器103中累积电荷。节点104的电位变化到V9。
节点104的电位变化到V9时，晶体管106的栅极与源极之间的电位差变小，从而流过晶体管106的源极与漏极之间的电流(Id)变小。然后，晶体管106最终成为截止状态。
半导体装置150成为如下状态：布线114被施加电压V1，布线113被施加电压V9'，并且节点104被施加电压V9。
布线114被施加电压V1，且停止将高电压施加到布线113，第二步骤至此结束了。
经上述步骤，将想要读出的电压V1施加到布线114，使得节点104的电位变化到V9，写入操作至此结束了。
图25E示出写入操作之后且数据保持之前的状态。在图24中，以(E)表示上述状态。
在时刻t3中，布线111被输入低电压的信号。由此晶体管101成为截止状态。节点104成为不与布线113电连接的状态。因为晶体管101具有关态电流极低的特性，所以保持节点104的电位(V9)。
在到时刻t4之前，布线115被施加低电压，布线113被施加高电压(VDD)，并且布线114被施加高电压(VDD)。
在布线115被施加低电压时，晶体管108成为截止状态。这里，“低电压”是使晶体管108成为截止状态的电压。
在时刻t4中，上述状态成为保持状态。在图24中，以(F)表示上述状态。半导体装置150成为与图25A相同的状态，只有节点104的电位(V9)不同于图25A。晶体管101及晶体管108处于截止状态。
注意，在图24中的(A)和(F)的状态下，将高电压施加到布线114，但是也可以将低电压施加到布线114。在将低电压施加到布线114的情况下，在从(E)的状态变成(F)的状态时，即在将低电压施加到布线114时，有时能够迅速地改变电压。
(读出操作)
接着，说明基于经上述写入操作而写入的电荷来读出电压V1的操作的一个例子。图26示出时序图。图27A至27D示出半导体装置150的操作。
数据读出操作由如下第三步骤及第四步骤进行：第三步骤是将低电压施加到布线114；以及第四步骤是停止将低电压施加到布线114，并将高电压施加到布线115以使晶体管108成为导通状态。通过进行第四步骤，使布线114的电压从低电压变化到电压V1。
图27A示出半导体装置150的保持状态。在图26中，以(A)表示保持状态。
图27B示出读出准备状态。在图26中，以(B)表示上述状态。
在时刻t5中，将低电压(GND)施加到布线114。布线114可以以低电压预充电。这里，虽然将GND施加到布线114，但是也可以施加电源电压(VSS)或其他电压。
晶体管101及晶体管108从保持状态开始时一直处于截止状态。
布线114被施加低电压，第三步骤至此结束了。
图27C和27D示出读出状态。在图26中，以(C)表示上述状态。
在时刻t6中，停止将低电压(GND)施加到布线114(参照图27C)。此时，布线114与预充电的电压隔开而成为电浮置状态。就是说，布线114成为因电荷的充电或放电而容易发生电位变动的状态。通过使提供布线114的电位的开关成为截止状态，可以实现上述浮置状态。
在时刻t6中，停止将高电压的信号输入到布线115。由此，晶体管108成为导通状态。
因为晶体管106的栅极被施加电压V9，所以晶体管106成为导通状态，布线114的电位与栅极电压V9相应地从预充电的低电压(GND)变化到V1(参照图27D)。晶体管106的栅极与源极之间的电位差随时间变得更小，从而晶体管106最终成为截止状态。
将布线114电连接到判别电路等以读出电压V1。由此，可以读出电压V1。
停止将低电压施加到布线114，且晶体管108成为导通状态，第四步骤至此结束了。
在读出数据之后，在时刻t7中，布线115被输入低电压的信号。由此，晶体管108成为截止状态(图26中的(D))。
在到时刻t8之前，布线114被施加高电压(VDD)(图26中的(D))。
在时刻t8中，上述状态成为保持状态。在图26中，以(E)表示上述状态。半导体装置150成为与图27A相同的状态。
注意，在图26中的(A)和(E)的状态下，将高电压施加到布线114，但是也可以将低电压施加到布线114。在将低电压施加到布线114的情况下，在从(A)的状态变成(B)的状态时，即在将GND施加到布线114时，有时能够迅速地改变电压。
另外，在将节点104的电位即施加到晶体管106的栅极的电压复位时，例如，将如GND等低电压施加到布线113，将高电压的信号输入到布线111以使晶体管101导通。在晶体管101成为导通状态时，节点104与布线113电连接。因为布线113被施加了GND，节点104的电位被复位。
在半导体装置150中，在写入数据时施加到布线114的电位(V1)用作读出电位。
半导体装置150可以与半导体装置100同样地发挥实施方式1所示的效果。另外，半导体装置150中的与晶体管108电连接的布线115的电容可以为比半导体装置140中的与电容器103电连接的布线112的电容小，从而可以进一步减小半导体装置150的耗电量。
另外，因为图23B所示的半导体装置155的操作与半导体装置150相同，所以援用半导体装置150的操作的记载。
本实施方式可以与其他实施方式的记载适当地组合。
实施方式6
以下说明可以应用于实施方式1至5中的晶体管101的沟道的氧化物半导体。
氧化物半导体优选至少包含铟(In)或锌(Zn)。另外，作为降低使用该氧化物半导体的晶体管的电特性的不均匀的稳定剂，除了上述元素以外优选还包含镓(Ga)。另外，作为稳定剂优选包含锡(Sn)。另外，作为稳定剂优选包含铪(Hf)。另外，作为稳定剂优选包含铝(Al)。另外，作为稳定剂优选包含锆(Zr)。
在氧化物半导体中，In-Ga-Zn类氧化物、In-Sn-Zn类氧化物等与碳化硅、氮化镓或氧化镓不同，可以通过溅射法或湿式法制造电特性优良的晶体管，并具有量产性高等的优点。与使用碳化硅、氮化镓或氧化镓的情况不同，在使用上述In-Ga-Zn类氧化物的情况下，可以在玻璃衬底上制造电特性优良的晶体管。另外，还可以对应于衬底的大型化。
另外，作为其他稳定剂，也可以包含镧系元素的镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)中的任何一种或多种。
例如，作为氧化物半导体，可以使用：氧化铟；氧化镓；氧化锡；氧化锌；In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；In-Ga-Zn类氧化物(也称为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物。
例如，In-Ga-Zn类氧化物是指包含In、Ga和Zn的氧化物，而对In、Ga、Zn的比例没有限制。另外，也可以包含In、Ga、Zn以外的金属元素。In-Ga-Zn类氧化物在无电场时的电阻充分高而In-Ga-Zn类氧化物可以充分减少关态电流，并且其迁移率也高。
例如，可以使用In:Ga:Zn＝1:1:1(＝1/3:1/3:1/3)或In:Ga:Zn＝2:2:1(＝2/5:2/5:1/5)的原子比的In-Ga-Zn类氧化物或具有近于上述原子比的原子比的氧化物。或者，优选使用In:Sn:Zn＝1:1:1(＝1/3:1/3:1/3)、In:Sn:Zn＝2:1:3(＝1/3:1/6:1/2)或In:Sn:Zn＝2:1:5(＝1/4:1/8:5/8)的原子比的In-Sn-Zn类氧化物或具有近于上述原子比的原子比的氧化物。
例如，In-Sn-Zn类氧化物比较容易得到高迁移率。但是，即使使用In-Ga-Zn类氧化物，也可以通过降低块体内缺陷密度而提高迁移率。
以下，对氧化物半导体膜的结构进行说明。
氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及CAAC-OS(C-AxisAlignedCrystallineOxideSemiconductor：c轴取向结晶氧化物半导体)膜等。
非晶氧化物半导体膜具有无序的原子排列并不具有结晶成分。其典型例子是在微小区域中也不具有结晶部而膜整体具有完全的非晶结构的氧化物半导体膜。
微晶氧化物半导体膜例如包括1nm以上且小于10nm的尺寸的微晶(也称为纳米晶)。因此，微晶氧化物半导体膜的原子排列的有序度比非晶氧化物半导体膜高。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，大部分的结晶部的尺寸为能够被容纳于一边短于100nm的立方体内的尺寸。因此，有时包括在CAAC-OS膜中的结晶部的尺寸为能够被容纳于一边短于10nm、短于5nm或短于3nm的立方体内的尺寸。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜。以下，对CAAC-OS膜进行详细的说明。
在CAAC-OS膜的透射电子显微镜(TEM：TransmissionElectronMicroscope)图像中，观察不到结晶部与结晶部之间的明确的边界，即晶界(grainboundary)。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像(截面TEM图像)可知在结晶部中金属原子排列为层状。各金属原子层具有反映被形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像(平面TEM图像)可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
使用X射线衍射(XRD:X-RayDiffraction)装置对CAAC-OS膜进行结构分析。例如，当利用“out-of-plane(面外)”法分析包括InGaZnO4的结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时常出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
另一方面，当利用从大致垂直于c轴的方向使X线入射到样品的“in-plane(面内)”法分析CAAC-OS膜时，在2θ为56°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在此，将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)。当该样品是InGaZnO4的单晶氧化物半导体膜时，出现六个峰值。该六个峰值来源于等价于(110)面的结晶面。另一方面，当该样品是CAAC-OS膜时，即使在将2θ固定为56°附近的状态下进行φ扫描也不能观察到明确的峰值。
由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴都朝向平行于被形成面或顶面的法线向量的方向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与结晶的ab面平行的面。
注意，结晶部在形成CAAC-OS膜时或进行加热处理等晶化处理时形成。如上所述，结晶的c轴朝向平行于CAAC-OS膜的被形成面或顶面的法线向量的方向。由此，例如，当CAAC-OS膜的形状因蚀刻等而发生改变时，结晶的c轴不一定平行于CAAC-OS膜的被形成面或顶面的法线向量。
另外，CAAC-OS膜中的结晶化程度不一定均匀。例如，当CAAC-OS膜的结晶部是由于CAAC-OS膜的顶面近旁的结晶成长而形成时，有时顶面附近的结晶化程度高于被形成面附近的结晶化程度。另外，当对CAAC-OS膜添加杂质时，被添加了杂质的区域的结晶化程度改变，所以有时CAAC-OS膜中的结晶化程度根据区域而不同。
注意，当利用“out-of-plane”法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射而导致的电特性的变动是很小的。因此，该晶体管具有高可靠性。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
CAAC-OS膜例如使用多晶的金属氧化物靶材并通过溅射法形成。
为了沉积CAAC-OS膜，优选应用如下条件。
通过降低沉积时混入CAAC-OS层中的杂质的量，可以抑制因杂质导致的结晶状态的破坏。例如，降低存在于处理室内的杂质(氢、水、二氧化碳及氮等)的浓度即可。另外，可以降低沉积气体中的杂质浓度。具体而言，使用露点为-80℃以下、优选为-100℃以下的沉积气体。
另外，通过增高沉积时的衬底加热温度，在溅射粒子到达衬底之后发生溅射粒子的迁移。具体而言，在将衬底加热温度设定为100℃以上且740℃以下，优选为200℃以上且500℃以下的状态下进行沉积。通过增高沉积时的衬底加热温度，当平板状的溅射粒子到达衬底时，在衬底上发生迁移，使得溅射粒子的平坦的面附着到衬底。
另外，优选的是，通过增高沉积气体中的氧比例并对电力进行最优化，减轻沉积时的等离子体损伤。将沉积气体中的氧比例设定为30vol.％以上，优选为100vol.％。
另外，氧化物半导体层可以使用一个金属氧化物膜构成，又可以使用被层叠的多个金属氧化物膜构成。例如，在依次层叠有第一至第三金属氧化物膜的半导体膜中，第一金属氧化物膜及第三金属氧化物膜是作为构成要素包含构成第二金属氧化物膜的金属元素中的至少一个的氧化物膜，其最低导带能量与第二金属氧化物膜相比离真空能级近了0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。再者，第二金属氧化物膜优选至少包含铟，以使载流子迁移率得到提高。
在晶体管包括上述结构的半导体膜的情况下，当对栅电极施加电压使得电场施加到半导体膜时，沟道区形成在第二金属氧化物膜中，在半导体膜中第二金属氧化物膜的最低导带能量是很小的。换言之，因为第三金属氧化物膜被设置在第二金属氧化物膜与栅极绝缘膜之间，所以能够将沟道区形成在与栅极绝缘膜隔离的第二金属氧化物膜中。
另外，由于第三金属氧化物膜作为构成要素包含构成第二金属氧化物膜的金属元素中的至少一种，因此在第二金属氧化物膜与第三金属氧化物膜之间的界面不容易发生界面散射。因此，在该界面载流子的移动不易被妨碍，因此晶体管的场效应迁移率得到提高。
另外，当在第二金属氧化物膜与第一金属氧化物膜之间的界面形成界面能级时，沟道区还形成在界面附近的区域，因此晶体管的阈值电压会发生变动。然而，由于第一金属氧化物膜作为构成要素包含构成第二金属氧化物膜的金属元素中的至少一种，因此在第二金属氧化物膜与第一金属氧化物膜之间的界面不容易形成界面能级。由此，通过采用上述结构，能够降低晶体管的阈值电压等电特性的变化。
优选的是，以防止因杂质存在于金属氧化物膜之间而在各膜之间的界面形成妨碍载流子的移动的界面能级的方式层叠多个氧化物半导体膜。这是因为当杂质存在于层叠的金属氧化物膜之间时，金属氧化物膜之间的最低导带能量失去连续性，从而在界面附近载流子会被俘获或因复合而消失。通过减少各膜之间的杂质，与只是层叠作为主成分至少包含相同一种金属的多个金属氧化物膜的情况相比，更容易形成连续结合(在此尤其是指各膜的最低导带能量连续变化的U型井(U-shapedwell)结构的状态)。
为了形成连续接合，需要使用具备装载闭锁室的多室沉积装置(溅射装置)在不使各膜暴露于大气的情况下连续地层叠。在溅射装置中的各处理室中，优选使用低温泵等吸附式真空泵进行高真空抽气(抽空到5×10-7Pa以上1×10-4Pa以下)来尽可能地去除有可能成为氧化物半导体的杂质的水等。或者，优选组合涡轮分子泵与冷阱使气体不从排气系统倒流到处理室内。
为了得到高纯度的本征氧化物半导体，对各处理室不仅进行排气，还需要将用于溅射的气体高度纯化。通过将用作上述气体的氧气体或氩气体的露点设定为-40℃以下，优选为-80℃以下，更优选为-100℃以下，实现气体的高度纯化，可以尽可能地防止水分等混入氧化物半导体膜。
例如，第一金属氧化物膜或第三金属氧化物膜可以为以高于第二金属氧化物膜的原子数比包含铝、硅、钛、镓、锗、钇、锆、锡、镧、铈或铪的氧化物膜。具体而言，第一金属氧化物膜或第三金属氧化物膜可以为上述元素的原子数比为第二金属氧化物膜的1.5倍以上，优选为2倍以上，更优选为3倍以上的氧化物膜。由于所述元素与氧牢固地键合，所以具有抑制氧缺陷产生在氧化物膜中的功能。因此，当采用上述结构时，与第二金属氧化物膜相比，在第一金属氧化物膜或第三金属氧化物膜中更不容易产生氧缺陷。
另外，将第一金属氧化物膜及第三金属氧化物膜的厚度设定为3nm以上且100nm以下，优选为3nm以上且50nm以下。另外，第二金属氧化物膜的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。
在三层结构的半导体膜中，第一金属氧化物膜及第三金属氧化物膜有可能为非晶或具有结晶性。注意，当形成沟道区的第二金属氧化物膜具有结晶性时，能够对晶体管赋予稳定的电特性，因此优选第二金属氧化物膜具有结晶性。
实施方式7
以下说明实施方式1至5所示的半导体装置的一个例子。在图28中，作为一个例子示出图1所示的半导体装置100所具有的晶体管101、晶体管102及电容器103的截面结构。
晶体管101的沟道被形成在氧化物半导体层中。在本实施方式中，例示出将晶体管101和电容器103形成在晶体管102上的情况，该晶体管102在单晶硅衬底中具有沟道形成区。
另外，在晶体管102中，也可以将作为非晶、微晶、多晶或单晶的硅或锗等的半导体膜用于活性层。或者，在晶体管102中，也可以将氧化物半导体用于活性层。当在所有的晶体管中将氧化物半导体用于活性层时，晶体管101也可以不层叠在晶体管102上，晶体管101和晶体管102也可以形成在同一个层中。
在使用薄膜硅形成晶体管102的情况下，也可以使用：通过等离子体CVD法等气相沉积法或溅射法制造的非晶硅；将激光照射到非晶硅而使其结晶化的多晶硅；以及对单晶硅片注入氢离子等而使其表层部分剥离的单晶硅等。
作为在其上形成晶体管102的半导体衬底1400，例如可以使用具有n型或p型导电类型的硅衬底、锗衬底、硅锗衬底、化合物半导体衬底(GaAs衬底、InP衬底、GaN衬底、SiC衬底、GaP衬底、GaInAsP衬底、ZnSe衬底等)等。在图28中例示出使用具有n型导电类型的单晶硅衬底的情况。
另外，晶体管102由元件分离绝缘膜1401与其他晶体管电分离。作为元件分离绝缘膜1401的形成方法，可以使用硅的局部氧化(LOCOS：LocalOxidationofSilicon)法或沟槽分离法等。
具体而言，晶体管102包括：形成在半导体衬底1400中并用作源区或漏区的杂质区1402及杂质区1403；栅电极1404；以及设置在半导体衬底1400与栅电极1404之间的栅极绝缘膜1405。栅电极1404隔着栅极绝缘膜1405重叠于形成在杂质区1402与杂质区1403之间的沟道形成区。
在晶体管102上设置有绝缘膜1409。在绝缘膜1409中形成有开口部。在上述开口部中形成有接触于杂质区1402的布线1410、接触于杂质区1403的布线1411以及与栅电极1404电连接的布线1412。
布线1410与形成在绝缘膜1409上的布线1415电连接，布线1411与形成在绝缘膜1409上的布线1416电连接，并且布线1412与形成在绝缘膜1409上的布线1417电连接。
在布线1415至布线1417上依次层叠有绝缘膜1420及绝缘膜1440。在绝缘膜1420及绝缘膜1440中形成有开口部，在上述开口部中形成有与布线1417电连接的布线1421。
在图28中，在绝缘膜1440上形成有晶体管101及电容器103。
晶体管101在绝缘膜1440上包括：包含氧化物半导体的半导体膜1430；半导体膜1430上的用作源电极或漏电极的导电膜1432及导电膜1433；半导体膜1430、导电膜1432及导电膜1433上的栅极绝缘膜1431；以及位于栅极绝缘膜1431上并在导电膜1432与导电膜1433之间重叠于半导体膜1430的栅电极1434。导电膜1433与布线1421电连接。
另外，在栅极绝缘膜1431上并重叠于导电膜1433的位置设置有导电膜1435。将导电膜1435与导电膜1433隔着栅极绝缘膜1431重叠的部分用作电容器103。
尽管在图28中例示出电容器103与晶体管101一起设置在绝缘膜1440上的情况，但是电容器103也可以与晶体管102一起设置在绝缘膜1440下。
在晶体管101及电容器103上依次层叠有绝缘膜1441及绝缘膜1442。在绝缘膜1441及绝缘膜1442中设置有开口部，在上述开口部中接触于栅电极1434的导电膜1443设置在绝缘膜1441上。
在图28中，晶体管101在半导体膜1430的至少一侧具有栅电极1434即可，但是也可以具有隔着半导体膜1430存在的一对栅电极。
在晶体管101具有隔着半导体膜1430存在的一对栅电极的情况下，也可以对一方的栅电极供应用来控制晶体管101的导通状态或非导通状态的信号，并且对另一方的栅电极施加外部电位。在此情况下，既可以对一对电极施加相同电平的电位，又可以只对另一方的栅电极施加接地电位等固定电位。通过控制对另一方的栅电极施加的电位的电平，可以控制晶体管的阈值电压。
在图28中，例示出晶体管101具有包括对应于一个栅电极1434的一个沟道形成区的单栅极结构的情况。但是，晶体管101也可以具有多栅极结构，其中通过具有彼此电连接的多个栅电极，在一个活性层中具有多个沟道形成区。
另外，半导体膜1430不一定由单层的氧化物半导体构成，也可以由层叠的多个氧化物半导体构成。图29A示出半导体膜1430具有三层的叠层结构时的晶体管1110A的结构例子。
图29A所示的晶体管1110A包括：设置在绝缘膜820等上的半导体膜1430；与半导体膜1430电连接的导电膜832和导电膜833；栅极绝缘膜831；以及在栅极绝缘膜831上以与半导体膜1430重叠的方式设置的栅电极834。
在晶体管1110A中，作为半导体膜1430从绝缘膜820一侧依次叠层有氧化物半导体层830a至氧化物半导体层830c。
氧化物半导体层830a及氧化物半导体层830c是包含构成氧化物半导体层830b的金属元素中的至少一种的氧化物膜。氧化物半导体层830a及氧化物半导体层830c的导带底能量与氧化物半导体层830b相比离真空能级近了0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。此外，氧化物半导体层830b优选至少包含铟以提高载流子迁移率。
如图29B所示那样，也可以在导电膜832和导电膜833的上层以与栅极绝缘膜831重叠的方式设置氧化物半导体层830c。
实施方式8
根据本发明的一实施方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是,能够再现记录媒体如数字通用磁盘(DVD:DigitalVersatileDisc)等并具有可以显示其图像的显示器的装置)中。另外,作为可以使用根据本发明的一实施方式的半导体装置的电子设备,可以举出移动电话、包括便携式游戏机的游戏机、便携式信息终端、电子书阅读器、摄像机、数码相机等影像拍摄装置、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。在图30A至图30F中示出这些电子设备的具体例子。
图30A示出一种便携式游戏机,该便携式游戏机包括框体5001、框体5002、显示部5003、显示部5004、麦克风5005、扬声器5006、操作键5007以及触屏笔5008等。注意,虽然图30A所示的便携式游戏机包括两个显示部5003和显示部5004,但是便携式游戏机所具有的显示部的数量不限于两个。
图30B示出便携式信息终端,该便携式信息终端包括第一框体5601、第二框体5602、第一显示部5603、第二显示部5604、连接部5605以及操作键5606等。第一显示部5603设置在第一框体5601中,第二显示部5604设置在第二框体5602中。第一框体5601和第二框体5602由连接部5605连接,由连接部5605可以改变第一框体5601和第二框体5602之间的角度。第一显示部5603的映像也可以根据连接部5605所形成的第一框体5601和第二框体5602之间的角度切换。此外,也可以将附加有作为位置输入装置的功能的显示装置用于第一显示部5603和第二显示部5604中的至少一个。作为位置输入装置的功能可以通过在显示装置中设置触摸屏而附加。或者,还可以通过将被称为光传感器的光电转换元件设置在显示装置的像素部中附加作为位置输入装置的功能。
图30C示出笔记本式个人计算机,其包括框体5401、显示部5402、键盘5403、指向装置5404等。
图30D示出电冷藏冷冻箱,其包括框体5301、冷藏室门5302、冷冻室门5303等。
图30E示出摄像机,该摄像机包括第一框体5801、第二框体5802、显示部5803、操作键5804、透镜5805以及连接部5806等。操作键5804及透镜5805设置在第一框体5801中,显示部5803设置在第二框体5802中。第一框体5801和第二框体5802由连接部5806连接,由连接部5806可以改变第一框体5801和第二框体5802之间的角度。显示部5803的映像也可以根据连接部5806所形成的第一框体5801和第二框体5802之间的角度切换。
图30F示出汽车,其包括车体5101、车轮5102、仪表盘5103及灯5104等。
附图标记说明
100：半导体装置、存储单元；101：晶体管；102：晶体管；103：电容器；104：节点；106：晶体管；107：晶体管；108：晶体管；111：布线；112：布线；113：布线；114：布线；115：布线；130：半导体装置；135：半导体装置；140：半导体装置；150：半导体装置；155：半导体装置；200：半导体装置；201：存储单元阵列；202：行选择驱动器；203：列选择驱动器；204：A/D转换器；301：译码器；302：控制电路；401：译码器；402：锁存电路；403：D/A转换器；404：开关电路；405：晶体管；406：晶体管；501：比较器；502：编码器；503：锁存电路；504：缓冲器；600：半导体装置；820：绝缘膜；832：导电膜；833：导电膜；831：栅极绝缘膜；834：栅电极；830a：氧化物半导体层；830b：氧化物半导体层；830c：氧化物半导体层；1110A：晶体管；1400：半导体衬底；1401：元件分离用绝缘膜；1402：杂质区；1403：杂质区；1404：栅电极；1405：栅极绝缘膜；1409：绝缘膜；1410：布线；1411：布线；1412：布线；1415：布线；1416：布线；1417：布线；1420：绝缘膜；1421：布线；1430：半导体膜；1431：栅极绝缘膜；1432：导电膜；1433：导电膜；1434：栅电极；1435：导电膜；1440：绝缘膜；1441：绝缘膜；1442：绝缘膜；1443：导电膜；5001：框体；5002：框体；5003：显示部；5004：显示部；5005：麦克风；5006：扬声器；5007：操作键；5008：触屏笔；5101：车体；5102：车轮；5103：仪表盘；5104：灯；5301：框体；5302：冷藏室门；5303：冷冻室门；5401：框体；5402：显示部；5403：键盘；5404：指向装置；5601：框体；5602：框体；5603：显示部；5604：显示部；5605：连接部；5606：操作键；5801：框体；5802：框体；5803：显示部；5804：操作键；5805：透镜；5806：连接部
本申请基于2013年3月22日提交到日本专利局的日本专利申请No.2013-060687，通过引用将其完整内容并入在此。

Claims (19)

1.一种半导体装置，包括：
第一晶体管，该第一晶体管的沟道区包含氧化物半导体；
第二晶体管；
电容器，该电容器的一个电极与所述第一晶体管的源极和漏极中的一方及所述第二晶体管的栅极电连接；
与所述第一晶体管的栅极电连接的字线；
与所述第二晶体管的源极和漏极中的一方电连接的第一布线；
与所述第一晶体管的源极和漏极中的另一方及所述第二晶体管的源极和漏极中的另一方电连接的位线；
与所述电容器的另一个电极电连接的电容线；以及
与所述第一布线电连接的A/D转换器。
2.根据权利要求1所述的半导体装置，其中所述A/D转换器配置成将所述第一布线的电位转换为数字值并将该数字值输出到外部。
3.根据权利要求1所述的半导体装置，其中所述第二晶体管为n沟道型晶体管。
4.根据权利要求1所述的半导体装置，其中所述第二晶体管为p沟道型晶体管。
5.根据权利要求1所述的半导体装置，其中所述第二晶体管的沟道区包含硅。
6.一种半导体装置的驱动方法，该半导体装置包括其沟道区包含氧化物半导体的第一晶体管、第二晶体管以及其一个电极与所述第一晶体管的源极和漏极中的一方及所述第二晶体管的栅极电连接的电容器，所述方法包括如下步骤：
将低电压施加到位线及第一布线，将高电压施加到字线以使所述第一晶体管导通，并将低电压施加到电容线，使得所述第二晶体管导通，其中：
所述字线与所述第一晶体管的栅极电连接，
所述第一布线与所述第二晶体管的源极和漏极中的一方电连接，
所述位线与所述第一晶体管的源极和漏极中的另一方及所述第二晶体管的源极和漏极中的另一方电连接，并且
所述电容线与所述电容器的另一个电极电连接；
将第一电压施加到所述第一布线并停止将所述低电压施加到所述位线，以将对应于所述第一电压的电压从所述第一布线经过所述第二晶体管的源极及漏极、所述位线以及所述第一晶体管的源极及漏极施加到所述第二晶体管的栅极；
将低电压施加到所述字线以使所述第一晶体管截止，将低电压施加到所述位线及所述第一布线，并将高电压施加到所述电容线以使所述第二晶体管截止；
将高电压施加到所述第一布线；以及
停止将所述高电压施加到所述第一布线，并将低电压施加到所述电容线，使得所述第一布线的电压从所述高电压变化到所述第一电压。
7.根据权利要求6所述的方法，其中所述第二晶体管的沟道区包含硅。
8.根据权利要求6所述的方法，还包括如下步骤：将所述第一布线的电位转换为数字值并将该数字值输出到外部，
其中所述第一布线的电位由与所述第一布线电连接的A/D转换器进行转换。
9.一种半导体装置的驱动方法，该半导体装置包括其沟道区包含氧化物半导体的第一晶体管、第二晶体管、第三晶体管以及其一个电极与所述第一晶体管的源极和漏极中的一方及所述第二晶体管的栅极电连接的电容器，所述方法包括如下步骤：
将低电压施加到位线及第一布线，将高电压施加到第一字线以使所述第一晶体管导通，将所述位线的所述低电压施加到所述第二晶体管的栅极以使所述第二晶体管导通，并将低电压施加到第二字线以使所述第三晶体管导通，其中：
所述第一字线与所述第一晶体管的栅极电连接，
所述第二字线与所述第三晶体管的栅极电连接，
所述第一布线与所述第二晶体管的源极和漏极中的一方电连接，
所述第三晶体管的源极和漏极中的一方与第二晶体管的源极和漏极中的另一方电连接，
所述位线与所述第一晶体管的源极和漏极中的另一方及所述第三晶体管的源极和漏极中的另一方电连接，并且
所述电容器的另一个电极被施加低电压；
将第一电压施加到所述第一布线并停止将所述低电压施加到所述位线，以将对应于所述第一电压的电压从所述第一布线经过所述第二晶体管的源极及漏极、所述第三晶体管的源极及漏极、所述位线以及所述第一晶体管的源极及漏极施加到所述第二晶体管的栅极；
将低电压施加到所述第一字线以使所述第一晶体管截止，将低电压施加到所述位线及所述第一布线，并将高电压施加到所述第二字线以使所述第三晶体管截止；
将高电压施加到所述第一布线；以及
停止将所述高电压施加到所述第一布线，并将低电压施加到所述第二字线以使所述第三晶体管导通，使得所述第一布线的电压从所述高电压变化到所述第一电压。
10.根据权利要求9所述的方法，其中所述第二晶体管的沟道区包含硅。
11.根据权利要求9所述的方法，其中所述第二晶体管的沟道区包含硅，并且所述第三晶体管的沟道区包含硅。
12.根据权利要求9所述的方法，还包括如下步骤：将所述第一布线的电位转换为数字值并将该数字值输出到外部，
其中所述第一布线的电位由与所述第一布线电连接的A/D转换器进行转换。
13.一种半导体装置的驱动方法，该半导体装置包括其沟道区包含氧化物半导体的第一晶体管、第二晶体管以及其一个电极与所述第一晶体管的源极和漏极中的一方及所述第二晶体管的栅极电连接的电容器，所述方法包括如下步骤：
将高电压施加到位线及第一布线，将高电压施加到字线以使所述第一晶体管导通，并将高电压施加到电容线，使得所述第二晶体管导通，其中：
所述字线与所述第一晶体管的栅极电连接，
所述第一布线与所述第二晶体管的源极和漏极中的一方电连接，
所述位线与所述第一晶体管的源极和漏极中的另一方及所述第二晶体管的源极和漏极中的另一方电连接，并且
所述电容线与所述电容器的另一个电极电连接；
将第一电压施加到所述第一布线并停止将所述高电压施加到所述位线，以将对应于所述第一电压的电压从所述第一布线经过所述第二晶体管的源极及漏极、所述位线以及所述第一晶体管的源极及漏极施加到所述第二晶体管的栅极；
将低电压施加到所述字线以使所述第一晶体管截止，将高电压施加到所述位线及所述第一布线，并将低电压施加到所述电容线以使所述第二晶体管截止；
将低电压施加到所述第一布线；以及
停止将所述低电压施加到所述第一布线，并将高电压施加到所述电容线，使得所述第一布线的电压从所述低电压变化到所述第一电压。
14.根据权利要求13所述的方法，其中所述第二晶体管的沟道区包含硅。
15.根据权利要求13所述的方法，还包括如下步骤：将所述第一布线的电位转换为数字值并将该数字值输出到外部，
其中所述第一布线的电位由与所述第一布线电连接的A/D转换器进行转换。
16.一种半导体装置的驱动方法，该半导体装置包括其沟道区包含氧化物半导体的第一晶体管、第二晶体管、第三晶体管以及其一个电极与所述第一晶体管的源极和漏极中的一方及所述第二晶体管的栅极电连接的电容器，所述方法包括如下步骤：
将高电压施加到位线及第一布线，将高电压施加到第一字线以使所述第一晶体管导通，将所述位线的所述高电压施加到所述第二晶体管的栅极以使所述第二晶体管导通，并将高电压施加到第二字线以使所述第三晶体管导通，其中：
所述第一字线与所述第一晶体管的栅极电连接，
所述第二字线与所述第三晶体管的栅极电连接，
所述第一布线与所述第二晶体管的源极和漏极中的一方电连接，
所述第三晶体管的源极和漏极中的一方与第二晶体管的源极和漏极中的另一方电连接，
所述位线与所述第一晶体管的源极和漏极中的另一方及所述第三晶体管的源极和漏极中的另一方电连接，并且
所述电容器的另一个电极被施加低电压；
将第一电压施加到所述第一布线并停止将所述高电压施加到所述位线，以将对应于所述第一电压的电压从所述第一布线经过所述第二晶体管的源极及漏极、所述第三晶体管的源极及漏极、所述位线以及所述第一晶体管的源极及漏极施加到所述第二晶体管的栅极；
将低电压施加到所述第一字线以使所述第一晶体管截止，将高电压施加到所述位线及所述第一布线，并将低电压施加到所述第二字线以使所述第三晶体管截止；
将低电压施加到所述第一布线；以及
停止将所述低电压施加到所述第一布线，并将高电压施加到所述第二字线以使所述第三晶体管导通，使得所述第一布线的电压从所述高电压变化到所述第一电压。
17.根据权利要求16所述的方法，其中所述第二晶体管的沟道区包含硅。
18.根据权利要求16所述的方法，其中所述第二晶体管的沟道区包含硅，并且所述第三晶体管的沟道区包含硅。
19.根据权利要求16所述的方法，还包括如下步骤：将所述第一布线的电位转换为数字值并将该数字值输出到外部，
其中所述第一布线的电位由与所述第一布线电连接的A/D转换器进行转换。
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