JP6077436B2 - 配線基板および配線基板への半導体素子の実装方法 - Google Patents

配線基板および配線基板への半導体素子の実装方法 Download PDF

Info

Publication number
JP6077436B2
JP6077436B2 JP2013245834A JP2013245834A JP6077436B2 JP 6077436 B2 JP6077436 B2 JP 6077436B2 JP 2013245834 A JP2013245834 A JP 2013245834A JP 2013245834 A JP2013245834 A JP 2013245834A JP 6077436 B2 JP6077436 B2 JP 6077436B2
Authority
JP
Japan
Prior art keywords
semiconductor element
dummy
wiring board
solder bump
mounting portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013245834A
Other languages
English (en)
Other versions
JP2015103778A (ja
Inventor
禰占　孝之
孝之 禰占
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2013245834A priority Critical patent/JP6077436B2/ja
Priority to KR1020140162448A priority patent/KR20150062126A/ko
Priority to TW103140411A priority patent/TW201528448A/zh
Priority to CN201410688184.5A priority patent/CN104684253A/zh
Priority to US14/552,928 priority patent/US20150144390A1/en
Publication of JP2015103778A publication Critical patent/JP2015103778A/ja
Application granted granted Critical
Publication of JP6077436B2 publication Critical patent/JP6077436B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16108—Disposition the bump connector not being orthogonal to the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/167—Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は、高密度な配線基板および該配線基板に半導体素子を実装する方法に関するものである。
従来、半導体集積回路素子等の半導体素子を配線基板に実装するときには、例えば図３（ａ）に示すように、まず、半導体素子Ｓと配線基板Ｂとを準備する。半導体素子Ｓは、例えば主としてシリコンから成り、その下面に配線基板Ｂと接続するための複数の電極端子Ｔが配列ピッチＰ２で、例えば格子状の並びに配列形成されている。電極端子Ｔには、半田バンプＨが被着されている。
また、配線基板Ｂは、主としてエポキシ樹脂等の樹脂材料から成り、その上面の中央部に半導体素子Ｓを搭載するための搭載部１１ａを有している。この搭載部１１ａには、半導体素子Ｓの電極端子Ｔが半田バンプＨを介して接続される複数の半導体素子接続パッド１２が、半導体素子Ｓの電極端子Ｔの配列ピッチＰ２と実質的に同じ配列ピッチＰ１で、電極端子Ｔの並びに対応した格子状の並びで配列形成されている。
次に、図３（ｂ）に示すように、半導体素子Ｓの電極端子Ｔを、それぞれが対応する半導体素子接続パッド１２上に載置する。この載置は常温において行なう。
次に、半導体素子Ｓが載置された配線基板Ｂを、リフロー炉に入れて半田バンプＨが溶融する温度以上の温度に加熱して半田バンプＨを溶融させた後、常温まで冷却するリフロー処理を行なうことで、図３（ｃ）に示すように、半導体素子Ｓを配線基板Ｂに実装する方法がとられる。
このとき、エポキシ樹脂等の樹脂材料から成る配線基板Ｂの熱膨張係数がシリコンから成る半導体素子Ｓの熱膨張係数よりも大きいことから、半田バンプＨが溶融する温度においては、配線基板Ｂの方が半導体素子Ｓよりも大きく熱膨張する。このため、リフロー処理前の常温時において、電極端子Ｔの配列ピッチＰ２と半導体素子接続パッド１２の配列ピッチＰ１とが実質的に同じであっても、リフロー処理時の半田バンプＨが溶融する温度においては、電極端子Ｔの配列ピッチＰ２よりも半導体素子接続パッド１２の配列ピッチＰ１が大きくなる。そのため、一部の半導体素子接続パッド１２の直上に電極端子Ｔが配置されずに電極端子Ｔと半導体素子接続パッド１２とがずれて接合されてしまい、その結果、両者間の接続が不十分となったり、半導体素子Ｓが傾斜した状態で接合されたりし、ずれがひどいときには接合できなかったりする場合も発生する。特に、半導体素子Ｓの高密度化が進み、配列ピッチＰ２が狭い場合や半導体素子Ｓのサイズが大きい場合、このような不具合が発生しやすい傾向にある。
そこで、このような状態を回避するため、図４に示すように、リフロー処理前の常温時において、半導体素子接続パッド２２の配列ピッチＰ１を電極端子Ｔの配列ピッチＰ２よりも小さいものとなるように設定しておくことで、リフロー処理時の半田バンプＨの溶融温度における電極端子Ｔの配列ピッチＰ２と、半導体素子接続パッド２２の配列ピッチＰ１とが実質的に一致するようにしておき、次にこれをリフロー処理後に常温まで冷却することで、電極端子Ｔの配列ピッチＰ２と半導体素子接続パッド２２の配列ピッチＰ１とが実質的に一致した状態で電極端子Ｔと半導体素子接続パッド２２とを半田バンプＨを介して精度よく接合する方法がとられることがある。
しかしながら、上述した実装方法によると、常温においては、半導体素子接続パッド２２の配列ピッチＰ１が電極端子Ｔの配列ピッチＰ２よりも狭いことから、半導体素子Ｓの各電極端子Ｔに被着された半田バンプＨをそれぞれ対応する半導体素子接続パッド２２の上に載置する際、特に半導体素子Ｓの外周部に配置された半田バンプＨの一部が対応する半導体素子接続パッド２２からはみ出してしまうことがある。そのため、一部の半田バンプＨが隣接する半導体素子接続パッド２２同士の間にずれて載置された状態でリフロー処理される場合があり、リフロー処理時に配線基板Ｃが熱膨張する際に、一部の半田バンプＨが半導体素子接続パッド２２にひっかかってずれてしまい、半導体素子Ｓを配線基板Ｃ上に精度良く搭載することが困難な場合があった。
特開２００９−１８８２６０号公報
本発明は、配線基板の搭載部の半導体素子接続パッドに半導体素子の電極端子を半田バンプを介して実装する配線基板において、配線基板の熱膨張係数が半導体素子の熱膨張係数よりも大きい場合でも、半導体素子を配線基板上に精度良く搭載することで半導体素子との接続信頼性の高い実装が可能な配線基板および半導体素子の実装方法を提供することを課題とする。
本発明の半導体素子の実装方法は、上面に半導体素子が搭載される四角形状の搭載部を有する絶縁基板の搭載部に、上面が平坦な多数の半導体素子接続パッドが、半導体素子接続パッドの上面を露出させた状態で格子状の並びに配列形成されているとともに、搭載部の中心部に搭載部の中心を取り囲むように互いに隣接して配置された少なくとも３個以上の第１のダミーパッド、および搭載部の四隅に少なくとも１個ずつ配置された第２のダミーパッドが形成されており、第１および第２のダミーパッド上に第１の高さを有するダミー半田バンプが形成された配線基板を準備する工程と、搭載部に対応する大きさの半導体基板の下面に、下面の中心に位置する第１の電極端子および半導体素子接続パッドの配列に対応して配列形成された第２の電極端子を有するとともに、第１および第２の電極端子に、前記下面からの高さが第１の高さよりも低い第２の高さの半田バンプが形成されており、半田バンプおよびダミー半田バンプが溶融する温度において第２の電極端子のピッチが前記温度における半導体素子接続パッドのピッチと実質的に一致する半導体素子を準備する工程と、第１の電極端子の半田バンプが第１のダミーパッドのダミー半田バンプ同士の間に挿入されるとともに半導体素子の下面の四隅が第２のダミーパッドのダミー半田バンプに当接するようにして半導体素子を搭載部上に載置する工程と、配線基板および半導体素子を前記温度に加熱して半田バンプおよびダミー半田バンプを溶融させ第１の電極端子と第１のダミーパッドとを半田バンプおよびダミー半田バンプの半田で接続するとともに第２の電極端子と半導体素子接続パッドとを半田バンプの半田で接続する工程と、を行うことを特徴とする。
本発明の半導体素子の実装方法によれば、リフロー処理前の常温における半導体素子接続パッドの配列ピッチの方が、第２の電極端子の配列ピッチよりも小さくなるように設定されているものの、半導体素子の下面の四隅が第２のダミーパッドに被着された第１の高さのダミー半田バンプに当接するようにして半導体素子を搭載部上に載置することから、半導体素子を搭載部に載置する際に、第２の電極端子に被着された半田バンプは、ダミー半田バンプよりも高さが低いことから配線基板から浮いた状態となり、半導体素子接続パッド同士の間に載置されることがない。したがって、リフロー処理により配線基板が熱膨張する際に、一部の半田バンプが半導体素子接続パッドにひっかかって半導体素子がずれてしまうことはない。
また、半導体素子下面の中心に位置する第１の電極端子に被着された半田バンプが、第１のダミーパッドのダミー半田バンプ同士の間に挿入されて係止されていることから、リフロー処理による昇温時に、配線基板が熱膨張により変位しても、配線基板に載置されている半導体素子の搭載位置がずれてしまうことを抑制できるとともに、半田が溶融する温度においては、第２の電極端子と半導体素子接続パッドとの位置が実質的に一致した状態で第１の電極端子に被着された半田バンプと第１のダミーパッドのダミー半田バンプが溶融して接合される。これにより、半導体素子を配線基板上に精度良く搭載することが可能になり、半導体素子との接続信頼性の高い配線基板を提供することができる。
図１（ａ）および（ｂ）は、本発明の配線基板の実施形態の一例を示す概略断面図および上面図である。 図２（ａ）〜（ｃ）は、本発明の半導体素子の実装方法の実施形態の一例を示す概略断面図である。 図３（ａ）〜（ｃ）は、従来の半導体素子の実装方法の実施形態の一例を示す概略断面図である。 図４は、従来の配線基板の実施形態の一例を示す概略断面図である。
次に、本発明の配線基板の実施形態の一例を、図１（ａ）、（ｂ）を基にして説明する。なお、図１（ａ）は、図１（ｂ）に示すＸ−Ｘ間を通る断面図である。
図１（ａ）に示すように本例の配線基板Ａは、主として絶縁基板１と、パッド２とを具備している。
絶縁基板１は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。
また、絶縁基板１は、その上面に半導体素子Ｓが搭載される搭載部１ａを有している。半導体素子Ｓは、シリコンから成る半導体基板の下面の中心に第１の電極端子Ｔ１を有し、下面の外周部に格子状に配列された複数の第２の電極端子Ｔ２を有している。
なお、絶縁基板１は、この例では単層構造であるが、同一または異なる電気絶縁材料から成る複数の絶縁層を多層に積層した多層構造であってもよい。
パッド２は、銅箔や銅めっき等の良導電性金属により形成されている。パッド２には、半導体素子接続パッド２ａと、第１のダミーパッド２ｂと、第２のダミーパッド２ｃとがある。
半導体素子接続パッド２ａは、第２の電極端子Ｔ２に対応するように搭載部１ａに複数配置されている。そして、半導体素子Ｓの第２の電極端子Ｔ２に被着された第２の高さの半田バンプＨを介して接続される。なお、本例においては、エポキシ樹脂等の樹脂材料から成る配線基板Ａの熱膨張係数が、シリコン等から成る半導体素子Ｓの熱膨張係数よりも大きいことを考慮して、常温における半導体素子接続パッド２ａの配列ピッチＰ１は、第２の電極端子Ｔ２の配列ピッチＰ２よりも小さく設定されており、リフロー処理時の半田の溶融温度における半導体素子接続パッド２ａの配列ピッチＰ１と、第２の電極端子Ｔ２の配列ピッチＰ２とが実質的に一致するように配置されている。
また、第１のダミーパッド２ｂは、搭載部１ａの中心部に搭載部１ａの中心を取り囲むように互いに隣接して３個が配置されており、第１のダミーパッド２ｂ上には、ダミー半田バンプＨ１が形成されている。ダミー半田バンプＨ１の第１の高さは、半田バンプＨの第２の高さよりも高い。
さらに、第２のダミーパッド２ｃは、搭載部１ａの四隅に少なくとも１個ずつ配置されており、第２のダミーパッド２ｃ上にも、第１の高さを有するダミー半田バンプＨ１が形成されている。
そして、半導体素子Ｓを実装する場合は、半導体素子Ｓ下面の中心に位置する第１の電極端子Ｔ１に被着された半田バンプＨが、第１のダミーパッド２ｂ上のダミー半田バンプＨ１同士の間に挿入されるとともに半導体素子Ｓの下面の四隅が第２のダミーパッド２ｃに被着された第１の高さのダミー半田バンプＨ１に当接するようにして半導体素子Ｓを搭載部１ａ上に載置する。
このように、本発明の配線基板Ａによれば、半導体素子Ｓを実装するときには、半導体素子Ｓ下面の四隅がダミー半田バンプＨ１に当接するようにして半導体素子Ｓを搭載部１ａ上に載置することから、半導体素子Ｓの第２の電極端子Ｔ２に被着された半田バンプＨは、ダミーの半田バンプＨ１よりも高さが低いことから、配線基板Ａから浮いた状態となり、半導体素子接続パッド２ａ同士の間に載置されることがない。
また、半導体素子Ｓ下面の中心に位置する第１の電極端子Ｔ１に被着された半田バンプＨが、第１のダミーパッド２ｂのダミー半田バンプＨ１同士の間に挿入されて係止されていることから、リフロー処理による昇温時に、配線基板Ａが熱膨張により変位しても、配線基板Ａに載置されている半導体素子Ｓの載置位置がずれてしまうことを抑制できるとともに、半田が溶融する温度においては、第２の電極端子Ｔ２と半導体素子接続パッド２ａとの位置が実質的に一致した状態で第１の電極端子Ｔ１に被着された半田バンプＨと第１のダミーパッド２ｂのダミー半田バンプＨ１が溶融して接合される。これにより、半導体素子Ｓを配線基板Ａ上に精度良く搭載することが可能になり、半導体素子Ｓとの接続信頼性の高い配線基板Ａを提供することができる。
次に、本発明の半導体素子の実装方法における実施形態の一例を、図２を基にして説明する。なお、図１で説明した個所と同じ個所には同一の符号を付け、詳細な説明は省略する。
まず、図２（ａ）に示すように、本発明の実装方法により実装される半導体素子Ｓと配線基板Ａとを準備する。
半導体素子Ｓは、例えば主としてシリコンから成る半導体基板の下面に電極端子Ｔが複数配設された接続面を有している。電極端子Ｔには、半導体素子Ｓの下面中心に配置された第１の電極端子Ｔ１、および下面外周部に格子状の並びに配置された第２の電極端子Ｔ２がある。第２の電極端子Ｔ２は、常温において５０〜２００μｍ程度の配列ピッＰ２で配列されている。また、第１および第２の電極端子Ｔ１、Ｔ２には、第２の高さの半田バンプＨが被着されている。
なお、半導体素子Ｓは、接続面に沿った方向に対して３〜４ｐｐｍ／℃程度の熱膨張係数を有している。
配線基板Ａは、主として例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成り、その上面に搭載部１ａを有している。搭載部１ａには、半導体素子Ｓの第２の電極端子Ｔ２に接続される複数の半導体素子接続パッド２ａが、第２の電極端子Ｔ２に対応した並びに配列ピッチＰ１で配列されている。配列ピッチＰ１は、常温において配列ピッチＰ２よりも０．１〜１μｍ程度小さいものとし、半田が溶融する温度において、第２の電極端子Ｔ２の配列ピッチＰ２と実質的に一致するように設定しておく。
また、搭載部１ａの中心部には、搭載部１ａの中心を取り囲むように互いに隣接して第１のダミーパッド２ｂが配置されており、第１のダミーパッド２ｂ上には、ダミー半田バンプＨ１が形成されている。ダミー半田バンプＨ１の第１の高さは、半田バンプＨの第２の高さよりも高い。
さらに、搭載部の四隅には、第２のダミーパッド２ｃが少なくとも１個ずつ配置されており、第２のダミーパッド２ｃ上にも、第１の高さを有するダミー半田バンプＨ１が形成されている。
なお、配線基板Ａは、搭載面１ａに沿った方向に対して１０〜２０ｐｐｍ／℃程度の熱膨張係数を有している。
次に、図２（ｂ）に示すように、第１の電極端子Ｔ１の半田バンプＨが、第１のダミーパッド２ｂ上のダミー半田バンプＨ１同士の間に挿入されるとともに、半導体素子Ｓの四隅が、第２のダミーパッド２ｃ上に形成されたダミー半田バンプＨ１に当接する状態で半導体素子Ｓを配線基板Ａ上に載置する。このとき、半導体素子Ｓの四隅が、半田バンプＨよりも高いダミー半田バンプＨ１に当接するようにして搭載部１ａ上に載置されることから、半田バンプＨは配線基板Ａから浮いた状態となり、半導体素子接続パッド２ａ同士の間に載置されることがない。
次に、図２（ｃ）に示すように、半導体素子Ｓが載置された配線基板Ａを半田が溶融する温度以上の温度でリフロー処理する。このリフロー処理における昇温時に、配線基板Ａが熱膨張するときに、半田バンプＨが半導体素子接続パッド２ａ同士の間に載置されていないことから、半田バンプＨが半導体素子接続パッド２ａにひっかかって半導体素子Ｓがずれてしまうことはない。
また、半導体素子Ｓ下面の中心に位置する第１の電極端子Ｔ１に被着された半田バンプＨが、第１のダミーパッド２ｂのダミー半田バンプＨ１同士の間に挿入されて係止されていることから、リフロー処理による昇温時に、配線基板Ａが熱膨張により変位しても、配線基板Ａに載置されている半導体素子Ｓの載置位置がずれてしまうことを抑制できるとともに、半田が溶融する温度においては、第２の電極端子Ｔ２と半導体素子接続パッド２ａとの位置が実質的に一致した状態で第１の電極端子Ｔ１に被着された半田バンプＨと第１のダミーパッド２ｂのダミー半田バンプＨ１が溶融して接合される。これにより、半導体素子Ｓを配線基板Ａ上に精度良く搭載することが可能になり、半導体素子Ｓとの接続信頼性の高い配線基板Ａを提供することができる。
１ 絶縁基板
１ａ 搭載部
２ａ 半導体素子接続パッド
２ｂ 第１のダミーパッド
２ｃ 第２のダミーパッド
Ａ 配線基板
Ｈ１ ダミー半田バンプ
Ｓ 半導体素子

Claims (1)

  1. 上面に半導体素子が搭載される四角形状の搭載部を有する絶縁基板の前記搭載部に、上面が平坦な多数の半導体素子接続パッドが、該半導体素子接続パッドの上面を露出させた状態で格子状の並びに配列形成されているとともに、前記搭載部の中心部に該搭載部の中心を取り囲むように互いに隣接して配置された少なくとも３個以上の第１のダミーパッド、および前記搭載部の四隅に少なくとも１個ずつ配置された第２のダミーパッドが形成されており、前記第１および第２のダミーパッド上に第１の高さを有するダミー半田バンプが形成された配線基板を準備する工程と、
    前記搭載部に対応する大きさの半導体基板の下面に、該下面の中心に位置する第１の電極端子および前記半導体素子接続パッドの配列に対応して配列形成された第２の電極端子を有するとともに、前記第１および第２の電極端子に、前記下面からの高さが前記第１の高さよりも低い第２の高さの半田バンプが形成されており、該半田バンプおよび前記ダミー半田バンプが溶融する温度において前記第２の電極端子のピッチが該温度における前記半導体素子接続パッドのピッチと実質的に一致する半導体素子を準備する工程と、前記第１の電極端子の前記半田バンプが前記第１のダミーパッドの前記ダミー半田バンプ同士の間に挿入されるとともに前記半導体素子の下面の四隅が前記第２のダミーパッドの前記ダミー半田バンプに当接するようにして前記半導体素子を前記搭載部上に載置する工程と、前記配線基板および半導体素子を前記温度に加熱して前記半田バンプおよび前記ダミー半田バンプを溶融させ前記第１の電極端子と前記第１のダミーパッドとを前記半田バンプおよび前記ダミー半田バンプの半田で接続するとともに前記第２の電極端子と前記半導体素子接続パッドとを前記半田バンプの半田で接続する工程と、を行うことを特徴とする半導体素子の実装方法。
JP2013245834A 2013-11-28 2013-11-28 配線基板および配線基板への半導体素子の実装方法 Expired - Fee Related JP6077436B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013245834A JP6077436B2 (ja) 2013-11-28 2013-11-28 配線基板および配線基板への半導体素子の実装方法
KR1020140162448A KR20150062126A (ko) 2013-11-28 2014-11-20 배선 기판 및 배선 기판으로의 반도체 소자의 실장 방법
TW103140411A TW201528448A (zh) 2013-11-28 2014-11-21 配線基板及將半導體元件安裝至配線基板的安裝方法
CN201410688184.5A CN104684253A (zh) 2013-11-28 2014-11-25 布线基板以及半导体元件向布线基板的安装方法
US14/552,928 US20150144390A1 (en) 2013-11-28 2014-11-25 Wiring board and method for mounting semiconductor element on wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013245834A JP6077436B2 (ja) 2013-11-28 2013-11-28 配線基板および配線基板への半導体素子の実装方法

Publications (2)

Publication Number Publication Date
JP2015103778A JP2015103778A (ja) 2015-06-04
JP6077436B2 true JP6077436B2 (ja) 2017-02-08

Family

ID=53181676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013245834A Expired - Fee Related JP6077436B2 (ja) 2013-11-28 2013-11-28 配線基板および配線基板への半導体素子の実装方法

Country Status (5)

Country Link
US (1) US20150144390A1 (ja)
JP (1) JP6077436B2 (ja)
KR (1) KR20150062126A (ja)
CN (1) CN104684253A (ja)
TW (1) TW201528448A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102478381B1 (ko) 2015-12-21 2022-12-20 삼성전자주식회사 반도체 패키지
CN105636343B (zh) * 2016-01-15 2018-09-11 广东欧珀移动通信有限公司 硬板及具有其的移动终端
JP6565895B2 (ja) * 2016-12-26 2019-08-28 日亜化学工業株式会社 半導体装置用パッケージ及び半導体装置
KR20210051535A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN114531791B (zh) * 2022-03-04 2023-04-14 深圳市晶世界透明显示技术股份有限公司 Led固晶透明显示屏的制作方法、存储介质以及电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400950A (en) * 1994-02-22 1995-03-28 Delco Electronics Corporation Method for controlling solder bump height for flip chip integrated circuit devices
JPH10154726A (ja) * 1996-11-25 1998-06-09 Toshiba Corp 半導体装置及びその製造方法
US8455994B2 (en) * 2002-01-31 2013-06-04 Imbera Electronics Oy Electronic module with feed through conductor between wiring patterns
JP2004031693A (ja) * 2002-06-26 2004-01-29 Matsushita Electric Works Ltd 半導体装置
TW582077B (en) * 2002-12-18 2004-04-01 Advanced Semiconductor Eng Flip-chip substrate and the flip-chip bonding process thereof
JP2005310837A (ja) * 2004-04-16 2005-11-04 Elpida Memory Inc 半導体装置及びその製造方法
JP2006222374A (ja) * 2005-02-14 2006-08-24 Fuji Film Microdevices Co Ltd 半導体チップ
US7215026B2 (en) * 2005-04-14 2007-05-08 Samsung Electonics Co., Ltd Semiconductor module and method of forming a semiconductor module
KR20080014823A (ko) * 2005-05-04 2008-02-14 엔엑스피 비 브이 디바이스 및 그 제조 방법과, 센서 모듈 및 그 제조 방법
JP4981712B2 (ja) * 2008-02-29 2012-07-25 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8829355B2 (en) * 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board
US20110169157A1 (en) * 2010-01-13 2011-07-14 Wen-Jeng Fan Substrate and flip chip package with gradational pad pitches
KR20130005465A (ko) * 2011-07-06 2013-01-16 삼성전자주식회사 반도체 스택 패키지 장치
US10234513B2 (en) * 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
JP2013225611A (ja) * 2012-04-23 2013-10-31 Kyocer Slc Technologies Corp 半導体素子等の実装方法
US9082674B2 (en) * 2013-10-14 2015-07-14 Nvidia Corporation Microelectronic package with stress-tolerant solder bump pattern

Also Published As

Publication number Publication date
US20150144390A1 (en) 2015-05-28
CN104684253A (zh) 2015-06-03
TW201528448A (zh) 2015-07-16
JP2015103778A (ja) 2015-06-04
KR20150062126A (ko) 2015-06-05

Similar Documents

Publication Publication Date Title
JP6077436B2 (ja) 配線基板および配線基板への半導体素子の実装方法
US9277657B2 (en) Wiring board
JP5993248B2 (ja) 電子部品内蔵基板及びその製造方法
JP5980566B2 (ja) 半導体装置及びその製造方法
JP2011044512A (ja) 半導体部品
KR20170014958A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
JP2006245076A (ja) 半導体装置
JP2017084886A (ja) 配線基板およびこれを用いた半導体素子の実装構造。
KR101483874B1 (ko) 인쇄회로기판
JP6464762B2 (ja) 半導体パッケージ基板、および半導体パッケージと、半導体パッケージ基板の製造方法、および半導体パッケージの製造方法
JP5609037B2 (ja) 半導体パッケージ内蔵配線板、及び半導体パッケージ内蔵配線板の製造方法
JP5369875B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2013225611A (ja) 半導体素子等の実装方法
WO2017203859A1 (ja) 電子回路装置及び方法
JP5601413B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2014165482A (ja) 配線基板
JP2011066122A (ja) 回路基板
JP2017130600A (ja) 配線基板の製造方法
JP2012033528A (ja) 集合配線基板
JP4439248B2 (ja) 配線基板およびこれを用いた半導体装置
JP2014110268A (ja) 配線基板
KR101922873B1 (ko) 전자 소자 모듈 제조 방법
JP2016103569A (ja) 半導体素子の実装構造
JP2015159160A (ja) 配線基板及び接続構造
JP2014110266A (ja) 配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151125

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20160401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170112

R150 Certificate of patent or registration of utility model

Ref document number: 6077436

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees