JP6072120B2 - 変圧器をベースとしたｃｍｏｓ発振器 - Google Patents

変圧器をベースとしたｃｍｏｓ発振器 Download PDF

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Description

本開示は、集積回路設計に関する。より具体的には、制御可能な発振周波数を有する変圧器に基づいたＣＭＯＳの設計に関する。
関連特許出願
本明細書は、２００９年２月２日に出願され、本願明細書の譲受人に譲渡され、要旨全体の参照により、結果として内容が組み込まれ、“Integrated Voltage-Controlled Oscillator Circuits,”と表題されたＵＳ特許出願番号１２／３６３，９１１に関連する。
電圧制御発振器（ＶＣＯ）及びデジタル制御発振器（ＤＣＯ）は、制御信号によって設定された発振周波数を有する信号を生成するために用いられる。ＶＣＯでは、制御信号の微調整成分はアナログ制御電圧を用いることで特定される。これに対して、ＤＣＯでは、制御信号の微調整成分は、デジタル制御信号を用いることで特定される。ポータブル通信装置のような電子装置において電力を抑制させるために、ＶＣＯ及びＤＣＯは低電圧のレベルを備えた電源と連動するよう徐々に設計されている。
ある従来の発振回路設計では、可変キャパシタンスを有するＬＣタンク（ＬＣ並列共振回路：LC tank）は、少なくとも１つの交差（相互）結合（クロス結合、クロスカップル）されたトランジスタペアと結合される。その交差結合されたトランジスタペアは、負の抵抗として機能し、ＬＣタンクの両端の電圧をタンクの共振周波数で発振させる。従来の発振器設計において、トランジスタのドレインは、トランジスタゲートに対して直接ＤＣ交差結合（クロス結合、クロスカップル）され得る。このＤＣクロス結合（DC cross coupling）は、低電圧電源からの利用可能な電圧ヘッドルームを減少させる。これは、ドレイン−ソース電圧がトランジスタのゲート−ソースのターンオン電圧に等しくなるからである。ＣＭＯＳの交差結合（coupled）ペアの発振器設計では、ＮＭＯＳとＰＭＯＳとの両者が交差結合されたペアが提供され、電源は、ＮＭＯＳのゲート−ソースターンオン電圧とＰＭＯＳのゲート−ソースターンオン電圧の両者をサポートしなければならない。
低位相雑音のような他の発振器設計基準に十分合致する上に、低電圧電源から利用可能な電圧ヘッドルームをより効率的に利用する発振器設計のための技術を提供することは望ましいことだろう。
本開示の一態様は、出力ノードペアで、制御（controlled）発振周波数を有する信号を生成する装置であって、第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタと、前記出力ノードペアに結合されたＤＣ交差結合（クロスカップル）された相補型トランジスタペアと、を具備する装置を提供する。
本開示の別の態様は、出力ノードペアで制御（controlled）発振周波数を有する信号を生成する装置であって、第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタと、第１相補型トランジスタ及び前記第２相補型トランジスタと、前記第１及び前記第２相補型トランジスタのドレインが前記出力ノードペアに結合され、前記第１相補型トランジスタの前記ゲートが第２ＡＣ結合（カップリング）キャパシタを介して前記第２相補型トランジスタの前記ドレインにＡＣ結合（カップリング）され、前記第２相補型トランジスタの前記ゲートが、第１ＡＣ結合（カップリング）キャパシタを介して前記第１相補型トランジスタの前記ドレインにＡＣ結合（カップリング）される、を具備する装置を提供する。
本開示の更なる別の態様は、出力ノードペアで制御（controlled）発振周波数を有する信号を生成する装置であって、第１トランジスタと前記第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、第１相補型トランジスタと第２相補型トランジスタと、前記第１、第２相補型トランジスタの前記ドレインが前記出力ノードペアに結合され、前記第１及び第２相補型トランジスタの前記ゲートに結合される第３インダクタと、前記第３インダクタは前記第２インダクタと磁気結合される、を具備する装置を提供する。
本開示の更なる別の態様は、発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、前記発振器は、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタを更に具備し、前記方法は、前記第１インダクタに前記第２インダクタを磁気結合させることと、前記第１インダクタを介して前記第１及び第２トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、交差結合（クロスカップル）された相補型トランジスタペアの前記ドレインでの前記信号を前記出力ノードペアに結合させることとを具備する方法を提供する。
本開示の更なる別の態様は、発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、前記発振器は、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタを更に具備し、前記第２インダクタを前記第１インダクタに磁気結合させることと、前記第１インダクタを介して前記第１及び第２トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、ＡＣ結合（カップリング）キャパシタを介して相補型トランジスタペアの前記ゲートでの前記信号を前記出力ノードペアに結合させることと、前記相補型トランジスタペアの前記ドレインでの前記信号を前記出力ノードペアに結合させることと、前記相補型トランジスタペアの各々の前記ドレインは、前記ＡＣ結合（カップリング）キャパシタを介して他方の相補型トランジスタの前記ゲートに結合され、前記相補型トランジスタペアの前記ゲートでの前記信号をバイアスに結合させることと、を具備する方法。
本開示の更なる別の態様は、発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、前記発振器は、第１相補型トランジスタ及び第２相補型トランジスタを更に具備し、前記第１及び第２相補型トランジスタペアの前記ドレインは前記出力ノードペアに結合され、前記発振器は、前記相補型トランジスタの前記ゲートに結合される第３インダクタを更に具備し、前記第１インダクタに前記第２インダクタを磁気結合させることと、前記第２インダクタに前記第３インダクタを磁気結合させることと、前記第１インダクタを介して前記第１及び第２トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、前記第３インダクタを介して前記第１及び第２相補型トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、を具備する方法を提供する。
本開示の更なる別の態様は、発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、前記第２インダクタを前記第１インダクタに磁気結合させることと、前記第１及び第２トランジスタの前記ゲートに結合される選択可能なキャパシタバンクを構成することによって発振周波数を制御することと、を具備する方法を提供する。
本開示の更なる別の態様は、出力ノードペアで、制御（controlled）発振周波数を有する信号を生成する装置であって、第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、前記出力ノードペアに結合される負抵抗を生成する手段と、前記手段は、第１及び第２相補型トランジスタを具備し、発振周波数を選択する手段と、を具備する装置を提供する。
本開示の更なる別の態様は、無線通信装置であって、前記装置は、ＴＸ ＬＯ信号生成器と、少なくとも１つのベースバンドＴＸ増幅器と、前記ＴＸ ＬＯ信号生成器及び前記少なくとも１つのベースバンドＴＸ増幅器に結合されるアップコンバータと、前記アップコンバータの前記出力に結合されるＴＸフィルタと、前記ＴＸフィルタに結合されるパワーアンプ（ＰＡ）と、ＲＸ ＬＯ信号生成器と、ＲＸフィルタと、前記ＲＸ ＬＯ信号生成器及び前記ＲＸフィルタに結合されるダウンコンバータと、前記ＲＸフィルタに結合される低雑音増幅器（ＬＮＡ）と、前記ＰＡ及び前記ＬＮＡに結合される送受信切替器と、ミキサに結合される出力ノードペアを有する発振器を具備するＴＸ ＬＯ及びＲＸ ＬＯ信号生成器のうちの少なくとも１つとを具備し、前記発振器は、第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタと、前記出力ノードペアに結合される交差結合（クロスカップル）された相補型トランジスタペアとを具備する無線通信装置を提供する。
本開示の更なる別の態様は、無線通信装置であって、前記装置は、ＴＸ ＬＯ信号生成器と、少なくとも１つのベースバンドＴＸ増幅器と、前記ＴＸ ＬＯ信号生成器及び前記少なくとも１つのベースバンドＴＸ増幅器に結合されるアップコンバータと、前記アップコンバータの前記出力に結合されるＴＸフィルタと、前記ＴＸフィルタに結合されるパワーアンプ（ＰＡ）と、ＲＸ ＬＯ信号生成器と、ＲＸフィルタと、前記ＲＸ ＬＯ信号生成器及び前記ＲＸフィルタに結合されるダウンコンバータと、前記ＲＸフィルタに結合される低雑音増幅器（ＬＮＡ）と、前記ＰＡ及び前記ＬＮＡに結合される送受信切替器と、ミキサに結合される出力ノードペアを有する発振器を具備するＴＸ ＬＯ及びＲＸ ＬＯ信号生成器のうちの少なくとも１つとを具備し、前記発振器は、第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、第１相補型トランジスタと第２相補型トランジスタと、前記第１、第２相補型トランジスタの前記ドレインは、前記出力ノードペアに結合され、前記第１及び第２相補型トランジスタの前記ゲートに結合される第３インダクタと、前記第３インダクタは、前記第２インダクタと磁気結合される、を具備する無線通信装置を提供する。
図１は、ＣＭＯＳ交差結合（クロスカップル）されたＶＣＯの従来の実装を示す。 図２は、他の従来技術であるＣＭＯＳ ＶＣＯを示す。 図３は、本開示に従ったＣＭＯＳ ＶＣＯの一実施形態を示す。 図４は、本開示に従ったＣＭＯＳ ＶＣＯの代替的な一実施形態を示す。 図５は、本開示に従ったＣＭＯＳ ＶＣＯの代替的な一実施形態を示し、３つの相互結合されたインダクタを備える。 図５Ａは、図５におけるＣＭＯＳ ＶＣＯにバイアスするためのコモンモードフィードバック（ＣＭＦＢ）バイアススキームの一実施形態を示す。 図６は、本開示に従ったＣＭＯＳ ＶＣＯの代替的な一実施形態を示し、キャパシタの切替可能なバンクがＰＭＯＳペアのゲートに設けられる。 図７は、図３に示される１つのようなＣＭＯＳ ＶＣＯを利用する方法の一実施形態を示す。 図７Ａは、図４に示される１つのようなＣＭＯＳ ＶＣＯを利用する方法の一実施形態を示す。 図７Ｂは、図５に示される１つのようなＣＭＯＳ ＶＣＯを利用する方法の一実施形態を示す。 図７Ｃは、図６に示される１つのようなＣＭＯＳ ＶＣＯを利用する方法の一実施形態を示す。 図８は、本開示の技術が導入される無線通信装置の設計のブロック図を示す。
添付した図面と共に以下説明される詳細な説明は、本発明の実施形態の詳細として意図されるものであり、本発明が実施され得る唯一の実施形態を示していることを意図してはいない。この詳細な説明全体を通して使用される“典型的には”という用語は、以下“一例として、事例、または例示”を意味し、他の実施形態よりも好ましく、また優れている、のように必ずしも解釈すべきではない。詳細な説明は、本発明の実施形態を十分に理解させるためを目的とした具体的な詳細を含む。本発明の実施形態を、当業者が、具体的な詳細なしで実施し得ることは明白である。複数の例において、周知な構造や装置は、本明細書で説明する実施形態において新規なものを不明確にすることから避けるためブロック図として示される。
図１は、ＣＭＯＳ交差結合（クロスカップル）ペアのＶＣＯ１００の従来装置を示す。図１において、インダクタンスＬ及びキャパシタンスＣによってＬＣタンクが形成され、その出力端ＯＵＴ１、ＯＵＴ２によってＤＣ交差結合（クロスカップル）されたＮＭＯＳペアＮ１、Ｎ２及びＤＣ交差結合（クロスカップル）されたＰＭＯＳペアＰ１、Ｐ２に結合される出力ノードのペアが形成される。当業者であれば、交差結合（クロスカップル）されたＮＭＯＳ及びＰＭＯＳペアは、負抵抗として機能し、ＬＣタンクの両端の電圧をタンクの共振周波数で発振させることを認識しているだろう。
ＶＣＯの装置では、そのタンクの共振周波数を制御するため、キャパシタンスＣは周波数を粗く調整するための切替可能な（図示せぬ）キャパシタバンク及び／又は周波数を微調整するための可変容量ダイオード（varactor）を含み得る。DCO装置では、Cを構成する（図示せぬ）複数のデジタル的に選択可能なキャパシタを選択的に有効とすることによって周波数微調整が遂行され得る。
従来のＣＭＯＳ ＶＣＯ１００の不利点の１つに、ＤＣ交差結合（クロスカップル）されたトランジスタペアＮ１、Ｎ２及びＰ１、Ｐ２によって必要とされる比較的大きな電圧ヘッドルームがある。特に動作中、ＰＭＯＳトランジスタＰ１、Ｐ２は最小のゲートターンオン電圧Ｖｏｎ_Ｐを必要とし、一方ＮＭＯＳトランジスタＮ１、Ｎ２も同様に最小のゲートターンオン電圧Ｖｏｎ_Ｎを必要とする。各々のトランジスタのゲートは、ペアのうち他方のトランジスタのドレインとＤＣ交差結合（クロスカップル）されるので、トランジスタのＤＣバイアス電圧は電源ＶＤＤからの利用可能な合計ヘッドルームであるＶｏｎ_Ｐ＋Ｖｏｎ_Ｎの合計を消費する。低電圧電源ＶＤＤが使用されるとき、これによって、回路の発振を生じるために通常必要とされる始動利得（start-up gain）のための十分な電圧マージンが得られないだろう。
図２は、他の従来技術ＣＭＯＳ ＶＣＯ２００を示す。図２において、トランジスタＰ１、Ｐ２のゲートには、抵抗素子ＲＰ１、ＲＰ２のそれぞれを用いることで電圧Ｖｂｉａｓ_Ｐによって別々にＤＣバイアスが印加される。一方で、トランジスタＮ１、Ｎ２には、抵抗素子ＲＮ１、ＲＮ２のそれぞれを用いることで電圧Ｖｂｉａｓ_Ｎによって別々にＤＣバイアスが印加される。加えて、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲートは、ＡＣ結合（カップリング）キャパシタＡＣ２、ＡＣ１、ＡＣ３、ＡＣ４のそれぞれを用いて、容量的にペアのうち他方のトランジスタのドレインと交差結合（クロスカップル）される。各々のトランジスタのドレインはペアのうち他方のトランジスタのゲートから分離されているので、そのドレイン−ソース電圧とは独立して、各々のトランジスタのゲート−ソース電圧を印加することが可能である。
図３は本開示に従ったＣＭＯＳ ＶＣＯ３００の典型的な一実施形態を示す。図３において、２つのインダクタＬ１、Ｌ２が設けられる。Ｌ１は、Ｐ１、Ｐ２のゲートに結合され、これに対し、Ｌ２はタンクインダクタンスとして設けられる。実施形態に示すように、Ｌ１とＬ２とが相互磁気結合され（mutually magnetically coupled）、つまり、インダクタンスＬ１、Ｌ２が集合して変圧器を構成する。インダクタＬ１、Ｌ２間に示す双方の矢印に留意すべきであり、また図面において他は、素子間の相互磁気結合が指し示すことを例示するように意図されていることに留意すべきである。Ｌ１、Ｌ２間の相互結合は、出力ノードＯＵＴ２、ＯＵＴ１における信号電圧をそれぞれＰ１、Ｐ２のゲートに結合させる。Ｐ１、Ｐ２にＤＣバイアスを印加するため、インダクタＬ１はＶｂｉａｓ_Ｐで（だけ）取り出される（Ｐ１、Ｐ２にＤＣバイアスを印加するため、インダクタＬ１からバイアス電圧Ｖｂｉａｓ_Ｐが引き出される）。例えば、中心から取り出される。ＤＣ交差結合（クロスカップル）されたＮＭＯＳペアＮ１、Ｎ２が更に出力に結合される。
当業者であれば、インダクタＬ１及びＬ２間の相互磁気結合によって負抵抗が、ＤＣ又はＰ１、Ｐ２のドレインとゲート間との容量性交差結合（クロスカップリング）の接続なしで効果的に作り出されることを認識しているだろう。
典型的な一実施形態において、Ｌ１及びＬ２間の適切な結合係数は、例えば用いられる半導体工程技術に基づいた選択（chosen）設計パラメータとなり得る。典型的な値は例えば、０．５、０．３または０．２となり得る。これらの値は、例示を目的として与えられ、明示的に与えられたあらゆる特定の値に本開示の範囲を制限することを意図してはいないことに留意するべきである。
動作周波数がおよそ５ＧＨｚである典型的な一実施形態では、Ｌ２は０．４５ｎＨのインダクタンスを有し、Ｌ１は１．５ｎＨのインダクタンスを有し得る。
典型的な一実施形態において、Ｌ２、すなわちタンクインダクタンスは比較的高いＱ（つまり、クオリティファクタ）を有し得る。これに対し、Ｌ１はＬ２よりも低いＱを有し得る。
当業者であれば、例えばインターワインディング（interwinding）インダクタ、積層インダクタなどの集積回路工程において導入する変圧器についてさまざまな技術が存在するということを認識するだろう。あらゆるそのような変圧器は、本開示の範囲内にあるべきと思慮される。
当業者であれば、Ｌ１は図示するように単一のインダクタとして実施され、又は２以上の連続して結合された構成インダクタとして実施され得ることを認識するだろう。そのような別の典型的な実施形態は、本開示の範囲内とされるべきと思慮される。
典型的な実施形態は、以下ＶＣＯを参照しつつ記述するが、本開示の技術はＤＣＯの設計に対しても同様に容易に適用出来うることに留意するべきである。そのような別の典型的な実施形態は、本開示の範囲内とされるべきと思慮される。
図７は図３でのＶＣＯ３００のようなＣＭＯＳ ＶＣＯを利用した方法７００の典型的な一実施形態を示す。以下説明される方法は単に例示を目的としたものであり、本開示の範囲を、開示されたあらゆる特定方法に限定することを意図はしていないことに留意するべきである。
ステップ７１０で、Ｌ１はＬ２と磁気結合される。
ステップ７２０で、ＰＭＯＳペアのゲートでの信号が、インダクタＬ１を介してバイアス電圧に結合される。
ステップ７３０で、交差結合（クロスカップル）されたＮＭＯＳペアのドレインでの信号が、ＶＣＯの出力ノードＯＵＴ１、ＯＵＴ２に結合される。
以下記述するある典型的な実施形態は、ＤＣすなわちＰＭＯＳインダクタ結合（カップル）ペアと容量的に交差結合（クロスカップル）されたＮＭＯＳペアを示すが、当業者であれば、ＤＣすなわちＮＭＯＳインダクタ結合（カップル）ペアと容量的に交差結合（クロスカップル）がなされたＰＭＯＳペアを備える（図示せぬ）代替的な典型的実施形態を容易に見出し得ることに留意すべきである。そのような代替的な典型的実施形態は、本開示の範囲内とすべきであると思慮される。
更に、この明細書とクレームとにおいて、“相補型の（complementary）”という用語は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の関係を示すために用いられ得ることに留意すべきである。例えば、ＮＭＯＳペアと相補型のトランジスタペアはＰＭＯＳペアであり、逆もまた同様である。
図４は、本開示に従ったＣＭＯＳ ＶＣＯ４００の代替的な典型的実施形態を示す。前述したようなタンクインダクタンスＬ２と磁気結合されるインダクタＬ１を用いることでＰＭＯＳトランジスタＰ１、Ｐ２のゲートが結合され、ＮＭＯＳトランジスタＮ１、Ｎ２も容量的に交差結合（クロスカップル）される。ＶＣＯ４００でのＮＭＯＳトランジスタＮ１、Ｎ２は、有利にＤＣ交差結合（クロスカップル）されたＮＭＯＳトランジスタペアよりも低い電圧ヘッドルームを消費する。
図７Ａは、図４においてＶＣＯ４００のようなＣＭＯＳ ＶＣＯを利用する方法７００Ａの典型的な実施形態を示す。
ステップ７１０Ａで、Ｌ１はＬ２と磁気結合される。
ステップ７２０Ａで、ＰＭＯＳペアのゲートでの信号がインダクタＬ１を介してバイアスに結合される。
ステップ７３０Ａで、ＮＭＯＳペアのゲートでの信号がＡＣ結合（カップリング）キャパシタを介して、ＶＣＯ出力ノードＯＵＴ２、ＯＵＴ１に結合される。
ステップ７４０Ａで、ＮＭＯＳペアのドレインでの信号がＶＣＯ出力ノードＯＵＴ１、ＯＵＴ２に結合される。
ステップ７５０Ａで、ＮＭＯＳペアのゲートでの信号がバイアスに結合される。
図５は、本開示に従ったＣＭＯＳ ＶＣＯ５００の代替的な典型的実施形態を示す。ＶＣＯ５００では、相互磁気結合された３つのインダクタＬ１、Ｌ２、Ｌ３を備える変圧器が設けられる。当業者であれば、そのような変圧器がＣＭＯＳ技術、ＣＭＯＳ技術とパッケージ金属層との組み合わせ、又はパッケージ金属層のみを用いることで直接導入され得ることを認識するだろう。インダクタＬ１、Ｌ２は、ＶＣＯ４００におけるＬ１、Ｌ２についての記述と同様に機能する。インダクタＬ１、Ｌ２と相互磁気結合されるインダクタＬ３は、Ｎ１、Ｎ２のゲートに出力ノードＯＵＴ２、ＯＵＴ１での電圧をそれぞれ結合させる。トランジスタＮ１、Ｎ２にバイアスするため、インダクタＬ３は、バイアス電圧Ｖｂｉａｓ_Ｎで（だけ）引き出される（トランジスタＮ１、Ｎ２にバイアスするため、インダクタＬ３からバイアス電圧Ｖｂｉａｓ_Ｎが引き出される）。例えば、中心から引き出される。
図７Ｂは図５におけるＶＣＯ５００のようなＣＭＯＳ ＶＣＯを用いる方法７００Ｂの典型的な一実施形態を示す。
ステップ７１０Ｂで、Ｌ２はＬ１と磁気結合される。
ステップ７２０Ｂで、Ｌ３はＬ２と磁気結合される。
ステップ７３０Ｂで、ＰＭＯＳペアのゲートでの信号がＬ１を介してバイアスに結合される。
ステップ７４０Ｂで、ＮＭＯＳペアのゲートでの信号がＬ３を介してバイアスに結合される。
図５ＡはＶＣＯ５００におけるトランジスタＰ１、Ｐ２にバイアスするためのコモンモードフィードバック（ＣＭＦＢ：common-mode feedback）バイアススキームの典型的な一実施形態を示す。そのバイアススキームは、単なる例示的な目的のために示され、本開示の範囲をあらゆる特定のバイアススキームに限定することを意図はしていないことに留意すべきである。図５Ａにおいて、差動増幅ＣＯＭＰはＯＵＴ２での電圧をセンスし、参照電圧ＶＤＤ／２に近いＯＵＴ２をもたらすためＰ１、Ｐ２のゲートバイアスを調整する。
図６は、本開示に従ったＣＭＯＳ ＶＣＯ６００の代替的な典型的実施形態を示す。タンクキャパシタンスＣ１はそれらドレインよりもむしろＰＭＯＳトランジスタＰ１、Ｐ２のゲートに結合される。
ＶＣＯの典型的な一実施形態において、キャパシタンスＣ１は周波数を粗く調整するためのキャパシタの切替可能なバンク及び周波数を微調整するためのアナログ−デジタル制御された可変容量ダイオード素子を含み得る。（図示せぬ）代替的な典型的実施形態において、キャパシタンスＣ１は、周波数を粗く調整するための切替可能なキャパシタのバンクのみを含み得る。これに対し、周波数微調整のための（図示せぬ）分離した可変容量ダイオード素子はＰＭＯＳトランジスタＰ１、Ｐ２のドレインに結合され得る。
（図示せぬ）ＤＣＯの更なる代替的な典型的実施形態において、可変容量ダイオード素子は容易に複数の切替可能なキャパシタによって置き換えられ得る。そのような代替的な典型的実施形態は、本開示の範囲内であるべきと思慮される。
ＶＣＯ６００の典型的な一実施形態において、インダクタＬ１の線質係数ＱはインダクタＬ２のＱよりも高くなり得る。例えば、Ｌ１のＱが１５から２５に変動し得るのに対し、Ｌ２のＱは４または５となり得る。典型的なＱ値は、単に例示のために与えられ、本開示の範囲を限定することを意図するものではない。
図７Ｃは、図６におけるＶＣＯのようなＣＭＯＳ ＶＣＯを用いた方法７００の典型的な一実施形態を示す。
ステップ７１０Ｃで、Ｌ１は、Ｌ３に磁気結合されるＬ２に磁気結合される。
ステップ７２０Ｃで、ＶＣＯ発振周波数がＰＭＯＳペアのゲートに結合される選択可能なキャパシタのバンクを設定することによって調整される。
当業者であれば、ＰＭＯＳトランジスタペアを構成するため本明細書にて記述した全技術は、ＮＭＯＳトランジスタペアを構成するため、同等に適用可能であることを認識しているだろう。例えば、図３において記述したＶＣＯ３００のトポロジに照らすと、当業者であれば、（図示せぬ）ＶＣＯ３００の形態を容易に見出し得る。交差結合（クロスカップル）されるＰＭＯＳペアが設けられ、タンク（tank）インダクタンスは第２ＮＭＯＳトランジスタのゲートを備える第１ＮＭＯＳトランジスタのゲートに接続されるインダクタンスに磁気結合される。同様に図４、図５、図６で開示した回路接続に適用する。そのような代替的な典型的実施形態は、本開示の範囲内とすべきであると思慮される。
当業者であれば、本開示の典型的な実施形態は、ＭＯＳトランジスタ（つまり、ＭＯＳＦＥＴ）を参照しつつ記述しているが、本開示の技術はＭＯＳＦＥＴに基づいた設計に限定する必要はなく、バイポーラ接続トランジスタ（又はＢＪＴ）及び他の３端子相互コンダクタンス装置を用いる（図示せぬ）代替的な典型的実施形態に容易に適用し得ることを認識するだろう。例えば、（図示せぬ）典型的な実施形態において、記述されたあらゆるＶＣＯがＭＯＳＦＥＴよりもむしろＢＪＴを利用し得る。その時、図示するようにＢＪＴのコレクタ、ベース、エミッタは図示されるＭＯＳＦＥＴのそれぞれドレイン、ゲート、ソースのために結合する。更に、特に断りのない限り、本明細書とクレームにおいて、“drain”、“gate”、“source”という用語は、ＢＪＴのような別の３端子相互コンダクタンス装置の対応ノードだけでなく、ＭＯＳＦＥＴに関係するそれらの用語の従来の意味も包括し得る。回路の当業者であれば、一致は明白である。
図８は、本開示の技術が導入され得る無線通信装置８００の設計ブロック図を示す。図８に示す設計において、無線装置８００は、トランシーバ８２０とデータ及びプログラムコードを保持するためのメモリ８１２を有するデータプロセッサ８１０とを含む。トランシーバ８２０は、双方向の通信をサポートする送信器８３０及び受信器８５０を含む。一般的に、無線装置８００は、複数の通信システム及び周波数帯に対して複数の送信器及び複数の受信器を含み得る。
送信器又は受信器は、スーパーへテロダインアーキテクチュア又は直接変換アーキテクチュアで履行され得る。スーパーへテロダインアーキテクチュアでは、信号は、受信器のために、例えばあるステージでＲＦから中間周波数（ＩＦ）へ、そして別のステージでＩＦからベースバンドへのように、複数のステージにおいて無線周波数とベースバンドとの間で変換された周波数である。直接変換アーキテクチュアでは、信号は、あるステージでＲＦとベースバンドとの間で変換される周波数である。スーパーへテロダイン及び直接変換アーキテクチュアは、異なる回路ブロックを使用し、及び／又は異なる要件を有する。図８に示す設計では、送信器８３０及び受信器８５０は直接変換アーキテクチュアで履行される。
送信経路では、データプロセッサ８１０が送信されるべきデータを処理し、Ｉ及びＱアナログ出力信号を送信器８３０に供給する。送信器８３０内で、前のデジタル−アナログ変換によって生じる不要な虚像を除去するためローパスフィルタ８３２ａ及び８３２ｂがそれぞれＩ及びＱアナログ出力信号をフィルタ処理する。増幅器（Amp）８３４ａ及び８３４ｂはローパスフィルタ８３２ａ及び８３２ｂからの信号をそれぞれ増幅し、Ｉ及びＱベースバンド信号を供給する。アップコンバータ８４０はＴＸ ＬＯ信号生成器８７０からのＩ及びＱ送信（ＴＸ）局部発振（ＬＯ）信号でＩ及びＱベースバンド信号をアップコンバートし、アップコンバートした信号を供給する。フィルタ８４２は、受信周波数帯域内の雑音と同様に周波数アップコンバージョンによって生じた不要な虚像（image）を除去するためにそのアップコンバートされた信号をフィルタ処理する。電力増幅（ＰＡ）８４４は、所望の出力電力レベルを得るためにフィルタ８４２からの信号を増幅し、送信ＲＦ信号を供給する。送信ＲＦ信号は送受切替器又はスイッチ８４６を通って伝送され、アンテナ８４８を介して送信される。
受信経路では、アンテナ８４８が基地局から送信された信号を受信し、送受切替器又はスイッチ８４６を通って伝送され、低雑音増幅器（ＬＮＡ）８５２に供給される受信（received）ＲＦ信号を供給する。受信（received）ＲＦ信号は、ＬＮＡ８５２によって増幅され、所望のＲＦ入力信号を得るためにフィルタ８５４によってフィルタ処理がなされる。ダウンコンバータ８６０は、ＲＸＬＯ信号生成器８８０からのＩ及びＱ受信（ＲＸ）ＬＯ信号でＲＦ入力信号をダウンコンバートし、Ｉ及びＱベースバンド信号を供給する。Ｉ及びＱベースバンド信号は増幅器８６２ａ及び８６２ｂによって増幅され、更にデータプロセッサ８１０に供給されるＩ及びＱアナログ入力信号を得るためにローパスフィルタ８６４ａ及び８６４ｂによってフィルタ処理がなされる。
ＴＸ ＬＯ信号生成器８７０は、周波数のアップコンバージョンで使用されるＩ及びＱＴＸ ＬＯ信号を生成する。ＲＸ ＬＯ信号生成器８８０は、周波数のダウンコンバージョンのために使用されるＩ及びＱＲＸ ＬＯ信号を生成する。各々のＬＯ信号は特定の基本周波数を有する周期的な信号である。ＰＬＬ８７２は、データプロセッサ８１０から時間情報を受信し、ＬＯ信号生成器８７０からのＴＸ ＬＯ信号の周波数及び／又は位相を調整するために用いられる制御信号を生成する。同様に、ＰＬＬ８８２はデータプロセッサ８１０から時間情報を受信し、ＬＯ信号生成器８８０からのＲＸ ＬＯ信号の周波数及び／又は位相を調整するために用いられる制御信号を生成する。
図８は、典型的なトランシーバの設計図を示す。一般的に、送信器及び受信器での信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１以上のステージによって実行される。これら回路ブロックは、図８に示される構成とは異なった設計とされ得る。更に図８における図示せぬ別の回路ブロックは、送信器及び受信器での信号を調整するためにも使用され得る。図８における、ある回路ブロックも省略され得る。トランシーバ８２０の全部又はその一部は１以上のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣｓ）、混合（mixed）信号ＩＣなどで履行される。
ＬＯ信号生成器８７０及び８８０の各々は、クロック信号を受信する周波数分周器を含み、分割出力信号を供給する。クロック信号は、電圧制御オシレータ（ＶＣＯ）又はある別の型のオシレータによって生成され得る。クロック信号はＶＣＯ信号、オシレータ信号などとしても呼ばれる。あらゆるケースにおいて周波数分周器から差動出力信号を得ることは望ましいとされ得る。本開示の技術は、無線通信装置８００におけるＶＣＯのような設計に容易に適用され得る。
本明細書とクレームにおいて、１つの素子が他の素子に“に接続された”又は“に結合された”として引用される時、他の素子に直接接続され、または途中で設けられる素子を介して結合され得ると理解されるだろう。その一方で、素子が他の素子に“直接接続される”又は“直接結合する”として引用される時、途中に介入する素子は無い。
当業者であれば、情報や信号が、あらゆるさまざまな異なる科学技術や技術で使用されることで表されうることを理解するだろう。例えば、上記記載の至る所で参照され得る、例えば、データ、指示、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界又は磁性粒子、光学場又は光粒子、またはそれら任意の組み合わせによって表されうる。
当業者であれば、本明細書において開示された典型的な実施形態に関連して記載された様々な実例となる論理ブロック、モジュール、回路、及びアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、又はこれらの組み合わせとして実装され得ることを、更に理解するだろう。ハードウェア及びソフトウェアのこの互換性を明白に例示するため、さまざまな実例となるコンポーネント、ブロック、モジュール、回路、及びステップは、それら機能性の点から一般的に上述され得る。そのような機能目的が、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアとの組み合わせとして実装されたとしても、全体のシステムに課される、特定のアプリケーション及び設計における制限に依存する。当業者は、各々の特定のアプリケーションに関して、変化した方法で記述された機能目的を実装され得るが、そのような実装の判断は、本願発明の典型的な実施形態の範囲から逸脱させるような解釈をするべきではない。
開示された典型的な実施形態に関連して本明細書で述べた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア部品、またはその任意の組合せによって実装または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。
開示された典型的な実施形態に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）、フラッシュメモリ、Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（ＥＰＲＯＭ）、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形の任意の記録媒体に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読出し、そして記録媒体へ情報を書込むことが出来るように、プロセッサへ結合され得る。これに代るものでは、記録媒体は、プロセッサへ一体化されても良い。プロセッサ及び記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、ユーザ端末においてディスクリート部品としてあっても良い。
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含み得る。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを扱いまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、ディジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
開示された典型的な実施形態の上記説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これら典型的な実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲及び精神から逸脱することなく、その他の典型的な実施形態に適用され得る。よって、本発明は、本明細書に示された典型的な実施形態に限定することを意図したものではないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]出力ノードペアで、制御（controlled）発振周波数を有する信号を生成する装置であって、
第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、
前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、
前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタと、
前記出力ノードペアに結合されたＤＣ交差結合（クロスカップル）された相補型トランジスタペアと
を具備する装置。
[２]前記第１及び第２トランジスタはＰＭＯＳトランジスタであり、前記交差結合された相補型トランジスタペアは、交差結合されたＮＭＯＳペアを具備する前記[１]の装置。
[３]前記第１及び第２トランジスタはＮＭＯＳトランジスタであり、前記交差結合された相補型トランジスタペアは、交差結合されたＰＭＯＳペアを具備する前記[１]の装置。
[４]前記第１インダクタは、バイアス電圧によって引き出される（tapped）前記[１]の装置。
[５]前記第１インダクタは、結合ポイントで互いに結合された直列接続された第１及び第２構成（constituent）インダクタを具備し、前記結合ポイントは更にバイアス電圧に結合される前記[１]の装置。
[６]前記キャパシタは、周波数を粗く調整するための選択可能なキャパシタバンク、及び周波数を微調整するためのアナログ−デジタル制御（controlled）可変容量ダイオードを具備する前記[１]の装置。
[７]前記キャパシタは、周波数を粗く調整するための選択可能なキャパシタバンク、及び周波数を微調整するための選択可能なキャパシタバンクを具備する前記[１]の装置。
[８]出力ノードペアで制御（controlled）発振周波数を有する信号を生成する装置であって、
第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、
前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、
前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタと、
第１相補型トランジスタ及び前記第２相補型トランジスタと、前記第１及び前記第２相補型トランジスタのドレインが前記出力ノードペアに結合され、前記第１相補型トランジスタの前記ゲートが第２ＡＣ結合（カップリング）キャパシタを介して前記第２相補型トランジスタの前記ドレインにＡＣ結合（カップリング）され、前記第２相補型トランジスタの前記ゲートが、第１ＡＣ結合（カップリング）キャパシタを介して前記第１相補型トランジスタの前記ドレインにＡＣ結合（カップリング）される、
を具備する装置。
[９]前記第１及び第２トランジスタはＰＭＯＳトランジスタであり、前記第１及び第２相補型トランジスタはＮＭＯＳトランジスタである前記[８]の装置。
[１０]前記第１及び第２相補型トランジスタの前記ゲートは抵抗素子を介してバイアス電圧に結合される前記[８]記載の装置。
[１１]出力ノードペアで制御（controlled）発振周波数を有する信号を生成する装置であって、
第１トランジスタと前記第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、
前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、
第１相補型トランジスタと第２相補型トランジスタと、前記第１、第２相補型トランジスタの前記ドレインが前記出力ノードペアに結合され、
前記第１及び第２相補型トランジスタの前記ゲートに結合される第３インダクタと、前記第３インダクタは前記第２インダクタと磁気結合される、
を具備する装置。
[１２]更に、前記出力ノードペアに結合される選択可能なキャパシタンスを具備する前記[１１]の装置。
[１３]前記キャパシタは、周波数を粗く調整するための選択可能なキャパシタバンク、及び周波数を微調整するためのアナログ−デジタル制御（controlled）可変容量ダイオードを具備する前記[１２]の装置。
[１４]更に、前記第１及び第２トランジスタの前記ゲートに結合される選択可能なキャパシタバンクを具備する前記[１１]の装置。
[１５]更にコモンモードフィードバック回路を具備し、前記第１及び第３インダクタの少なくとも１つが、前記コモンモードフィードバック回路の出力によって引き出される前記[１１]の装置。
[１６]第１及び第３インダクタの少なくとも１つが、結合ポイントで互いに結合される一組の第１及び第２構成インダクタを具備し、
前記結合ポイントは更にバイアス電圧に結合される前記[１１]の装置。
[１７]発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、
前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、
前記発振器は、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタを更に具備し、前記方法は、
前記第１インダクタに前記第２インダクタを磁気結合させることと、
前記第１インダクタを介して前記第１及び第２トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、
交差結合（クロスカップル）された相補型トランジスタペアの前記ドレインでの前記信号を前記出力ノードペアに結合させることと
を具備する方法。
[１８]発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、
前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、
前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、
前記発振器は、前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタを更に具備し、
前記第２インダクタを前記第１インダクタに磁気結合させることと、
前記第１インダクタを介して前記第１及び第２トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、
ＡＣ結合（カップリング）キャパシタを介して相補型トランジスタペアの前記ゲートでの前記信号を前記出力ノードペアに結合させることと、
前記相補型トランジスタペアの前記ドレインでの前記信号を前記出力ノードペアに結合させることと、前記相補型トランジスタペアの各々の前記ドレインは、前記ＡＣ結合（カップリング）キャパシタを介して他方の相補型トランジスタの前記ゲートに結合され、
前記相補型トランジスタペアの前記ゲートでの前記信号をバイアスに結合させることと
を具備する方法。
[１９]発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、
前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、
前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、
前記発振器は、第１相補型トランジスタ及び第２相補型トランジスタを更に具備し、
前記第１及び第２相補型トランジスタペアの前記ドレインは前記出力ノードペアに結合され、
前記発振器は、前記相補型トランジスタの前記ゲートに結合される第３インダクタを更に具備し、
前記第１インダクタに前記第２インダクタを磁気結合させることと、
前記第２インダクタに前記第３インダクタを磁気結合させることと、
前記第１インダクタを介して前記第１及び第２トランジスタの前記ゲートでの前記信号をバイアスに結合させることと、
前記第３インダクタを介して前記第１及び第２相補型トランジスタの前記ゲートでの前記信号をバイアスに結合させることと
を具備する方法。
[２０]発振器内の出力ノードペアで、制御発振周波数を有する信号を生成する方法であって、
前記発振器は、第１トランジスタと前記第２トランジスタとを具備し、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記発振器は、前記第１及び第２トランジスタの前記ゲートに結合される第１インダクタを更に具備し、
前記発振器は、前記出力ノードペアに結合される第２インダクタを更に具備し、
前記第２インダクタを前記第１インダクタに磁気結合させることと、
前記第１及び第２トランジスタの前記ゲートに結合される選択可能なキャパシタバンクを構成することによって発振周波数を制御することと
を具備する方法。
[２１]出力ノードペアで、制御（controlled）発振周波数を有する信号を生成する装置であって、
第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、
前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、
前記出力ノードペアに結合される負抵抗を生成する手段と、前記手段は、第１及び第２相補型トランジスタを具備し、
発振周波数を選択する手段と
を具備する装置。
[２２]無線通信装置であって、前記装置は、
ＴＸ ＬＯ信号生成器と、少なくとも１つのベースバンドＴＸ増幅器と、前記ＴＸ ＬＯ信号生成器及び前記少なくとも１つのベースバンドＴＸ増幅器に結合されるアップコンバータと、前記アップコンバータの前記出力に結合されるＴＸフィルタと、前記ＴＸフィルタに結合されるパワーアンプ（ＰＡ）と、ＲＸ ＬＯ信号生成器と、ＲＸフィルタと、前記ＲＸ ＬＯ信号生成器及び前記ＲＸフィルタに結合されるダウンコンバータと、前記ＲＸフィルタに結合される低雑音増幅器（ＬＮＡ）と、前記ＰＡ及び前記ＬＮＡに結合される送受信切替器と、ミキサに結合される出力ノードペアを有する発振器を具備するＴＸ ＬＯ及びＲＸ ＬＯ信号生成器のうちの少なくとも１つと
を具備し、
前記発振器は、
第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、
前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、
前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタと、
前記出力ノードペアに結合される交差結合（クロスカップル）された相補型トランジスタペアと
を具備する無線通信装置。
[２３]無線通信装置であって、前記装置は、
ＴＸ ＬＯ信号生成器と、少なくとも１つのベースバンドＴＸ増幅器と、前記ＴＸ ＬＯ信号生成器及び前記少なくとも１つのベースバンドＴＸ増幅器に結合されるアップコンバータと、前記アップコンバータの前記出力に結合されるＴＸフィルタと、前記ＴＸフィルタに結合されるパワーアンプ（ＰＡ）と、ＲＸ ＬＯ信号生成器と、ＲＸフィルタと、前記ＲＸ ＬＯ信号生成器及び前記ＲＸフィルタに結合されるダウンコンバータと、前記ＲＸフィルタに結合される低雑音増幅器（ＬＮＡ）と、前記ＰＡ及び前記ＬＮＡに結合される送受信切替器と、ミキサに結合される出力ノードペアを有する発振器を具備するＴＸ ＬＯ及びＲＸ ＬＯ信号生成器のうちの少なくとも１つと
を具備し、
前記発振器は、
第１トランジスタ及び第２トランジスタと、前記第１、第２トランジスタの前記ドレインは前記出力ノードペアに結合され、
前記第１及び第２トランジスタの前記ゲートに結合された第１インダクタと、
前記出力ノードペアに結合される第２インダクタと、前記第２インダクタは前記第１インダクタと磁気結合され、
第１相補型トランジスタと第２相補型トランジスタと、前記第１、第２相補型トランジスタの前記ドレインは、前記出力ノードペアに結合され、
前記第１及び第２相補型トランジスタの前記ゲートに結合される第３インダクタと、前記第３インダクタは、前記第２インダクタと磁気結合される、
を具備する無線通信装置。
[２４]前記出力ノードペアに結合される選択可能なキャパシタンスを有するキャパシタを更に具備する前記[２３]の装置。
[２５]前記キャパシタは、周波数を粗く調整するための選択可能なキャパシタバンク、及び周波数を微調整するためのアナログ−デジタル制御（controlled）可変容量ダイオードを具備する前記[２４]の装置。
[２６]前記第１及び第２トランジスタの前記ゲートに結合される選択可能なキャパシタバンクを更に具備する前記[２３]の装置。
[２７]更にコモンモードフィードバック回路を具備し、前記第１及び第３インダクタの少なくとも１つが、前記コモンモードフィードバック回路の出力によって引き出される前記[２３]の装置。

Claims (22)

  1. 出力ノードペアにおいて、制御された発振周波数を有する信号を生成する装置であって、
    第１トランジスタ及び第２トランジスタと、ここで、前記第１トランジスタのドレインは前記出力ノードペアの第１ノードに結合され、前記第２トランジスタのドレインは前記出力ノードペアの第２ノードに結合される、
    前記第１トランジスタのゲート及び前記第２トランジスタのゲートに結合された第１インダクタと、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合された第２インダクタと、ここで、前記第２インダクタは前記第１インダクタに磁気結合される、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合されたキャパシタと、
    第３トランジスタ及び第４トランジスタと、ここで、前記第３トランジスタのドレインは前記出力ノードペアの第２ノードに結合され、前記第４トランジスタのドレインは前記出力ノードペアの第１ノードに結合され、前記第３トランジスタのゲートは前記出力ノードペアの第１ノードに結合され、前記第４トランジスタのゲートは前記出力ノードペアの第２ノードに結合される、
    を具備する、装置。
  2. 前記第１トランジスタ及び前記第２トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１の装置。
  3. 前記第１トランジスタ及び前記第２トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項１の装置。
  4. 前記第１インダクタは、バイアス電圧によってタップされる、請求項１の装置。
  5. 前記キャパシタは、周波数を粗く調整するためのキャパシタの第１の選択可能なバンク、及び周波数を微調整するためのキャパシタの第２の選択可能なバンクを具備する、請求項１の装置。
  6. 発振器の出力ノードペアにおいて、制御された発振周波数を有する信号を生成する方法であって、
    前記発振器は、
    第１トランジスタ及び第２トランジスタと、ここで、前記第１トランジスタのドレインは前記出力ノードペアの第１ノードに結合され、前記第２トランジスタのドレインは前記出力ノードペアの第２ノードに結合される、
    前記第１トランジスタのゲート及び前記第２トランジスタのゲートに結合された第１インダクタと、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合された第２インダクタと、ここで、前記第２インダクタは前記第１インダクタに磁気結合される、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合されたキャパシタと、
    第３トランジスタ及び第４トランジスタと、ここで、前記第３トランジスタのドレインは前記出力ノードペアの第２ノードに結合され、前記第４トランジスタのドレインは前記出力ノードペアの第１ノードに結合され、前記第３トランジスタのゲートは前記出力ノードペアの第１ノードに結合され、前記第４トランジスタのゲートは前記出力ノードペアの第２ノードに結合される、
    を具備し、
    前記方法は、
    前記第２インダクタを前記第１インダクタに磁気結合させることと、
    前記第１トランジスタのゲート及び前記第２トランジスタのゲートにおける信号を前記第１インダクタを介してバイアスに結合させることと、
    前記第３トランジスタのドレイン及び前記第４トランジスタのドレインにおける信号を前記出力ノードペアに結合させることと、
    を具備する、方法。
  7. 前記第１トランジスタ及び前記第２トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項６の方法。
  8. 前記第１トランジスタ及び前記第２トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項６の方法。
  9. 前記第１インダクタは、バイアス電圧によってタップされる、請求項６の方法。
  10. 前記キャパシタは、周波数を粗く調整するためのキャパシタの第１の選択可能なバンク、及び周波数を微調整するためのキャパシタの第２の選択可能なバンクを具備する、請求項６の方法。
  11. 出力ノードペアにおいて、制御された発振周波数を有する信号を生成する装置であって、
    第１トランジスタ及び第２トランジスタと、ここで、前記第１トランジスタのドレインは前記出力ノードペアの第１ノードに結合され、前記第２トランジスタのドレインは前記出力ノードペアの第２ノードに結合される、
    前記第１トランジスタのゲート及び前記第２トランジスタのゲートに結合された第１インダクタと、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合された第２インダクタと、ここで、前記第２インダクタは前記第１インダクタに磁気結合される、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合された第１キャパシタと、
    第３トランジスタ及び第４トランジスタと、ここで、前記第３トランジスタのドレインは前記出力ノードペアの第２ノードに結合され、前記第４トランジスタのドレインは前記出力ノードペアの第１ノードに結合される、
    第２キャパシタ及び第３キャパシタと、ここで、前記第２キャパシタは前記出力ノードペアの第１ノード及び第３トランジスタのゲートに結合され、前記第３キャパシタは前記出力ノードペアの第２ノード及び前記第４トランジスタのゲートに結合される、
    第１抵抗及び第２抵抗と、ここで、前記第１抵抗は前記第３トランジスタのゲート及びバイアス電圧に結合され、前記第２抵抗は前記第４トランジスタのゲート及び前記バイアス電圧に結合される、
    を具備する、装置。
  12. 前記第１トランジスタ及び前記第２トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１１の装置。
  13. 前記第１トランジスタ及び前記第２トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項１１の装置。
  14. 前記第１インダクタは、バイアス電圧によってタップされる、請求項１１の装置。
  15. 前記第１キャパシタは、周波数を粗く調整するためのキャパシタの第１の選択可能なバンク、及び周波数を微調整するためのキャパシタの第２の選択可能なバンクを具備する、請求項１１の装置。
  16. 前記第２キャパシタ及び前記第３キャパシタは、ＡＣ結合キャパシタである、請求項１１の装置。
  17. 発振器の出力ノードペアにおいて、制御された発振周波数を有する信号を生成する方法であって、
    前記発振器は、
    第１トランジスタ及び第２トランジスタと、ここで、前記第１トランジスタのドレインは前記出力ノードペアの第１ノードに結合され、前記第２トランジスタのドレインは前記出力ノードペアの第２ノードに結合される、
    前記第１トランジスタのゲート及び前記第２トランジスタのゲートに結合された第１インダクタと、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合された第２インダクタと、ここで、前記第２インダクタは前記第１インダクタに磁気結合される、
    前記出力ノードペアの第１ノード及び前記出力ノードペアの第２ノードに結合された第１キャパシタと、
    第３トランジスタ及び第４トランジスタと、ここで、前記第３トランジスタのドレインは前記出力ノードペアの第２ノードに結合され、前記第４トランジスタのドレインは前記出力ノードペアの第１ノードに結合される、
    第２キャパシタ及び第３キャパシタと、ここで、前記第２キャパシタは前記出力ノードペアの第１ノード及び第３トランジスタのゲートに結合され、前記第３キャパシタは前記出力ノードペアの第２ノード及び前記第４トランジスタのゲートに結合される、
    第１抵抗及び第２抵抗と、ここで、前記第１抵抗は前記第３トランジスタのゲート及びバイアス電圧に結合され、前記第２抵抗は前記第４トランジスタのゲート及び前記バイアス電圧に結合される、
    を具備し、
    前記方法は、
    前記第２インダクタを前記第１インダクタに磁気結合させることと、
    前記第１トランジスタのゲート及び前記第２トランジスタのゲートにおける信号を前記第１インダクタを介してバイアスに結合させることと、
    前記第３トランジスタのドレイン及び前記第４トランジスタのドレインにおける信号を前記出力ノードペアに結合させることと、
    前記第３トランジスタのゲート及び前記第４トランジスタのゲートにおける信号を前記第１抵抗及び前記第２抵抗を介してバイアスに結合させることと、
    を具備する、方法。
  18. 前記第１トランジスタ及び前記第２トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１７の方法。
  19. 前記第１トランジスタ及び前記第２トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項１７の方法。
  20. 前記第１インダクタは、バイアス電圧によってタップされる、請求項１７の方法。
  21. 前記第１キャパシタは、周波数を粗く調整するためのキャパシタの第１の選択可能なバンク、及び周波数を微調整するためのキャパシタの第２の選択可能なバンクを具備する、請求項１７の方法。
  22. 前記第２キャパシタ及び前記第３キャパシタは、ＡＣ結合キャパシタである、請求項１７の方法。
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