JP7141841B2

JP7141841B2 - 分周器入力回路及びｐｌｌ回路

Info

Publication number: JP7141841B2
Application number: JP2018067595A
Authority: JP
Inventors: 光則諸星; 雅之辻田
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2018-03-30
Filing date: 2018-03-30
Publication date: 2022-09-26
Anticipated expiration: 2038-03-30
Also published as: JP2019180000A

Description

本開示は、分周器を備えるＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ－Ｌｏｏｐ）回路に関する。

近年、無線通信に利用する周波数が高くなる傾向にあり、ＰＬＬ回路の電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ－Ｃｏｎｔｒｏｌｌｅｄ－Ｏｓｃｉｌｌａｔｏｒ）の出力周波数も高周波となってきた。このような高周波用ＰＬＬの場合、基準周波数を高くした方が性能的には有利であるが、基準信号源に水晶発振器等を使用すると周波数が高い程コストアップになる。このため、高周波用ＰＬＬは、通常、ＶＣＯ出力周波数を周波数分周器で基準周波数まで分周している。このような高周波用ＰＬＬの周波数分周器として、ＣＭＬ（Ｃｕｒｒｅｎｔ－Ｍｏｄｅ－Ｌｏｇｉｃ）型分周器や注入同期型分周器（ＩＬＦＤ：Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ－Ｆｒｅｑｕｅｎｃｙ－Ｄｉｖｉｄｅｒ）が知られている（例えば、特許文献１及び２を参照。）。

特許第５９３８４６６号特開２０１７－０３８３３０号公報国際公開ＷＯ２０１７／０８５９４２特開平０５－１５２９３９号公報

ＩＬＦＤには、出力が注入信号に同期するためそのノイズが注入信号を分周した値となり、ＩＬＦＤ自体のノイズを無視できる利点がある。しかし、ロックレンジが狭く、且つロックレンジがプロセスばらつきや温度変動の影響を受けるので、ＩＬＦＤにはキャリブレーションが必須である。高周波用ＰＬＬでは他にＶＣＯのキャリブレーションも必須であり、ＰＬＬにＩＬＦＤを採用すると計２回のキャリブレーションを行う必要がある。高速近接無線では、高速のキャリブレーションが要求されるためキャリブレーションが必要な回路の増加は望ましくない。

一方、ＣＭＬ型分周器にはキャリブレーションが不要であり、ＶＣＯのキャリブレーションのみでＰＬＬを駆動できるため、高速近接無線では有利である。しかし、ＣＭＬ型分周器には次のような課題がある。ＣＭＬ型分周器の入力は一般的なトポロジーではトランジスタのゲートである。このため、ＶＣＯ出力周波数が低いときはＶＣＯ出力から見た分周器入力インピーダンスは高い。しかし、ＶＣＯ出力周波数が高くなるとＶＣＯから分周器までの位相回転を無視できなくなり、ＶＣＯ出力から見た分周器入力インピーダンスが低くなり、その結果、ＶＣＯの出力振幅（つまり、分周器入力振幅）が小さくなる。ＣＭＬ型分周器は、入力振幅が大きい程、動作周波数範囲が広いので、入力振幅の低下は動作周波数範囲を狭めることになる。

分周器への入力振幅の低下を避けるため、図１のような手法がある。この手法は、出力インピーダンスがＣＭＬ型分周器１２の入力インピーダンスより十分低いバッファアンプ１５をＶＣＯ１１の出力（Ｔ１、Ｔ２）に設けている。しかし、バッファアンプ１５の出力インピーダンスを分周器１２の入力インピーダンスより十分小さくするためには、バッファアンプ１５が有するトランジスタ数（バッファサイズ）を大きくする必要がある。このため、図１の手法には消費電力が大きくなるという課題がある。

そこで、分周器への入力振幅の低下を避けるための他の手法として図２の手法がある。この手法は、ＶＣＯ１１のインダクタ２１を利用し、これに他のインダクタ２２をカップリングさせるカプラ２３を配置してＶＣＯ出力を取り出す。この手法の場合、ＣＭＬ型分周器１２の基準電流源２７のノイズがカプラ２３を介してＶＣＯ１１に結合してＶＣＯの位相雑音を劣化させることがある。そこで、この手法は、ＶＣＯ１１の位相雑音劣化を防止するために、図２のように当該ノイズを除去するＤＣカット容量ＣをＶＣＯ１１と分周器１２の間（カプラ２３の結合インダクタ２２と分周器１２の入力端との間）に配置する。

しかし、図２の手法には図３で示す課題がある。図３（Ａ）は、図２の回路を簡易的に記載した回路図である。図３（Ｂ）は、図３（Ａ）の等価回路である。つまり、図３（Ｂ）に記載する数式のように、分周器１２の入力振幅Ｖ１は、ＤＣカット容量ＣとＣＭＬ型分周器の入力ゲートの対地寄生容量Ｃ’及びＤＣカット容量の電極の対地寄生容量Ｃｇの和２Ｃ’の和Ｃｇ+２Ｃ’との容量比でＶＣＯ出力Ｖ０から低下する。ここで、入力ゲートの対地寄生容量Ｃ’の値はＣＭＬ型分周器入力のトランジスタサイズに比例する。通常ＣＭＬの動作周波数を高くするために、トランジスタサイズを大きくして電流を増やすので入力ゲートの対地寄生容量Ｃ’の値も大きくなる（容量比は小さくなる）。しかし、容量比を大きくしようとＤＣカット容量Ｃを大きくしても、ＤＣカット容量の電極に付属する対グランド寄生容量Ｃｇも大きくなり、容量比を大きくすることは難しい。このように、図２のような手法には周波数が高くなると容量比の関係で分周器１２の入力振幅Ｖ１を大きくすることが困難という課題がある。

そこで、本発明は、上記課題を解決するために、ＶＣＯの出力が高周波でも分周器への入力振幅の低下を避けることができ、且つ低消費電力の分周器入力回路、及びＰＬＬ回路を提供することを目的とする。

上記目的を達成するために、本発明に係る分周器入力回路は、ＶＣＯ出力をカプラを利用して取り出し、ＤＣカット容量を介さずに分周器へ直結するとともに、分周器の基準電流源をＶＣＯセル近傍に配置し、ローパスフィルタで基準電流源のノイズを除去した後、ＶＣＯのカプラのセンタータップに給電することとした。

具体的には、本発明に係る分周器入力回路は、ＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ－Ｌｏｏｐ）回路が備える電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ－Ｃｏｎｔｒｏｌｌｅｄ－Ｏｓｃｉｌｌａｔｏｒ）の出力を前記ＰＬＬ回路が備える分周器に入力する分周器入力回路であって、
相互誘導により前記ＶＣＯのインダクタに発生する出力電圧が結合される結合インダクタを有し、前記結合インダクタの両端に発生する電圧を容量を介さずに直接前記分周器に入力するカプラと、
抵抗器と容量とで構成され、基準電流源の基準電流で発生させた電圧をバイアス電圧として前記カプラの前記結合インダクタのセンタータップへ給電するローパスフィルタと、
を備えることを特徴とする。

本分周器入力回路は、カプラを利用してＶＣＯの出力を取り出しており、ＶＣＯ出力の周波数がＣＭＬ型分周器の入力インピーダンスの変化の影響を受けにくく、消費電力の大きいバッファアンプが不要である。そして、本分周器入力回路は、ローパスフィルタで基準電流源からのノイズを遮断しているため、分周器の入力にＤＣカット容量を接続する必要がない。このため、図３で説明したＤＣカット容量とＣＭＬ型分周器の入力ゲートの対地寄生容量との容量比で分周器入力振幅が低下する恐れもない。従って、本発明は、ＶＣＯの出力が高周波でも分周器への入力振幅の低下を避けることができ、且つ低消費電力の分周器入力回路を提供することができる。さらに、ＶＣＯの出力を低下させずにＣＭＬ型分周器へ入力することができるのでＣＭＬ型分周器の動作周波数範囲を広げることができる。

本発明に係る分周器入力回路の前記ローパスフィルタは、カットオフ周波数が前記ＰＬＬ回路の帯域幅より低く、前記バイアス電圧が所望の時間内で立ち上がる時定数を有することが好ましい。

また、本発明に係るＰＬＬ回路は、前記分周器入力回路を備え、前記分周器入力回路が前記ＶＣＯの出力をＣＭＬ（Ｃｕｒｒｅｎｔ－Ｍｏｄｅ－Ｌｏｇｉｃ）型である前記分周器に入力することを特徴とする。本ＰＬＬ回路は、前記分周器入力回路を備えるため、ＶＣＯの出力が高周波でも分周器への入力振幅の低下を避けることができ、且つ低消費電力を実現できる。さらに、前記分周器入力回路がＶＣＯの出力の振幅を低下させずＣＭＬ型分周器の動作周波数範囲を広げたのでＩＬＦＤを使用せずに済む。つまり、本ＰＬＬ回路は、分周器のキャリブレーションが不要であるので、高速近接無線への使用に適している。

本発明は、ＶＣＯの出力が高周波でも分周器への入力振幅の低下を避けることができ、且つ低消費電力の分周器入力回路、及びＰＬＬ回路を提供することができる。

本発明に関連するＰＬＬ回路を説明する図である。本発明に関連するＰＬＬ回路を説明する図である。ＤＣカット容量を使用した時の課題を説明する図である。本発明に係るＰＬＬ回路を説明する図である。ＰＬＬ回路の出力ノイズを説明する図である。ＰＬＬ回路の出力ノイズを説明する図である。本発明に係るＰＬＬ回路を説明する図である。

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

図７は、本実施形態のＰＬＬ回路を説明する図である。ＰＦＤは位相比較器（ＰｈａｓｅＦｒｅｑｕｅｎｃｙＤｅｔｅｃｔｏｒ）である。ＣＰはチャージポンプ（ＣｈａｒｇｅＰｕｍｐ）である。ＬＰＦはローパスフィルタ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）である。１／Ｎは周波数分周器（ＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ）である。
図４は、本実施形態のＰＬＬ回路が備える機能のうち、ＶＣＯ１１、ＣＭＬ型分周器１２及び分周器入力回路１３を説明する図である。本ＰＬＬ回路は、分周器入力回路１３がＶＣＯ１１の出力をＣＭＬ型分周器１２に入力する。ＶＣＯ１１はＬＣ型であり、その動作については、例えば、特許文献３に記載される。ＣＭＬ型分周器１２の動作については、例えば、特許文献４に記載される。

分周器入力回路１３は、
相互誘導によりＶＣＯ１１のインダクタ２１に発生する出力電圧が結合される結合インダクタ２２を有し、結合インダクタ２２の両端に発生する電圧を容量を介さずに直接分周器１２に入力するカプラ２３と、
抵抗器２５と容量２６とで構成され、基準電流源２７の基準電流で発生させた電圧Ｖ_ＧＳ１をバイアス電圧Ｖ_ＢＩＡＳとしてカプラ２３の結合インダクタ２２のセンタータップ２８へ給電するローパスフィルタ２９と、
を備える。

カプラ２３は、インダクタ２１と結合インダクタ２２とで構成され、結合インダクタ２２の中心に接続するセンタータップ２８を有する。インダクタ２１はＶＣＯ１１の出力端子間を接続しており、インダクタ２１に電流が流れることで相互誘導により結合インダクタ２２にＶＣＯ１１の出力電圧が発生する。

カプラ２３は、結合インダクタ２２に発生したＶＣＯ１１の出力電圧を直接ＣＭＬ型分周器１２に入力する。本ＰＬＬ回路は、図２のＰＬＬ回路と異なり、ＤＣカット容量Ｃを介さずに結合インダクタ２２とＣＭＬ型分周器１２の入力端とを接続していることを特徴とする。このため、本ＰＬＬ回路は、図２で説明したＤＣカット容量ＣとＣＭＬ型分周器１２の入力ゲートの対地寄生容量Ｃ’との容量比で分周器１２への入力信号の振幅が低下するという課題を解決できる。

一方、ＤＣカット容量Ｃの廃止は、基準電流源２７のノイズがカプラ２３を介してＶＣＯ１１に結合し、ＶＣＯ１１の位相雑音を劣化させることになる。そこで、本ＰＬＬ回路は、基準電流源２７の出力をローパスフィルタ２９に入力し、ローパスフィルタ２９でノイズ除去を行った後にカプラ２３のセンタータップ２８に入力することとした。ローパスフィルタ２９が基準電流に含まれるノイズを除去するため、ＤＣカット容量Ｃを廃してもＶＣＯ１１にノイズが結合することはなくＶＣＯ１１の位相雑音の劣化はない。

ローパスフィルタ２９は、カットオフ周波数がＰＬＬ回路の帯域幅より低く、バイアス電圧Ｖ_ＢＩＡＳが所望の時間内で立ち上がる時定数τを有するように抵抗器２５と容量２６の値を決める。

時定数τの決定手法を説明する。図５と図６は、ローパスフィルタ２９の時定数τの違いによるＰＬＬ回路の出力に含まれるノイズの違いを説明する図である。図５はローパスフィルタ２９の時定数τが大きい場合、図６は、ローパスフィルタ２９の時定数τが小さくＰＬＬ回路の帯域幅の上限とカットオフ周波数が一致する場合である。

図５、図６ともに、（Ａ）はＰＦＤとＣＰの合成ノイズレベル、（Ｂ）はＶＣＯ１１のノイズレベル（実線）及びＶＣＯ１１と基準電流源２７の合成ノイズレベル（破線）、（Ｃ）はＰＦＤとＣＰの合成ノイズの伝達関数、（Ｄ）はＶＣＯ１１のノイズの伝達関数、（Ｅ）はＰＬＬ回路の出力におけるＰＦＤとＣＰの合成ノイズレベル、（Ｆ）はＰＬＬ回路の出力におけるＶＣＯ１１のノイズレベル（実線）及びＶＣＯ１１と基準電流源２７の合成ノイズレベル（破線）、（Ｇ）はＰＬＬ回路の出力のノイズレベルを説明している。

図５及び図６の（Ｃ）と（Ｄ）のように、ＰＬＬ回路の帯域幅の上限は、ＰＬＬ回路の出力において、位相周波数比較器ＰＦＤとチャージポンプＣＰ雑音との合成雑音とＶＣＯ雑音とが等しくなる周波数５２に設定する。

ローパスフィルタ２９の時定数τは、抵抗器２５の抵抗値Ｒと容量２６の容量値Ｃの積ＲＣで表され、カットオフ周波数は、１／（２πＲＣ）で表される。図５及び図６の（Ｂ）のように、ローパスフィルタ２９は基準電流源２７のノイズのうちカットオフ周波数より高い周波数のノイズを低減し、カットオフ周波数より低い周波数のノイズを透過する。図６（Ｂ）のようにローパスフィルタ２９のカットオフ周波数を高くすると（図６ではカットオフ周波数とＰＬＬ回路の帯域上限とが一致）、分周器１２へ伝達する基準電流源２７のノイズの周波数領域が広がり（図６（Ｆ））、ＰＬＬ回路の出力のノイズ成分が増加する（図６（Ｇ））。一方、図５（Ｂ）のようにローパスフィルタ２９のカットオフ周波数を低くすると、分周器１２へ伝達する基準電流源２７のノイズの周波数範囲が狭まり（図６（Ｆ））、ＰＬＬ回路の出力のノイズ成分が低減する（図６（Ｇ））。このように、ＰＬＬ回路の帯域幅の上限よりローパスフィルタ２９のカットオフ周波数を低く、すなわち時定数τを大きく設定することで、基準電流源２７のノイズ起因のＶＣＯ位相雑音劣化はＰＬＬ出力の雑音に影響しなくなる。

一方、ローパスフィルタ２９のカットオフ周波数を下げるために時定数τを大きくすれば過渡応答時間を無視できなくなり、分周器１２へのバイアス電圧を所望時に印加又は除去できなくなる。図４で説明する。基準電流源２７の出力Ｉｒｅｆで電圧Ｖ_ＧＳ１を発生させるが、ローパスフィルタ２９を配置するとその時定数により電圧Ｖ_ＧＳ１がバイアス電圧Ｖ_ＢＩＡＳとしてセンタータップ２８に印加されるまで、そしてバイアス電圧Ｖ_ＢＩＡＳがゼロになるまでには時間を要する。つまり、時定数τが大きいと「基準電流源２７をＯＮしてからバイアス電圧Ｖ_ＢＩＡＳが立ち上がるまでの時間」ないし「基準電流源２７をＯＦＦしてからバイアス電圧Ｖ_ＢＩＡＳが立ち下がる時間」が長くなる。バイアス電圧Ｖ_ＢＩＡＳは分周器１２の入力ゲートに印加される電圧Ｖ_ＧＳ２なので、バイアス電圧Ｖ_ＢＩＡＳのオンオフの遅延は分周器１２の動作遅延を発生させることになる。

本ＰＬＬ回路は高速近接無線などの高速大容量通信に適用される。例えば、人が自動改札を通る時間などのように高速近接無線では通信相手との通信時間が限られている。このため、時定数τが大きくバイアス電圧Ｖ_ＢＩＡＳの立ち上がりが遅いと通信に使える時間が短くなり、通信できるデータ量が制限される。また、電源回路や基準電流源をＯＮしている時間が長くなり、消費電力が大きくなる。このように、ノイズ低減と通信量や消費電力とはトレードオフの関係にあり、双方の規格を満たすようにローパスフィルタ２９の時定数を定める必要がある。

（効果）
本実施形態のＰＬＬ回路には次のような効果がある。
（１）分周器の入力が低インピーダンスになる高周波でも、ＶＣＯから分周器に高い振幅で信号を伝達できる。
（２）ローパスフィルタの利用で分周器基準電流源のノイズがＶＣＯに伝達しないのでＣＭＬ型分周器を利用できる。
（３）ＤＣカット容量が無いため、分周器入力ゲートの対地寄生容量との容量値比でＶＣＯから分周器への入力振幅が減衰しないため動作周波数範囲を広げることができる。
（４）ＩＬＦＤを使用しないため分周器のキャリブレーションが不要となり、高速近接無線等の用途で有利である。

１１：ＶＣＯ（電圧制御発振器）
１２：ＣＭＬ型分周器
１３：分周器入力回路
１５：バッファアンプ
２１：インダクタ
２２：結合インダクタ
２３：カプラ
２５：抵抗器
２６：容量
２７：基準電流源
２８：センタータップ
２９：積分器
５１：カットオフ周波数
５２：ＰＬＬ回路の帯域幅の上限

Claims

ＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ－Ｌｏｏｐ）回路が備える電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ－Ｃｏｎｔｒｏｌｌｅｄ－Ｏｓｃｉｌｌａｔｏｒ）の出力を前記ＰＬＬ回路が備える分周器に入力する分周器入力回路であって、
相互誘導により、前記ＶＣＯの出力端子に接続されるインダクタに発生する出力電圧が結合される結合インダクタを有し、前記結合インダクタの両端に発生する電圧を容量を介さずに直接前記分周器に入力するカプラと、
抵抗器と容量とで構成され、基準電流源の基準電流で発生させた電圧をバイアス電圧として前記カプラの前記結合インダクタのセンタータップへ給電するローパスフィルタと、
を備えることを特徴とする分周器入力回路。
前記ローパスフィルタは、カットオフ周波数が前記ＰＬＬ回路の帯域幅より低く、前記バイアス電圧が所望の時間内で立ち上がる時定数を有することを特徴とする請求項１に記載の分周器入力回路。
請求項１に記載の分周器入力回路を備え、前記分周器入力回路が前記ＶＣＯの出力をＣＭＬ（Ｃｕｒｒｅｎｔ－Ｍｏｄｅ－Ｌｏｇｉｃ）型である前記分周器に入力することを特徴とするＰＬＬ回路。