KR20110132603A - 트랜스포머 기반의 cmos 발진기들 - Google Patents

트랜스포머 기반의 cmos 발진기들 Download PDF

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Abstract

저 전압 파워 서플라이들과 동작가능한 트랜스포머 기반의 CMOS 발진기들을 제공하기 위한 기법들이 기재된다. 예시적인 실시예에서, LC 탱크는 트랜지스터 쌍의 드레인들에서 제공되고, LC 탱크의 인덕턴스는 트랜지스터 쌍의 게이트들 사이의 인덕턴스에 상호 자기적으로 연결된다. 개별적인 상보형 트랜지스터 쌍은 또한 LC 탱크에 연결된다. 추가적 예시적인 실시예는 트랜지스터 쌍의 게이트들에서 LC 탱크 뿐만 아니라 탱크 인덕턴스 사이에서의 3-방식(three-way) 연결에 대하여, 트랜지스터 쌍의 게이트들 사이에서의 인덕턴스 및 상보형 트랜지스터 쌍의 게이트들 사이에서의 인덕턴스를 제공한다.

Description

트랜스포머 기반의 CMOS 발진기들{TRANSFORMER-BASED CMOS OSCILLATORS}
본 개시는 집적 회로 설계에 관한 것으로, 보다 상세하게는, 제어가능한 발진 주파수들을 갖는 트랜스포머(transformer) 기반의 CMOS 발진기들의 설계에 관한 것이다.
본 출원은 미국 출원번호가 제12/363,911호이고, 발명의 명칭이 "Integrated Voltage-Controlled Oscillator Circuits"이며, 출원일이 2009년 2월 2일이고, 본 출원의 양수인에게 양도되며, 전체 내용이 여기에 참조로 포함되는 미국 가출원에 관련된다.
전압-제어 발진기(VCO)들 및 디지털 제어 발진기(DCO)들은 제어 신호에 의해 결정되는 발진 주파수를 갖는 신호를 생성하는 데 사용된다. VCO에서는 제어 신호의 미세 튜닝(fine tuning) 컴포넌트가 아날로그 제어 전압을 사용하여 특정되는 한편, DCO에서는 제어 신호의 미세 튜닝 컴포넌트가 디지털 제어 신호를 사용하여 특정된다. 휴대용 통신 디바이스들과 같은 전자 디바이스들에서 전력을 절약하기 위해서, VCO들 및 DCO들은 점점 더 낮은 전압 레벨들을 갖는 파워 서플라이들과 동작하도록 설계된다.
하나의 선행 기술의 발진기 회로 설계에서, 가변 커패시턴스를 갖는 LC 탱크는 적어도 하나의 교차-결합(cross-couple)된 트랜지스터 쌍에 연결된다. 교차-결합된 트랜지스터 쌍은 LC 탱크에 걸친 전압으로 하여금 탱크 공진 주파수에서 발진하게 하는 음의 저항으로 기능을 한다. 선행 기술의 발진기 설계들에서, 트랜지스터 드레인들은 트랜지스터 게이트들에 직접 DC 교차-결합될 수 있다. 이러한 DC 교차-결합은 드레인-소스 전압이 트랜지스터들의 게이트-소스 턴-온(gate-source turn-on) 전압과 동일하게 생성되기 때문에 저 전압 파워 서플라이로부터 이용가능한 전압 헤드룸(headroom)을 감소시킨다. NMOS 및 PMOS 교차-결합된 쌍 모두가 제공되는 CMOS 교차-결합 쌍 발진기 설계에서, 전압 서플라이는 NMOS 게이트-소스 턴-온 전압 및 PMOS 게이트-소스 턴-온 전압 모두를 공급하여야 한다.
저 위상 잡음과 같은 다른 발진기 설계 기준을 적당하게 충족하면서, 저 전압 파워 서플라이로부터 이용가능한 전압 헤드룸을 더 효율적으로 이용하는 발진기 설계에 대한 기법들을 제공하는 것이 바람직할 것이다.
본 개시의 양상은 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치를 제공하며, 상기 장치는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터; 상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터; 상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터; 및 상기 한 쌍의 출력 노드들에 연결되는 DC 교차-결합(cross-couple)된 상보형 트랜지스터 쌍을 포함한다.
본 개시의 다른 양상은 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치를 제공하며, 상기 장치는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터; 상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터; 상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터; 및 제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터를 포함하고, 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결되고, 상기 제 1 상보형 트랜지스터의 게이트는 제 2 AC-결합 커패시터를 통해 상기 제 2 상보형 트랜지스터의 드레인에 AC-결합되고, 상기 제 2 상보형 트랜지스터의 게이트는 제 1 AC-결합 커패시터를 통해 상기 제 1 상보형 트랜지스터의 드레인에 AC-결합된다.
본 개시의 다른 양상은 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치를 제공하며, 상기 장치는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터; 상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터; 제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터 ― 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 및 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들에 연결되며, 상기 제 2 인덕터에 자기적으로 연결되는 제 3 인덕터를 포함한다.
본 개시의 다른 양상은 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법을 제공하며, 상기 발진기는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며; 상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고; 그리고 상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터를 더 포함하며, 상기 방법은 상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들의 신호들을 상기 제 1 인덕터를 통해 바이어스에 연결시키는 단계; 및 교차-결합된 상보형 트랜지스터 쌍의 드레인들의 신호들을 상기 한 쌍의 출력 노드들에 연결시키는 단계를 포함한다.
본 개시의 다른 양상은 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법을 제공하며, 상기 발진기는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며; 상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고; 그리고 상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터를 더 포함하며, 상기 방법은 상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들의 신호들을 상기 제 1 인덕터를 통해 바이어스에 연결시키는 단계; 상보형 트랜지스터 쌍의 게이트들의 신호들을 AC 결합 커패시터들을 통해 상기 한 쌍의 출력 노드들에 연결시키는 단계; 상기 상보형 트랜지스터 쌍의 드레인들의 신호들을 상기 한 쌍의 출력 노드들에 연결시키는 단계 ― 상기 상보형 트랜지스터 각각의 드레인은 상기 AC 결합 커패시터들 중 하나를 통해 다른 하나의 상보형 트랜지스터의 게이트에 연결됨 ― ; 및 상기 상보형 트랜지스터 쌍의 게이트들의 신호들을 바이어스에 연결시키는 단계를 포함한다.
본 개시의 다른 양상은 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법을 제공하며, 상기 발진기는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며; 상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고; 제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터 ― 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― 를 더 포함하며; 그리고 상기 상보형 트랜지스터들의 게이트들에 연결되는 제 3 인덕터를 더 포함하고, 상기 방법은 상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계; 상기 제 2 인덕터에 상기 제 3 인덕터를 자기적으로 연결시키는 단계; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들의 신호들을 상기 제 1 인덕터를 통해 바이어스에 연결시키는 단계; 및 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들의 신호들을 상기 제 3 인덕터를 통해 바이어스에 연결시키는 단계를 포함한다.
본 개시의 다른 양상은 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법을 제공하며, 상기 발진기는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며; 그리고 상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고, 상기 방법은 상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계; 및 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 커패시터들의 선택가능한 뱅크를 구성함으로써 상기 발진 주파수를 제어하는 단계를 포함한다.
본 개시의 다른 양상은 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치를 제공하며, 상기 장치는 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터; 상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터; 제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터를 포함하고, 상기 한 쌍의 출력 노드들에 연결되는 음의 저항을 생성하기 위한 수단; 및 상기 발진 주파수를 선택하기 위한 수단을 포함한다.
본 개시의 다른 양상은 무선 통신을 위한 디바이스를 제공하며, 상기 디바이스는 TX LO 신호 생성기, 적어도 하나의 기저대역 TX 증폭기, 상기 TX LO 신호 생성기 및 상기 적어도 하나의 기저대역 TX 증폭기에 연결되는 상향 변환기, 상기 상향 변환기의 출력부에 연결되는 TX 필터, 상기 TX 필터에 연결되는 전력 증폭기(PA), RX LO 신호 생성기, RX 필터, 상기 RX LO 신호 생성기 및 상기 RX 필터에 연결되는 하향 변환기, 상기 RX 필터에 연결되는 저-잡음 증폭기(LNA), 및 상기 PA 및 상기 LNA에 연결되는 듀플렉서를 포함하고, 상기 TX LO 신호 생성기 및 상기 RX LO 신호 생성기 중 적어도 하나는 믹서에 연결되는 한 쌍의 출력 노드들을 갖는 발진기를 포함하고, 상기 발진기는, 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터; 상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터; 상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터; 및 상기 한 쌍의 출력 노드들에 연결되는 교차-결합된 상보형 트랜지스터 쌍을 포함한다.
본 개시의 다른 양상은 무선 통신을 위한 디바이스를 제공하며, 상기 디바이스는 TX LO 신호 생성기, 적어도 하나의 기저대역 TX 증폭기, 상기 TX LO 신호 생성기 및 상기 적어도 하나의 기저대역 TX 증폭기에 연결되는 상향 변환기, 상기 상향 변환기의 출력부에 연결되는 TX 필터, 상기 TX 필터에 연결되는 전력 증폭기(PA), RX LO 신호 생성기, RX 필터, 상기 RX LO 신호 생성기 및 상기 RX 필터에 연결되는 하향 변환기, 상기 RX 필터에 연결되는 저-잡음 증폭기(LNA), 및 상기 PA 및 상기 LNA에 연결되는 듀플렉서를 포함하고, 상기 TX LO 신호 생성기 및 상기 RX LO 신호 생성기 중 적어도 하나는 믹서에 연결되는 한 쌍의 출력 노드들을 갖는 발진기를 포함하고, 상기 발진기는, 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터; 상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터; 제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터 ― 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 및 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들에 연결되며, 상기 제 2 인덕터에 자기적으로 연결되는 제 3 인덕터를 포함한다.
도 1은 CMOS 교차-결합된 VCO에 대한 선행 기술의 구현예를 예시한다.
도 2는 다른 선행 기술의 CMOS VCO를 예시한다.
도 3은 본 개시에 따른 CMOS VCO의 예시적인 실시예를 예시한다.
도 4는 본 개시에 따른 CMOS VCO의 대안적 예시적인 실시예를 예시한다.
도 5는 3개의 상호 연결되는 인덕터들이 제공되는 본 개시에 따른 CMOS VCO의 대안적 예시적인 실시예를 예시한다.
도 5a는 도 5에서 CMOS VCO를 바이어싱하기 위한 공통-모드 피드백(CMFB) 바이어싱 방식의 예시적인 실시예를 예시한다.
도 6은 커패시터들의 스위칭가능한 뱅크가 PMOS 쌍의 게이트에서 제공되는 본 개시에 따른 CMOS VCO의 대안적 예시적인 실시예를 예시한다.
도 7은 도 3에 도시되는 CMOS VCO와 같은 CMOS VCO를 이용하는 방법의 예시적인 실시예를 예시한다.
도 7a는 도 4에 도시되는 CMOS VCO와 같은 CMOS VCO를 이용하는 방법의 예시적인 실시예를 예시한다.
도 7b는 도 5에 도시되는 CMOS VCO와 같은 CMOS VCO를 이용하는 방법의 예시적인 실시예를 예시한다.
도 7c는 도 6에 도시되는 CMOS VCO와 같은 CMOS VCO를 이용하는 방법의 예시적인 실시예를 예시한다.
도 8은 본 개시의 기법들이 구현될 수 있는 무선 통신 디바이스의 설계 블록 다이어그램을 예시한다.
첨부된 도면들과 관련하여 아래에서 설명되는 상세한 설명은 본 발명의 예시적인 실시예들의 설명으로서 의도되고, 오직 본 발명이 실시될 수 있는 예시적인 실시예들만을 나타내는 것으로 의도되지 않는다. 본 명세서 전반에 걸쳐 사용되는 용어 "예시적인"은 "예, 예시, 또는 예증으로서 제공되는"을 의미하며, 반드시 다른 예시적인 실시예들보다 바람직하거나 유리하게 해석될 필요는 없다. 상세한 설명은 본 발명의 예시적인 실시예들의 완전한 이해를 제공하기 위해서 특정 세부사항들을 포함한다. 본 발명이 이러한 특정 세부사항들 없이 실시될 수 있음이 당업자들에게 명백할 것이다. 일부 경우들에서, 잘-알려져 있는 구조들 및 컴포넌트들은 여기에서 제시되는 예시적인 실시예들의 본 발명의 신규성을 모호하게 하는 것을 회피하기 위해서 블록 다이어그램 형태로 도시된다.
도 1은 CMOS 교차-결합된 쌍(VCO;100)에 대한 선행 기술의 구현예를 예시한다. 도 1에서, 인덕턴스(L) 및 커패시턴스(C)는 LC 탱크를 형성하며, LC 탱크의 종단 단자(end terminal)들(OUT1, OUT2)은 DC 교차-결합된 NMOS 쌍(N1, N2) 및 DC 교차-결합된 PMOS 쌍(P1, P2)에 연결되는 한 쌍의 출력 노드들을 형성한다. 당업자는 교차-결합된 NMOS 및 PMOS 쌍들이 LC 탱크에 걸친 전압으로 하여금 탱크 발진 주파수에서 발진하게 하는 음의 저항들로서 기능함을 인식할 것이다.
VCO 구현예에서, 탱크 공진 주파수를 제어하기 위해서, 커패시턴스 C는 대략 주파수 튜닝(coarse freqeuncy tuning)을 위한 스위칭가능한 커패시터 뱅크(미도시됨) 및/또는 미세 주파수 튜닝을 위한 버랙터(미도시됨)를 포함할 수 있다. DCO 구현예에서, 미세 주파수 튜닝은 선택적으로 복수의 디지털로 선택가능한 커패시터들이 C를 형성(make up)할 수 있게 함으로써 이루어질 수 있다.
선행 기술의 CMOS VCO(100)의 하나의 단점은 DC 교차-결합된 트랜지스터 쌍들(N1, N2 및 P1, P2)에 의해 요구되는 상대적으로 큰 전압 헤드룸이다. 특히, PMOS 트랜지스터들(P1, P2)은 동작 동안 최소 게이트 턴-온 전압(Von_P)를 요구하는 한편, NMOS 트랜지스터들(N1, N2)은 유사하게 최소 게이트 턴-온 전압(Von_N)을 요구한다. 각각의 트랜지스터의 게이트가 그 쌍의 다른 트랜지스터의 드레인에 DC 교차-결합되고, 트랜지스터들에 대한 DC 바이어스 전압들은 전압 서플라이(VDD)로부터 이용가능한 총 헤드룸의 Von_P + Von_N의 총계를 소비한다. 저 전압 서플라이(VDD)가 사용될 때, 이것은 회로에서 발진을 개시하도록 전형적으로 요구되는 스타트-업(start-up) 이득에 대한 불충분한 전압 마진을 남길 수 있다.
도 2는 다른 선행 기술의 CMOS VCO(200)를 예시한다. 도 2에서, 트랜지스터들(P1, P2)의 게이트들은 각각 레지스터들(RP1, RP2)을 사용하여 전압(Vbias_P)에 의해 개별적으로 DC 바이어싱되는 한편, 트랜지스터들(N1, N2)은 각각 레지스터들(RN1, RN2)을 사용하여 전압(Vbias_N)에 의해 개별적으로 DC 바이어싱된다. 또한, 트랜지스터들(P1, P2, N1, N2)의 게이트들은 각각 AC 결합 커패시터들(AC2, ACl, AC4, AC3)을 사용하여 그 쌍의 다른 트랜지스터의 드레인에 축전 교차-결합(capacitively cross-couple)된다. 각각의 트랜지스터의 드레인이 그 쌍의 다른 트랜지스터의 게이트로부터 DC-결합해제(DC-decouple)되기 때문에, 각각의 트랜지스터의 게이트-소스 전압을 그것의 드레인-소스 전압과 독립적으로 바이어싱하는 것이 가능하다.
도 3은 본 개시에 따른 CMOS VCO(300)의 예시적인 실시예를 예시한다. 도 3에서, 2개의 인덕터들(L1, L2)이 제공되는데, L1은 P1, P2의 게이트들에 연결되며, L2는 탱크 인덕턴스로서 제공된다. 도시되는 예시적인 실시예에서, L1 및 L2는 서로 자기적으로 연결되는데 즉, 인덕턴스들(L1, L2)은 트랜스포머를 집합적으로 형성한다. 인덕터들(L1 및 L2) 사이에 그리고 도면들의 그 외 부분에 도시되는 양-방향 화살표는 가리키는 엘리먼트들 사이의 상호 자기적 연결을 예시하는 것으로 의미된다는 점에 유의하여야 한다. L1과 L2 사이의 상호 연결은 출력 노드들(OUT2, OUT1)의 신호 전압들로 하여금 P1, P2의 게이트들에 각각 연결되게 한다. P1, P2를 DC 바이어싱하기 위해서, 인덕터(L1)는 바이어스 전압(Vbais_P)에 의해 탭핑(tap) 예를 들어, 센터-탭핑(center-tap)된다. DC 교차-결합된 NMOS 쌍(N1, N2)은 출력부에 추가적으로 연결된다.
당업자는 인덕터들(L1 및 L2) 사이의 상호 자기적 결합으로 인하여, 음의 저항이 P1, P2의 드레인들 및 게이트들 사이의 DC 또는 축전 교차-결합 접속 없이 효과적으로 생성됨을 인식할 것이다.
예시적인 실시예에서, L1과 L2 사이의 적합한 연결 계수는 예를 들어, 사용되는 반도체 공정 기술에 기초하여 선택되는 설계 파라미터일 수 있다. 전형적인 값들은 예를 들어, 0.5, 0.3 또는 0.2일 수 있다. 이러한 값들은 오직 예시를 위해서 주어지며, 본 개시의 범위를 명시적으로 주어진 임의의 특정 값들로 제한하는 것으로 의미되지 않는다는 점에 유의하여야 한다.
동작 주파수가 약 5GHz인 예시적인 실시예에서, L2는 0.45 nH의 인덕턴스를 가질 수 있는 한편, L1은 1.5 nH의 인덕턴스를 가질 수 있다.
예시적인 실시예에서, L2 또는 탱크 인덕턴스는 상대적으로 높은 Q(즉, 품질 인자)를 갖는 한편, L1은 L2보다 더 낮은 Q를 가질 수 있다.
당업자는 다양한 기술들이 집적 회로 공정들에서의 트랜스포머들 예를 들어, 인터와인딩 인덕터(interwinding inductor)들, 스태킹 인덕터(stacking inductor)들 등을 구현하기 위해서 존재함을 인식할 것이다. 임의의 이러한 기술들은 본 개시의 범위 내에 있는 것으로 참작된다.
당업자는 인덕터(L1)가 도시되는 바와 같이 단일 인덕터로 구현될 수 있거나, 또는 2개 이상의 직렬-연결되는 구성 인덕터들로서 구현될 수 있음을 추가적으로 인식할 것이다. 이러한 대안적 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 참작된다.
예시적인 실시예들이 여기의 VCO를 참조하여 설명되지만, 본 개시의 기법들은 DCO의 설계에도 용이하게 적용될 수 있다는 점에 유의하여야 한다. 이러한 대안적 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 참작된다.
도 7은 도 3의 VCO(300)와 같은 CMOS VCO를 이용하는 방법(700)의 예시적인 실시예를 예시한다. 여기에서 설명되는 방법들이 오직 예시를 위해서 도시되며, 본 개시의 범위를 기재되는 임의의 특정 방법들로 제한하는 것으로 의미되지 않는다는 점에 유의하여야 한다.
단계(710)에서, L1은 L2에 자기적으로 연결된다.
단계(720)에서, PMOS 쌍의 게이트들의 신호들은 인덕터(L1)를 통해 바이어스 전압에 연결된다.
단계(730)에서, 교차-결합된 NMOS 쌍의 드레인들의 신호들은 VCO 출력 노드들(OUTl, OUT2)에 연결된다.
여기에서 설명되는 특정 예시적인 실시예들은 PMOS 인덕터-결합(inductor-couple)된 쌍과 함께 DC 또는 축전 교차-결합된 NMOS 쌍을 도시할 수 있는 한편, 당업자는 NMOS 인덕터-결합된 쌍과 함께 DC 또는 축전 교차-결합된 PMOS 쌍을 갖는 대안적 예시적인 실시예들(미도시됨)을 용이하게 유도할 수 있다는 점에 유의하여야 한다. 이러한 대안적 예시적인 실시예는 본 개시의 범위 내에 있는 것으로 참작된다.
본 명세서 및 청구범위에서, 용어 "상보적인"은 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 관계를 나타내는 데 사용될 수 있다는 점에 추가적으로 유의하여야 한다. 예를 들어, NMOS 쌍과 상보적인 트랜지스터 쌍은 PMOS 쌍일 수 있으며, 그 역으로 PMOS 쌍과 상보적인 트랜지스터 쌍은 NMOS 쌍일 수 있다.
도 4는 본 개시에 따른 CMOS VCO(400)의 대안적 예시적인 실시예를 예시하며, 여기서 PMOS 트랜지스터들(P1, P2)의 게이트들은 전술된 바와 같이 탱크 인덕턴스(L2)에 자기적으로 연결되는 인덕터(L1)를 사용하여 연결되며, 또한 NMOS 트랜지스터들(N1, N2)이 축전 교차-결합된다. VCO(400) 내의 NMOS 트랜지스터들(N1, N2)은 유리하게 DC 교차-결합된 NMOS 트랜지스터들보다 더 적은 전압 헤드룸을 소비할 수 있다.
도 7a는 도 4 내의 VCO(400)와 같은 CMOS VCO를 이용하는 방법(700A)의 예시적인 실시예를 예시한다.
단계(710A)에서, L1은 L2에 자기적으로 연결된다.
단계(720A)에서, PMOS 쌍의 게이트들의 신호들은 인덕터(L1)를 통해 바이어스에 연결된다.
단계(730A)에서, NMOS 쌍의 게이트들의 신호들은 AC 결합 커패시터들을 통해 VCO 출력 노드들(OUT2, OUTl)에 연결된다.
단계(740A)에서, NMOS 쌍의 드레인들의 신호들은 VCO 출력 노드들(OUTl, 0UT2)에 연결된다.
단계(750A)에서, NMOS 쌍의 게이트들의 신호들은 바이어스에 연결된다.
도 5는 본 개시에 따른 CMOS VCO(500)의 대안적 예시적인 실시예를 예시한다. VCO(500)에서, 3개의 상호 자기적으로 연결되는 인덕터들(L1, L2, L3)을 갖는 트랜스포머가 제공된다. 당업자는 이러한 트랜스포머들이 CMOS 기술, CMOS 기술과 패키지 금속층들의 결합 또는 배타적으로 패키지 금속층들을 사용하여 직접 구현될 수 있음을 인식할 것이다. 인덕터들(L1, L2)은 VCO(400) 내의 L1, L2에 대하여 설명되는 것과 동일한 방식으로 기능을 한다. 인덕터들(L1, L2)에 상호 자기적으로 연결되는 인덕터(L3)는 출력 노드들(OUT2, OUTl)의 전압들을 N1, N2의 게이트들에 각각 연결시킨다. 트랜지스터(N1, N2)를 바이어싱하기 위해서, 인덕터(L3)는 바이어스 전압(Vbais_N)에 의해 탭핑 예를 들어, 센터-탭핑된다.
도 7b는 도 5의 VCO(500)과 같은 CMOS VCO를 이용하는 방법(700B)의 예시적인 실시예를 예시한다.
단계(710B)에서, L2는 L1에 자기적으로 연결된다.
단계(720B)에서, L3은 L2에 자기적으로 연결된다.
단계(730B)에서, PMOS 쌍의 게이트들의 신호들은 L1을 통해 바이어스에 연결된다.
단계(740B)에서, NMOS 쌍의 게이트들의 신호들은 L3를 통해 바이어스에 연결된다.
도 5a는 VCO(500) 내의 트랜지스터(P1, P2)를 바이어싱하기 위한 공통-모드 피드백(CMFB) 바이어싱 방식의 예시적인 실시예를 예시한다. 바이어싱 방식은 오직 예시를 위해서 도시되며, 본 개시의 방법을 임의의 특정 바이어싱 방식으로 제한하는 것으로 의도되지 않는다는 점에 유의하여야 한다. 도 5a에서, 차동 증폭기(COMP)는 OUT2의 전압을 센싱하고, 기준 전압(VDD/2)에 가깝게 OUT2를 가져오기 위해서 P1, P2의 게이트 바이어스를 조정한다.
도 6은 본 개시에 따른 CMOS VCO(600)의 대안적 예시적인 실시예를 예시하며, 여기서 탱크 커패시턴스(C1)는 PMOS 트랜지스터들(P1, P2)의 드레인들보다 PMOS 트랜지스터들(P1, P2)의 게이트들에 연결된다.
VCO의 예시적인 실시예에서, 커패시턴스(C1)는 대략 주파수 튜닝을 위한 커패시터들의 스위칭가능한 뱅크 및 미세 주파수 튜닝을 위한 아날로그-전압 제어 버랙터 엘리먼트 모두를 포함할 수 있다. 대안적 예시적인 실시예(미도시됨)에서, 커패시턴스(C1)는 오직 대략적 튜닝을 위한 커패시터들의 스위칭가능한 뱅크만을 포함하는 한편, 미세 튜닝을 위한 개별 버랙터 엘리먼트(미도시됨)는 PMOS 트랜지스터들(P1, P2)의 드레인들에 연결될 수 있다.
DCO(미도시됨)의 추가적인 대안적 예시적인 실시예에서, 버랙터 엘리먼트는 복수의 스위칭가능한 커패시터들로 용이하게 대체될 수 있다. 이러한 대안적 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 참작된다.
VCO(600)의 예시적인 실시예에서, 인덕터(L1)의 품질 인자(Q)는 인덕터(L2)의 Q보다 더 높게 생성될 수 있다. 예를 들어, L2의 Q는 4 또는 5일 수 있는 한편, L2의 Q는 15 내지 25의 범위일 수 있다. 예시적인 Q 값들은 오직 예시를 위해서 주어지며, 본 개시의 범위를 제한하는 것으로 의미되지 않는다는 점에 유의하여야 한다.
도 7c는 도 6의 VCO(600)와 같은 CMOS VCO를 이용하는 방법(700C)의 예시적인 실시예를 예시한다.
단계(710C)에서, L1은 L3에 자기적으로 연결되는 L2에 자기적으로 연결된다.
단계(720C)에서, VCO 발진 주파수는 PMOS의 게이트들에 연결되는 커패시터들의 선택가능한 뱅크를 구성함으로써 튜닝된다.
당업자는 PMOS 트랜지스터 쌍을 구성하기 위해서 여기에서 설명되는 모든 기법들은 NMOS 트랜지스터 쌍을 구성하는 데 동일하게 적용가능함을 인식할 것이다. 예를 들어, 도 3에 기재되는 VCO(300)의 토폴로지를 고려하여, 당업자는 교차-결합된 PMOS 쌍이 제공되며, 탱크 인덕턴스가 제 1 NMOS 트랜지스터의 게이트를 제 2 NMOS 트랜지스터의 게이트와 접속시키는 인덕턴스에 자기적으로 연결되는 VCO 토폴로지(미도시됨)를 용이하게 유도할 수 있다. 동일한 것이 도 4, 5 및 6에 기재되는 회로 토폴로지들에 적용된다. 이러한 대안적 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 참작된다.
당업자는 본 개시의 예시적인 실시예들이 MOS 트랜지스터(즉, MOSFET)들을 참조하여 설명되었지만, 본 개시의 기법들은 MOSFET 기반의 설계들에 제한될 필요가 없으며, 바이폴라 접합 트랜지스터들(또는 BJT들) 및/또는 다른 3-단자 트랜스컨덕턴스 디바이스들을 사용하는 대안적 예시적인 실시예들(미도시됨)에 용이하게 적용될 수 있음을 인식할 것이다. 예를 들어, 예시적인 실시예(미도시됨)에서, 설명되는 VCO들 중 임의의 것은 MOSFET들보다 BJT들을 이용할 수 있으며, BJT들의 콜렉터(collector)들, 베이스(base)들 및 이미터(emitter)들은 도시되는 MOSFET들의 드레인들, 게이트들 및 소스들 각각에 대하여 도시되는 바와 같이 연결된다. 또한, 별도로 표기되지 않는 한, 본 명세서 및 청구범위에서, 용어 "드레인", "게이트" 및 "소스"는 MOSFET들과 연관되는 그 용어들의 종래의 의미들 뿐만 아니라 BJT들과 같은 다른 3-단자 트랜스컨덕턴스 디바이스들의 대응하는 노드들 모두를 포함할 수 있으며, 이러한 대응은 회로 설계의 당업자에게 명백할 것이다.
도 8은 본 개시의 기법들이 구현될 수 있는 무선 통신 디바이스(800)의 설계 블록 다이어그램을 도시한다. 도 8에 도시되는 설계에서, 무선 디바이스(800)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리(812)를 갖는 데이터 프로세서(810) 및 트랜시버(820)를 포함한다. 트랜시버(820)는 양방향 통신을 지원하는 송신기(830) 및 수신기(850)를 포함한다. 일반적으로, 무선 디바이스(800)는 임의의 개수의 통신 시스템들 및 주파수 대역들에 대한 임의의 개수의 송신기들 및 임의의 개수의 수신기들을 포함할 수 있다.
송신기 또는 수신기는 슈퍼-헤테로다인 아키텍쳐 또는 직접-변환 아키텍쳐를 통해 구현될 수 있다. 슈퍼-헤테로다인 아키텍쳐에서, 신호는 다수의 스테이지(stage)들에서 무선 주파수(RF)와 기저대역 사이에서 예를 들어, 하나의 스테이지에서 RF에서 중간 주파수(IF)로, 이후 수신기에 대한 다른 스테이지에서 IF에서 기저대역으로 주파수 변환된다. 직접-변환 아키텍쳐에서, 신호는 하나의 스테이지에서 RF와 기저대역 사이에서 주파수 변환된다. 슈퍼-헤테로다인 아키텍쳐 및 직접-변환 아키텍쳐는 상이한 회로 블록들을 사용하고 그리고/또는 상이한 요건들을 가질 수 있다. 도 8에 도시되는 설계에서, 송신기(830) 및 수신기(850)는 직접-변환 아키텍쳐를 통해 구현된다.
송신 경로에서, 데이터 프로세서(810)는 송신될 데이터를 프로세싱하여 I 및 Q 아날로그 출력 신호들을 송신기(830)로 제공한다. 송신기(830) 내에서, 저역통과 필터들(832a 및 832b)은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여 이전의 디지털-아날로그 변환에 의해 야기되는 원하지 않은 이미지들을 제거한다. 증폭기들(Amp)(834a 및 834b)은 저역통과 필터들(832a 및 832b)로부터의 신호들을 각각 증폭하여 I 및 Q 기저대역 신호들을 제공한다. 상향 변환기(840)는 I 및 Q 기저대역 신호들을 TX LO 신호 생성기(870)로부터의 I 및 Q 송신(TX) 로컬 발진(LO) 신호들로 상향 변환하여 상향 변환된 신호를 제공한다. 필터(842)는 상향 변환된 신호를 필터링하여 주파수 상향 변환에 의해 야기된 원하지 않는 이미지들 뿐만 아니라 수신 주파수 대역에서의 잡음을 제거한다. 전력 증폭기(PA;844)는 원하는 출력 전력 레벨을 얻기 위해서 필터(842)로부터의 신호를 증폭하여 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(846)를 통해 라우팅되고, 안테나(848)를 통해 송신된다.
수신 경로에서, 안테나(848)는 기지국들에 의해 송신되는 신호들을 수신하여 수신된 RF 신호를 제공하고, 이는 듀플렉서 또는 스위치(846)를 통해 라우팅되어 저 잡음 증폭기(LNA;852)로 제공된다. 수신된 RF 신호는 바람직한 RF 입력 신호를 얻기 위해서 LNA(852)에 의해 증폭되고 필터(854)에 의해 필터링된다. 하향 변환기(860)는 RF 입력 신호를 RX LO 신호 생성기(880)로부터의 I 및 Q 수신(RX) LO 신호들로 하향 변환하여 I 및 Q 기저대역 신호들을 제공한다. I 및 Q 기저대역 신호들은 데이터 프로세서(810)로 제공되는 I 및 Q 아날로그 입력 신호들을 얻기 위해서 증폭기들(862a 및 862b)에 의해 증폭되어 저역통과 필터들(864a 및 864b)에 의해 필터링된다.
TX LO 신호 생성기(870)는 주파수 상향 변환에 사용되는 I 및 Q TX LO 신호들을 생성한다. RX LO 신호 생성기(880)는 주파수 하향 변환에 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정한 기본 주파수를 갖는 주기적인 신호이다. PLL(872)은 데이터 프로세서(810)로부터 타이밍 정보를 수신하고, LO 신호 생성기(870)로부터 TX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 생성한다. 유사하게, PLL(882)은 데이터 프로세서(810)로부터 타이밍 정보를 수신하고, LO 신호 생성기(880)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 생성한다.
도 8은 예시적인 트랜시버 설계를 도시한다. 일반적으로, 송신기 및 수신기에서의 신호들의 조정은 증폭기, 필터, 상향 변환기, 하향 변환기 등의 하나 이상의 스테이지들에 의해 수행될 수 있다. 이러한 회로 블록들은 도 8에 도시되는 구성과는 상이하게 배열될 수 있다. 또한, 도 8에 도시되지 않은 다른 회로 블록들 또한 송신기 및 수신기에서 신호들을 조정하는 데 사용될 수 있다. 도 8의 일부 회로 블록들은 또한 생략될 수 있다. 트랜시버(820)의 전부 또는 일부는 하나 이상의 아날로그 집적 회로(IC)들, RF IC(RFIC)들, 믹싱된 신호 IC들 등을 통해 구현될 수 있다.
LO 신호 생성기들(870 및 880)은 클럭 신호를 수신하여 분할기 출력 신호를 제공하는 주파수 분할기를 각각 포함할 수 있다. 클럭 신호는 전압-제어 발진기(VCO) 또는 소정의 다른 타입들의 발진기에 의해 생성될 수 있다. 클럭 신호는 또한 VCO 신호, 발진기 신호 등으로 지칭될 수 있다. 어떤 경우든, 주파수 분할기로부터 차동 출력 신호들을 얻는 것이 바람직할 수 있다. 본 개시의 기법들은 무선 통신 디바이스(800) 내의 이러한 VCO의 설계에 용이하게 적용될 수 있다.
본 명세서 및 청구범위에서, 엘리먼트가 다른 엘리먼트에 "접속" 또는 "연결"되는 것으로 지칭될 때, 엘리먼트는 다른 엘리먼트에 직접 접속 또는 연결될 수 있거나 중간 엘리먼트들이 존재할 수 있다는 것이 이해될 것이다. 이에 반해, 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 연결"되는 것으로 지칭될 때에는, 어떤 중간 엘리먼트들도 존재하지 않는다.
당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표시될 수 있음을 이해할 것이다. 예를 들어, 설명의 전반에 걸쳐 언급될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장 또는 입자들, 광 필드들 또는 입자들 또는 이들의 임의의 결합으로 표현될 수 있다.
당업자들은 여기에서 기재된 예시적인 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들의 결합들로서 구현될 수 있음을 추가적으로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명백하게 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 이들의 기능에 관하여 일반적으로 전술되었다. 이러한 기능이 하드웨어로서 구현되는지 또는 이러한 기능이 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 특정 애플리케이션 및 설계 제약들에 의존한다. 당업자는 각각의 특정 애플리케이션에 대하여 가지각색의 방식들로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 예시적인 실시예의 범위를 벗어나는 것으로 해석되어서는 안된다.
여기에서 기재된 예시적인 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램가능한 게이트 어레이(FPGA) 또는 다른 프로그램가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 이러한 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 예를 들어, DSP 및 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 이러한 임의의 다른 구성과 같은 컴퓨팅 디바이스들의 결합으로서 구현될 수 있다.
여기에서 기재된 예시적인 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 결합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 프로그램가능한 ROM(PROM), 전기적으로 프로그램가능한 ROM(EPROM), 전기적 삭제가능한 프로그램가능한 ROM(EEPROM), 레지스터들, 하드디스크, 휴대용 디스크, CD-ROM 또는 당해 기술에 알려져 있는 저장 매체의 임의의 다른 형태로 상주할 수 있다. 예시적인 저장 매체는 프로세서와 연결되어, 프로세서는 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
하나 이상의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들 임의의 결합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터-판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 송신될 수 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체, 및 하나의 장소에서 다른 장소로의 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 제한이 아닌 예시로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 디바이스들, 또는 희망하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 전달 또는 저장하는 데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단은 적절히 컴퓨터-판독가능 매체로 지칭된다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 트위스티드 페어(twisted pair), 디지털 가입자 회선(DSL), 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 송신되는 경우, 이러한 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다목적 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루레이 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 통해 광학적으로 데이터를 재생한다. 상기 결합들 역시 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
기재된 예시적인 실시예들에 대한 상기 설명은 당업자가 본 발명을 이용하거나 또는 제작할 수 있도록 제공된다. 이러한 예시적인 실시예예들에 대한 다양한 변경들은 당업자들에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어남이 없이 다른 예시적인 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기에 나타낸 예시적인 실시예들로 제한되는 것이 아니라, 여기에 기재된 원리들 및 신규한 특징들과 일관되는 가장 넓은 범위에서 해석되어야 할 것이다.

Claims (27)

  1. 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치로서,
    제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터;
    상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터;
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터; 및
    상기 한 쌍의 출력 노드들에 연결되는 DC 교차-결합(cross-couple)된 상보형 트랜지스터 쌍을 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 PMOS 트랜지스터들이고,
    상기 교차-결합된 상보형 트랜지스터 쌍은 교차-결합된 NMOS 쌍을 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS 트랜지스터들이고,
    상기 교차-결합된 상보형 트랜지스터 쌍은 교차-결합된 PMOS 쌍을 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  4. 제 1 항에 있어서,
    상기 제 1 인덕터는 바이어스 전압에 의해 탭핑(tap)되는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  5. 제 1 항에 있어서,
    상기 제 1 인덕터는 결합점(coupling point)에서 서로 직렬 연결되는 제 1 구성 인덕터 및 제 2 구성 인덕터를 포함하고,
    상기 결합점은 바이어스 전압에 추가적으로 연결되는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  6. 제 1 항에 있어서,
    상기 커패시터는 대략 주파수 튜닝(coarse frequency tuning)을 위한 커패시터들의 선택가능한 뱅크(bank) 및 미세 주파수 튜닝(fine frequency tuning)을 위한 아날로그-전압 제어 버랙터(varactor)를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  7. 제 1 항에 있어서,
    상기 커패시터는 대략 주파수 튜닝을 위한 커패시터들의 선택가능한 뱅크 및 미세 주파수 튜닝을 위한 커패시터들의 선택가능한 뱅크를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  8. 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치로서,
    제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터;
    상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터;
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터; 및
    제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터를 포함하고,
    상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결되고,
    상기 제 1 상보형 트랜지스터의 게이트는 제 2 AC-결합 커패시터를 통해 상기 제 2 상보형 트랜지스터의 드레인에 AC-결합되고,
    상기 제 2 상보형 트랜지스터의 게이트는 제 1 AC-결합 커패시터를 통해 상기 제 1 상보형 트랜지스터의 드레인에 AC-결합되는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 PMOS 트랜지스터들이고,
    상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터는 NMOS 트랜지스터들인,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  10. 제 8 항에 있어서,
    상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들은 저항기들을 통해 바이어싱 전압에 연결되는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  11. 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치로서,
    제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터;
    상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터;
    제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터 ― 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 및
    상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들에 연결되며, 상기 제 2 인덕터에 자기적으로 연결되는 제 3 인덕터를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  12. 제 11 항에 있어서,
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터를 더 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  13. 제 12 항에 있어서,
    상기 커패시터는 대략 주파수 튜닝을 위한 커패시터들의 선택가능한 뱅크 및 미세 주파수 튜닝을 위한 아날로그-전압 제어 버랙터를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  14. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 커패시터들의 선택가능한 뱅크를 더 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  15. 제 11 항에 있어서,
    공통-모드 피드백 회로를 더 포함하고,
    상기 제 1 인덕터 및 상기 제 3 인덕터 중 적어도 하나는 상기 공통-모드 피드백 회로의 출력에 의해 탭핑되는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  16. 제 11 항에 있어서,
    상기 제 1 인덕터 및 상기 제 3 인덕터 중 적어도 하나는 결합점에서 서로 직렬 연결되는 제 1 구성 인덕터 및 제 2 구성 인덕터를 포함하고,
    상기 결합점은 바이어스 전압에 추가적으로 연결되는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  17. 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며;
    상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고; 그리고
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터를 더 포함하는 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법으로서,
    상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들의 신호들을 상기 제 1 인덕터를 통해 바이어스에 연결시키는 단계; 및
    교차-결합된 상보형 트랜지스터 쌍의 드레인들의 신호들을 상기 한 쌍의 출력 노드들에 연결시키는 단계를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 방법.
  18. 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며;
    상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고; 그리고
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터를 더 포함하는 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법으로서,
    상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들의 신호들을 상기 제 1 인덕터를 통해 바이어스에 연결시키는 단계;
    상보형 트랜지스터 쌍의 게이트들의 신호들을 AC 결합 커패시터들을 통해 상기 한 쌍의 출력 노드들에 연결시키는 단계;
    상기 상보형 트랜지스터 쌍의 드레인들의 신호들을 상기 한 쌍의 출력 노드들에 연결시키는 단계 ― 상기 상보형 트랜지스터 각각의 드레인은 상기 AC 결합 커패시터들 중 하나를 통해 다른 하나의 상보형 트랜지스터의 게이트에 연결됨 ― ; 및
    상기 상보형 트랜지스터 쌍의 게이트들의 신호들을 바이어스에 연결시키는 단계를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 방법.
  19. 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며;
    상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하고;
    제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터 ― 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― 를 더 포함하며; 그리고
    상기 상보형 트랜지스터들의 게이트들에 연결되는 제 3 인덕터를 더 포함하는 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법으로서,
    상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계;
    상기 제 2 인덕터에 상기 제 3 인덕터를 자기적으로 연결시키는 단계;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들의 신호들을 상기 제 1 인덕터를 통해 바이어스에 연결시키는 단계; 및
    상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들의 신호들을 상기 제 3 인덕터를 통해 바이어스에 연결시키는 단계를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 방법.
  20. 제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 한 쌍의 출력 노드들에 연결됨 ― 를 포함하고;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터를 더 포함하며; 그리고
    상기 한 쌍의 출력 노드들에 연결되는 제 2 인덕터를 더 포함하는 발진기 내의 상기 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 방법으로서,
    상기 제 1 인덕터에 상기 제 2 인덕터를 자기적으로 연결시키는 단계; 및
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 커패시터들의 선택가능한 뱅크를 구성함으로써 상기 발진 주파수를 제어하는 단계를 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 방법.
  21. 한 쌍의 출력 노드들에서 제어 발진 주파수를 갖는 신호를 생성하기 위한 장치로서,
    제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터;
    상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터;
    제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터를 포함하고, 상기 한 쌍의 출력 노드들에 연결되는 음의 저항을 생성하기 위한 수단; 및
    상기 발진 주파수를 선택하기 위한 수단을 포함하는,
    제어 발진 주파수를 갖는 신호를 생성하기 위한 장치.
  22. 무선 통신을 위한 디바이스로서,
    TX LO 신호 생성기,
    적어도 하나의 기저대역 TX 증폭기,
    상기 TX LO 신호 생성기 및 상기 적어도 하나의 기저대역 TX 증폭기에 연결되는 상향 변환기,
    상기 상향 변환기의 출력부에 연결되는 TX 필터,
    상기 TX 필터에 연결되는 전력 증폭기(PA),
    RX LO 신호 생성기,
    RX 필터,
    상기 RX LO 신호 생성기 및 상기 RX 필터에 연결되는 하향 변환기,
    상기 RX 필터에 연결되는 저-잡음 증폭기(LNA), 및
    상기 PA 및 상기 LNA에 연결되는 듀플렉서를 포함하고,
    상기 TX LO 신호 생성기 및 상기 RX LO 신호 생성기 중 적어도 하나는 믹서에 연결되는 한 쌍의 출력 노드들을 갖는 발진기를 포함하고, 상기 발진기는,
    제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터;
    상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터;
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터; 및
    상기 한 쌍의 출력 노드들에 연결되는 교차-결합된 상보형 트랜지스터 쌍을 포함하는,
    무선 통신을 위한 디바이스.
  23. 무선 통신을 위한 디바이스로서,
    TX LO 신호 생성기,
    적어도 하나의 기저대역 TX 증폭기,
    상기 TX LO 신호 생성기 및 상기 적어도 하나의 기저대역 TX 증폭기에 연결되는 상향 변환기,
    상기 상향 변환기의 출력부에 연결되는 TX 필터,
    상기 TX 필터에 연결되는 전력 증폭기(PA),
    RX LO 신호 생성기,
    RX 필터,
    상기 RX LO 신호 생성기 및 상기 RX 필터에 연결되는 하향 변환기,
    상기 RX 필터에 연결되는 저-잡음 증폭기(LNA), 및
    상기 PA 및 상기 LNA에 연결되는 듀플렉서를 포함하고,
    상기 TX LO 신호 생성기 및 상기 RX LO 신호 생성기 중 적어도 하나는 믹서에 연결되는 한 쌍의 출력 노드들을 갖는 발진기를 포함하고, 상기 발진기는,
    제 1 트랜지스터 및 제 2 트랜지스터 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 제 1 인덕터;
    상기 한 쌍의 출력 노드들에 연결되며, 상기 제 1 인덕터에 자기적으로 연결되는 제 2 인덕터;
    제 1 상보형 트랜지스터 및 제 2 상보형 트랜지스터 ― 상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 드레인들은 상기 한 쌍의 출력 노드들에 연결됨 ― ; 및
    상기 제 1 상보형 트랜지스터 및 상기 제 2 상보형 트랜지스터의 게이트들에 연결되며, 상기 제 2 인덕터에 자기적으로 연결되는 제 3 인덕터를 포함하는,
    무선 통신을 위한 디바이스.
  24. 제 23 항에 있어서,
    상기 한 쌍의 출력 노드들에 연결되는 선택가능한 커패시턴스를 갖는 커패시터를 더 포함하는,
    무선 통신을 위한 디바이스.
  25. 제 24 항에 있어서,
    상기 커패시터는 대략 주파수 튜닝을 위한 커패시터들의 선택가능한 뱅크 및 미세 주파수 튜닝을 위한 아날로그-전압 제어 버랙터를 포함하는,
    무선 통신을 위한 디바이스.
  26. 제 23 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들에 연결되는 커패시터들의 선택가능한 뱅크를 더 포함하는,
    무선 통신을 위한 디바이스.
  27. 제 23 항에 있어서,
    공통-모드 피드백 회로를 더 포함하고,
    상기 제 1 인덕터 및 상기 제 3 인덕터 중 적어도 하나는 상기 공통-모드 피드백 회로의 출력에 의해 탭핑되는,
    무선 통신을 위한 디바이스.
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