KR20170006166A - 콜피츠 발진기와 트랜스포머 피드백 발진기의 병렬 트랜스포머 결합을 이용한 고주파 및 고출력 신호 발생기 - Google Patents

콜피츠 발진기와 트랜스포머 피드백 발진기의 병렬 트랜스포머 결합을 이용한 고주파 및 고출력 신호 발생기 Download PDF

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Abstract

본 발명의 제1 실시예에 따른 고주파 및 고출력 신호 발생기는 1차 코일단, 2차 코일단 및 3차 코일단을 포함하며, 1차 코일단과 2차 코일단이 제1 상호 인덕턴스로 결합되고, 2차 코일단과 3차 코일단이 제2 상호 인덕턴스로 결합되고, 1차 코일단과 3차 코일단이 제3 상호 인덕턴스로 결합되어 있는 제1 트랜스포머, 4차 코일단 및 5차 코일단을 포함하며, 4차 코일단과 5차 코일단이 제4 상호 인덕턴스로 결합되어 있는 제2 트랜스포머, 드레인이 상기 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 한 쌍의 피드백 트랜지스터 및 드레인이 상기 4차 코일단과 연결되고, 게이트가 상기 3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 한 쌍의 콜피츠(colpitts) 트랜지스터를 포함한다.
본 발명에 의하면 트랜스포머 피드백 구조를 이용함으로써, 종래 교차 결합 발진기에 비해 인덕터의 기생 커패시터와 출력단의 로드 커패시터의 영향이 감소하므로, 더 높은 주파수에서 발진이 가능하다는 효과가 있다.

Description

콜피츠 발진기와 트랜스포머 피드백 발진기의 병렬 트랜스포머 결합을 이용한 고주파 및 고출력 신호 발생기 {HIGH FREQUENCY AND HIGH POWER SIGNAL GENERATOR USING PARALLEL TRANSFORMER COUPLING OF COLPITTS OSCILLATOR AND TRANSFORMER FEEDBACK OSCILLATOR}
본 발명은 CMOS 고출력 신호 발생기에 관한 것으로 더욱 상세하게는 콜피츠 발진기와 트랜스포머 피드백 발진기의 병렬 트랜스포머 결합과, 차동-단일단 변환 트랜스포머 출력단과, 병렬 파워 결합 트랜스포머 출력단을 이용한 고주파, 고출력 신호 발생기 및 이를 이용한 의료 영상장치, 광대역 통신에 관한 것이다.
테라헤라츠(THz)파는 100GHz~10THz 대역의 미개발 주파수 자원으로 세계적으로 연구가 진행 중이다. 고집적, 저비용 장점이 있는 CMOS 공정을 기반으로 한 THz 신호 발생기는 소자의 동작 주파수 한계와 기생 커패시터의 영향으로 인하여, 대부분 기본파 소자의 고조파 성분을 이용하여 주파수를 높인다. 하지만 고조파 성분을 이용하기 때문에 출력이 매우 낮다는 문제점이 있다.
도 1은 종래의 교차 결합 발진기 구조를 이용한 전압 제어 발진기를 도시한 것이다. 교차 결합 발진기의 출력신호는 출력단 매칭을 위해 버퍼(Buffer)를 통과해야 하는데, 이 때 버퍼 트랜지스터(Mbuff .)의 게이트에서 보이는 기생 커패시터(CL)가 공진부의 커패시터와 병렬로 연결되므로, 실제 발진주파수는 훨씬 낮아지거나 발진하지 못하기 때문에 고주파 신호 발생기로의 이용에 제한이 있다.
고주파수에서 동작하는 신호발생기는 LC탱크의 낮은 Q값과 트랜지스터 동작속도의 한계로 출력 파워가 낮아지게 된다. 출력 파워를 높이기 위해서는 버퍼 트랜지스터의 크기를 키워서 전류를 높여주는 방법이 있는데, 이는 기생 커패시터를 증가시켜 주파수가 낮아지고 소비 전력이 증가하는 문제가 있다.
대한민국 공개특허 10-2011-0011512
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콜피츠 발진기와 트랜스포머 피드백 발진기의 병렬 트랜스포머 결합을 이용하여 높은 주파수를 발생시킬 수 있는 고주파 신호 발생기를 제안하는 데 그 목적이 있다.
본 발명의 다른 목적은 신호 발생기의 출력단을 차동-단일단 트랜스포머로 구성하여 차동출력을 단일출력으로 합함으로써, 출력 파워를 증가시키는 것이다.
본 발명의 또 다른 목적은 신호 발생기의 출력단을 병렬 파워 결합 트랜스포머로 구성하여 두 개 이상의 신호 발생기의 출력을 합함으로써, 출력 파워를 증가시키는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 고주파 및 고출력 신호 발생기는 1차 코일단, 2차 코일단 및 3차 코일단을 포함하며, 1차 코일단과 2차 코일단이 제1 상호 인덕턴스로 결합되고, 2차 코일단과 3차 코일단이 제2 상호 인덕턴스로 결합되고, 1차 코일단과 3차 코일단이 제3 상호 인덕턴스로 결합되어 있는 제1 트랜스포머, 4차 코일단 및 5차 코일단을 포함하며, 4차 코일단과 5차 코일단이 제4 상호 인덕턴스로 결합되어 있는 제2 트랜스포머, 드레인이 상기 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 한 쌍의 피드백 트랜지스터 및 드레인이 상기 4차 코일단과 연결되고, 게이트가 상기 3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 한 쌍의 콜피츠(colpitts) 트랜지스터를 포함한다.
상기 5차 코일단은 일단이 접지에 연결되고, 타단이 부하(Load)에 연결될 수 있다.
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 콜피츠 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 4차 코일단의 일단에 연결되고, 게이트가 상기 3차 코일단의 일단에 연결되고, 소스가 접지에 연결되는 제1 콜피츠 트랜지스터와, 드레인이 상기 4차 코일단의 타단에 연결되고, 게이트가 상기 3차 코일단의 타단에 연결되고, 소스가 접지에 연결되는 제2 콜피츠 트랜지스터로 이루어질 수 있다.
상기 1차 코일단의 공통 노드는 전원에 연결되고, 상기 1차 코일단을 통해 상기 한 쌍의 교차 결합 트랜지스터에 전원이 공급될 수 있다.
상기 2차 코일단의 공통 노드는 전원에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급될 수 있다.
상기 3차 코일단의 공통 노드는 게이트 전원에 연결되고, 상기 게이트 전원을 통해 상기 한 쌍의 콜피츠 트랜지스터의 게이트 바이어스 전압이 제어될 수 있다.
상기 4차 코일단의 공통 노드는 전원에 연결되고, 상기 4차 코일단을 통해 상기 한 쌍의 콜피츠 트랜지스터에 전원이 공급될 수 있다.
본 발명의 제2 실시예에 따른 고주파 및 고출력 신호 발생기는 제1 발진부와, 제2 발진부와, 상기 제1 발진부 및 제2 발진부와 병렬 파워 결합되어 있는 병렬 파워 결합 트랜스포머를 포함하되, 상기 제1 발진부는 1-1차 코일단, 1-2차 코일단 및 1-3차 코일단을 포함하며, 1-1차 코일단과 1-2차 코일단이 제1-1 상호 인덕턴스로 결합되고, 1-2차 코일단과 1-3차 코일단이 제1-2 상호 인덕턴스로 결합되고, 1-1차 코일단과 1-3차 코일단이 제1-3 상호 인덕턴스로 결합되어 있는 제1-1 트랜스포머, 드레인이 상기 1-1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 제1 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 1-2차 코일단과 연결되고, 게이트가 상기 제1 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 제1 한 쌍의 피드백 트랜지스터 및 게이트가 상기 1-3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 제1 한 쌍의 콜피츠(colpitts) 트랜지스터를 포함하고, 상기 제2 발진부는 2-1차 코일단, 2-2차 코일단 및 2-3차 코일단을 포함하며, 2-1차 코일단과 2-2차 코일단이 제2-1 상호 인덕턴스로 결합되고, 2-2차 코일단과 2-3차 코일단이 제2-2 상호 인덕턴스로 결합되고, 2-1차 코일단과 2-3차 코일단이 제2-3 상호 인덕턴스로 결합되어 있는 제2-1 트랜스포머, 드레인이 상기 2-1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 제2 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 2-2차 코일단과 연결되고, 게이트가 상기 제2 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 제2 한 쌍의 피드백 트랜지스터 및 게이트가 상기 2-3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 제2 한 쌍의 콜피츠(colpitts) 트랜지스터를 포함하고, 상기 병렬 파워 결합 트랜스포머는 1-4차 코일단, 2-4차 코일단 및 5차 코일단을 포함하며, 상기 1-4차 코일단과 5차 코일단이 제1-4 상호 인덕턴스로 결합되고, 상기 2-4차 코일단과 5차 코일단이 제2-4 상호 인덕턴스로 결합되어 있으며, 상기 제1 한 쌍의 콜피츠 트랜지스터는 드레인이 상기 1-4차 코일단에 연결되고, 상기 제2 한 쌍의 콜피츠 트랜지스터는 드레인이 상기 2-4차 코일단에 연결되어 있다.
상기 5차 코일단은 일단이 접지에 연결되고, 타단이 부하(Load)에 연결될 수 있다.
상기 제1 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1-1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-2 교차 결합 트랜지스터의 드레인에 연결되는 제1-1 교차 결합 트랜지스터와, 드레인이 상기 1-1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-1 교차 결합 트랜지스터의 드레인에 연결되는 제1-2 교차 결합 트랜지스터로 이루어질 수 있다.
상기 제1 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1-2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1-1 교차 결합 트랜지스터의 게이트에 연결되는 제1-1 피드백 트랜지스터와, 드레인이 상기 1-2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1-2 교차 결합 트랜지스터의 게이트에 연결되는 제1-2 피드백 트랜지스터로 이루어질 수 있다.
상기 제1 한 쌍의 콜피츠 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1-4차 코일단의 일단에 연결되고, 게이트가 상기 1-3차 코일단의 일단에 연결되고, 소스가 접지에 연결되는 제1-1 콜피츠 트랜지스터와, 드레인이 상기 1-4차 코일단의 타단에 연결되고, 게이트가 상기 1-3차 코일단의 타단에 연결되고, 소스가 접지에 연결되는 제1-2 콜피츠 트랜지스터로 이루어질 수 있다.
상기 1-1차 코일단의 공통 노드는 전원에 연결되고, 상기 1-1차 코일단을 통해 상기 제1 한 쌍의 교차 결합 트랜지스터에 전원이 공급될 수 있다.
상기 1-2차 코일단의 공통 노드는 전원에 연결되고, 상기 1-2차 코일단을 통해 상기 제1 한 쌍의 피드백 트랜지스터에 전원이 공급될 수 있다.
상기 1-3차 코일단의 공통 노드는 게이트 전원에 연결되고, 상기 게이트 전원을 통해 상기 제1 한 쌍의 콜피츠 트랜지스터의 게이트 바이어스 전압이 제어될 수 있다.
상기 1-4차 코일단의 공통 노드는 전원에 연결되고, 상기 1-4차 코일단을 통해 상기 제1 한 쌍의 콜피츠 트랜지스터에 전원이 공급될 수 있다.
상기 제2 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2-1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-2 교차 결합 트랜지스터의 드레인에 연결되는 제2-1 교차 결합 트랜지스터와, 드레인이 상기 2-1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-1 교차 결합 트랜지스터의 드레인에 연결되는 제2-2 교차 결합 트랜지스터로 이루어질 수 있다.
상기 제2 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2-2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2-1 교차 결합 트랜지스터의 게이트에 연결되는 제2-1 피드백 트랜지스터와, 드레인이 상기 2-2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2-2 교차 결합 트랜지스터의 게이트에 연결되는 제2-2 피드백 트랜지스터로 이루어질 수 있다.
상기 제2 한 쌍의 콜피츠 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2-4차 코일단의 일단에 연결되고, 게이트가 상기 2-3차 코일단의 일단에 연결되고, 소스가 접지에 연결되는 제2-1 콜피츠 트랜지스터와, 드레인이 상기 2-4차 코일단의 타단에 연결되고, 게이트가 상기 2-3차 코일단의 타단에 연결되고, 소스가 접지에 연결되는 제2-2 콜피츠 트랜지스터로 이루어질 수 있다.
상기 2-1차 코일단의 공통 노드는 전원에 연결되고, 상기 2-1차 코일단을 통해 상기 제2 한 쌍의 교차 결합 트랜지스터에 전원이 공급될 수 있다.
상기 2-2차 코일단의 공통 노드는 전원에 연결되고, 상기 2-2차 코일단을 통해 상기 제2 한 쌍의 피드백 트랜지스터에 전원이 공급될 수 있다.
상기 2-3차 코일단의 공통 노드는 게이트 전원에 연결되고, 상기 게이트 전원을 통해 상기 제2 한 쌍의 콜피츠 트랜지스터의 게이트 바이어스 전압이 제어될 수 있다.
상기 2-4차 코일단의 공통 노드는 전원에 연결되고, 상기 2-4차 코일단을 통해 상기 제2 한 쌍의 콜피츠 트랜지스터에 전원이 공급될 수 있다.
본 발명에 의하면 트랜스포머 피드백 구조를 이용함으로써, 종래 교차 결합 발진기에 비해 인덕터의 기생 커패시터와 출력단의 로드 커패시터의 영향이 감소하므로, 더 높은 주파수에서 발진이 가능하다는 효과가 있다.
또한, 본 발명의 고주파 및 고출력 신호발생기는 로드 커패시터가 발진 코어에 바로 연결되어있지 않고, 트랜스포머의 결합을 통해서 보이기 때문에, 트랜스포머의 결합 상수에 비례하여 핵심 발진부에서 발생하는 기생 커패시터의 크기를 줄일 수 있으므로, 더 높은 주파수에서 발진할 수 있다는 장점이 있다.
또한, 본 발명에 의하면, 주파수를 높이는 것 뿐만 아니라, 차동-단일 출력단 트랜스포머와 병렬 파워 결합 트랜스포머를 사용함으로써, 출력 파워도 증가시킬 수 있는 효과가 있다.
도 1은 종래의 신호 발생기 구조의 실시예를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 차동-단일 출력단 트랜스포머를 이용한 신호 발생기를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 병렬 파워 결합 트랜스포머를 이용한 신호 발생기를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 병렬 파워 결합 트랜스포머의 등가회로를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 고주파 및 고출력 신호 발생기가 포함된 의료영상 장치를 개략적으로 도시한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 고주파 및 고출력 신호 발생기가 포함된 신호 송수신기를 개략적으로 도시한 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 차동-단일 출력단 트랜스포머를 이용한 신호 발생기를 도시한 도면이다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 고주파 및 고출력 신호 발생기는 한 쌍의 교차 결합 트랜지스터(MC1, MC2), 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2), 한 쌍의 콜피츠(colpitts) 트랜지스터(MCOL1, MCOL2), 제1 트랜스포머(L1, L2, L3), 제2 트랜스포머(L4, L5)를 포함한다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2), 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2), 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)는 NMOS(N channel Metal Oxide Semiconductor) 트랜지스터로 구현될 수 있다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2), 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2), 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2), 제1 트랜스포머(L1, L2, L3)는 핵심 발진부를 구성한다. 그리고 제2 트랜스포머(L4, L5)는 차동-단일단 변환 트랜스포머 출력단을 구성한다.
교차 결합 트랜지스터(MC1)의 드레인은 교차 결합 트랜지스터(MC2)의 게이트, 제1 트랜스포머의 1차 코일단(L1)의 한 끝과 연결된다.
교차 결합 트랜지스터(MC2)의 드레인은 교차 결합 트랜지스터(MC1)의 게이트, 제1 트랜스포머의 1차 코일단(L1)의 다른 한 끝과 연결된다.
피드백 트랜지스터(Mfb1)의 드레인은 제1 트랜스포머의 2차 코일단(L2)의 한 끝과 연결되고, 피드백 트랜지스터(Mfb2)의 드레인은 제1 트랜스포머의 2차 코일단(L2)의 다른 한 끝과 연결된다.
피드백 트랜지스터(Mfb1)의 게이트는 교차 결합 트랜지스터(MC1)의 게이트, 교차 결합 트랜지스터(MC2)의 드레인, 제1 트랜스포머의 1차 코일단(L1)의 한 끝과 연결된다.
피드백 트랜지스터(Mfb2)의 게이트는 교차 결합 트랜지스터(MC2)의 게이트, 교차 결합 트랜지스터(MC1)의 드레인, 제1 트랜스포머의 1차 코일단(L1)의 다른 한 끝과 연결된다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 소스와, 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)의 소스는 접지에 연결된다.
제1 트랜스포머의 1차 코일단(L1)의 공통노드와, 제1 트랜스포머의 2차 코일단(L2)의 공통노드는 전원(VDD)에 연결되어 한 쌍의 교차 결합 트랜지스터(MC1, MC2)와 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원을 공급한다.
콜피츠 트랜지스터(MCOL1)의 게이트는 제1 트랜스포머의 3차 코일단(L3)의 한 끝에 연결되어 있으며, 콜피츠 트랜지스터(MCOL2)의 게이트는 제1 트랜스포머의 3차 코일단(L3)의 다른 한 끝에 연결되어 있다.
콜피츠 트랜지스터(MCOL1)의 드레인은 제2 트랜스포머의 4차 코일단(L4)의 한 끝에 연결되어 있으며, 콜피츠 트랜지스터(MCOL2)의 드레인은 제2 트랜스포머의 4차 코일단(L4)의 다른 한 끝에 연결되어 있다.
한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)의 소스는 접지에 연결된다.
제1 트랜스포머의 3차 코일단(L3)의 공통노드는 게이트 전원(VG)에 연결되고, 게이트 전원(VG)를 조절하여 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)의 게이트 바이어스 전압을 제어한다.
제2 트랜스포머의 4차 코일단(L4)의 공통노드는 전원(VDD)에 연결되고, 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)에 전원을 공급한다.
제2 트랜스포머의 5차 코일단(L5)의 한 끝은 접지에 연결되고 다른 한 끝은 부하(Load)에 연결된다.
제1 트랜스포머의 1차 코일단(L1)과 제1 트랜스포머의 2차 코일단(L2)은 상호 인덕턴스(M12)로 결합되어 있으며, 제1 트랜스포머의 1차 코일단(L1)과 제1 트랜스포머의 3차 코일단(L3)는 상호 인덕턴스(M13)로 결합되어 있으며, 제1 트랜스포머의 2차 코일단(L2)과 제1 트랜스포머의 3차 코일단(L3)은 상호 인덕턴스(M23)로 결합되어 있으며, 제2 트랜스포머의 4차 코일단(L4)과 제2 트랜스포머의 5차 코일단(L5)는 상호 인덕턴스(M45)로 결합되어 있다.
제1 트랜스포머는 1차 코일단(L1), 2차 코일단(L2) 및 3차 코일단(L3)을 포함하며, 1차 코일단(L1)과 2차 코일단(L2)이 제1 상호 인덕턴스(M12)로 결합되고, 2차 코일단(L2)과 3차 코일단(L3)이 제2 상호 인덕턴스(M23)로 결합되고, 1차 코일단(L1)과 3차 코일단(L3)이 제3 상호 인덕턴스(M13)로 결합되어 있다.
제2 트랜스포머는 4차 코일단(L4) 및 5차 코일단(L5)을 포함하며, 4차 코일단(L4)과 5차 코일단(L5)이 제4 상호 인덕턴스(M45)로 결합되어 있다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 1차 코일단(L1)과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합되어 있다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 2차 코일단(L2)과 연결되고, 게이트가 한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있다.
한 쌍의 콜피츠(colpitts) 트랜지스터(MCOL1, MCOL2)는 드레인이 4차 코일단(L4)과 연결되고, 게이트가 3차 코일단(L3)과 연결되고, 소스가 접지에 연결되어 있다.
5차 코일단(L5)은 일단이 접지에 연결되고, 타단이 부하(Load)에 연결되어 있다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 1차 코일단(L1)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 드레인에 연결되는 제1 교차 결합 트랜지스터(MC1)와, 드레인이 1차 코일단(L1)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 드레인에 연결되는 제2 교차 결합 트랜지스터(MC2)로 이루어진다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 2차 코일단(L2)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 게이트에 연결되는 제1 피드백 트랜지스터(Mfb1)와, 드레인이 2차 코일단(L2)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 게이트에 연결되는 제2 피드백 트랜지스터(Mfb2)로 이루어진다.
한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)는 드레인이 4차 코일단(L4)의 일단에 연결되고, 게이트가 3차 코일단(L3)의 일단에 연결되고, 소스가 접지에 연결되는 제1 콜피츠 트랜지스터(MCOL1)와, 드레인이 4차 코일단(L4)의 타단에 연결되고, 게이트가 3차 코일단(L3)의 타단에 연결되고, 소스가 접지에 연결되는 제2 콜피츠 트랜지스터(MCOL2)로 이루어진다.
1차 코일단(L1)의 공통 노드는 전원(VDD)에 연결되고, 1차 코일단(L1)을 통해 한 쌍의 교차 결합 트랜지스터(MC1, MC2)에 전원이 공급된다.
2차 코일단(L2)의 공통 노드는 전원(VDD)에 연결되고, 2차 코일단(L2)을 통해 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원이 공급된다.
3차 코일단(L3)의 공통 노드는 게이트 전원(VG)에 연결되고, 게이트 전원(VG)을 통해 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)의 게이트 바이어스 전압이 제어된다.
4차 코일단(L4)의 공통 노드는 전원(VDD)에 연결되고, 4차 코일단(L4)을 통해 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)에 전원이 공급된다.
도 2에서 가변 커패시터(Cvar1)를 제1 트랜스포머의 1차 코일단(L1)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar2)를 제1 트랜스포머의 2차 코일단(L2)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar3)를 제1 트랜스포머의 3차 코일단(L3)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar4)를 제2 트랜스포머의 4차 코일단(L4)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar5)를 제2 트랜스포머의 5차 코일단(L5)에 병렬로 연결할 경우, 가변 커패시터의 제어전압(Vcont)을 조절함으로써 신호발생기의 발진주파수를 제어할 수 있다.
도 3은 본 발명의 일 실시예에 따른 병렬 파워 결합 트랜스포머를 이용한 신호 발생기를 도시한 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 고출력 신호 발생기는 제1 발진부와 제2 발진부, 병렬 파워 결합 트랜스포머로 구성되어있다. 더욱 자세히는 제1 발진부의 교차 결합 트랜지스터(MC1, MC2), 제1 발진부의 피드백 트랜지스터(Mfb1, Mfb2), 제1 발진부의 콜피츠 트랜지스터(MCOL1, MCOL2), 제1 발진부의 제1 트랜스포머(L1, L2, L3), 제2 발진부의 교차 결합 트랜지스터(MC1’, MC2’), 제2 발진부의 피드백 트랜지스터(Mfb1’, Mfb2’), 제2 발진부의 콜피츠 트랜지스터(MCOL1’, MCOL2’), 제2 발진부의 제1 트랜스포머(L1’, L2’, L3’), 병렬 파워 결합 트랜스포머(L4, L4’, L5)를 포함한다.
제1, 2 발진부의 교차 결합 트랜지스터(MC1, MC2, MC1’, MC2’), 제1, 2 발진부의 피드백 트랜지스터(Mfb1, Mfb2, Mfb1’, Mfb2’), 제1, 2 발진부의 콜피츠 트랜지스터(MCOL1, MCOL2, MCOL1’, MCOL2’)는 NMOS 트랜지스터로 구현될 수 있다.
제1 발진부는 교차 결합 트랜지스터(MC1, MC2), 피드백 트랜지스터(Mfb1, Mfb2), 콜피츠 트랜지스터(MCOL1, MCOL2)와 제1 트랜스포머(L1, L2, L3)로 구성되어있다.
교차 결합 트랜지스터(MC1, MC2)는 게이트와 드레인이 교차 연결되어 있으며, 교차 연결된 양 단은 제1 트랜스포머의 1차 코일단(L1)의 양 단에 연결되어 있다.
피드백 트랜지스터(Mfb1, Mfb2)의 게이트는 교차 결합 트랜지스터(MC1, MC2)의 교차 연결된 양 단에 각각 연결되어 있고, 피드백 트랜지스터(Mfb1, Mfb2)의 드레인은 제1 트랜스포머의 2차 코일단(L2)의 양 단에 연결되어 있다.
콜피츠 트랜지스터(MCOL1, MCOL2)의 게이트는 제1 트랜스포머의 3차 코일단(L3)의 양 단에 연결되어 있으며, 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)의 드레인은 병렬 파워 결합 트랜스포머의 1-4차 코일단(L4)의 양 단에 연결되어 있다.
교차 결합 트랜지스터(MC1, MC2)의 소스와, 피드백 트랜지스터(Mfb1, Mfb2)의 소스와, 콜피츠 트랜지스터(MCOL1, MCOL2)의 소스는 접지에 연결된다.
제1 트랜스포머의 1차 코일단(L1)의 공통 노드와, 제1 트랜스포머의 2차 코일단(L2)의 공통 노드와, 병렬 파워 결합 트랜스포머의 1-4차 코일단(L4)의 공통 노드는 전원(VDD)에 연결되어, 교차 결합 트랜지스터(MC1, MC2), 피드백 트랜지스터(Mfb1, Mfb2), 콜피츠 트랜지스터(MCOL1, MCOL2)에 전원을 공급한다.
제1 트랜스포머의 3차 코일단(L3)의 공통 노드는 게이트 전압(VG)에 연결되어 콜피츠 트랜지스터(MCOL1, MCOL2)의 게이트 바이어스 전압을 조절한다.
제2 발진부는 교차 결합 트랜지스터(MC1', MC2’), 피드백 트랜지스터(Mfb1‘, Mfb2’), 콜피츠 트랜지스터(MCOL1’, MCOL2’)와 제1 트랜스포머(L1‘, L2’, L3‘)로 구성되어있다.
교차 결합 트랜지스터(MC1‘, MC2‘)는 게이트와 드레인이 교차 연결되어 있으며, 교차 연결된 양 단은 제1 트랜스포머의 1차 코일단(L1‘)의 양 단에 연결되어 있다.
피드백 트랜지스터(Mfb1‘, Mfb2‘)의 게이트는 교차 결합 트랜지스터(MC1‘, MC2‘)의 교차 연결된 양 단에 각각 연결되어 있고, 피드백 트랜지스터(Mfb1‘, Mfb2‘)의 드레인은 제1 트랜스포머의 2차 코일단(L2‘)의 양 단에 연결되어 있다.
콜피츠 트랜지스터(MCOL1’, MCOL2’)의 게이트는 제1 트랜스포머의 3차 코일단(L3‘)의 양 단에 연결되어 있으며, 콜피츠 트랜지스터(MCOL1’, MCOL2’)의 드레인은 병렬 파워 결합 트랜스포머의 2-4차 코일단(L4‘)의 양 단에 연결되어 있다.
교차 결합 트랜지스터(MC1‘, MC2‘)의 소스와, 피드백 트랜지스터(Mfb1‘, Mfb2‘)의 소스와, 콜피츠 트랜지스터(MCOL1’, MCOL2’)의 소스는 접지에 연결된다.
제1 트랜스포머의 1차 코일단(L1‘)의 공통 노드와, 제1 트랜스포머의 2차 코일단(L2‘)의 공통 노드와, 병렬 파워 결합 트랜스포머의 2-4차 코일단(L4‘)의 공통 노드는 전원(VDD)에 연결되어, 교차 결합 트랜지스터(MC1‘, MC2‘), 피드백 트랜지스터(Mfb1‘, Mfb2‘), 콜피츠 트랜지스터(MCOL1’, MCOL2’)에 전원을 공급한다.
제1 트랜스포머의 3차 코일단(L3‘)의 공통 노드는 게이트 전압(VG)에 연결되어 콜피츠 트랜지스터(MCOL1’, MCOL2’)의 게이트 바이어스 전압을 조절한다.
병렬 파워 결합 트랜스포머의 5차 코일단(L5)의 한 끝은 접지에 연결되고 다른 한 끝은 부하(Load)에 연결된다.
제1 발진부에서 제1 트랜스포머의 1차 코일단(L1)과 제1 트랜스포머의 2차 코일단(L2)은 상호 인덕턴스(M12)로 결합되어 있으며, 제1 트랜스포머의 1차 코일단(L1)과 제1 트랜스포머의 3차 코일단(L3)은 상호 인덕턴스(M13)로 결합되어 있으며, 제1 트랜스포머의 2차 코일단(L2)과 제1 트랜스포머의 3차 코일단(L3)는 상호 인덕턴스(M23)로 결합되어 있다.
제2 발진부에서 제1 트랜스포머의 1차 코일단(L1‘)과 제1 트랜스포머의 2차 코일단(L2’)은 상호 인덕턴스(M12‘)로 결합되어 있으며, 제1 트랜스포머의 1차 코일단(L1’)과 제1 트랜스포머의 3차 코일단(L3‘)는 상호 인덕턴스(M13’)로 결합되어 있으며, 제1 트랜스포머의 2차 코일단(L2‘)과 제1 트랜스포머의 3차 코일단(L3’)은 상호 인덕턴스(M23‘)로 결합되어 있다.
병렬 파워 결합 트랜스포머의 1-4차 코일단(L4)와 병렬 파워 결합 트랜스포머의 5차 코일단(L5)는 상호 인덕턴스(M45)로 결합되어 있으며, 병렬 파워 결합 트랜스포머의 2-4차 코일단(L4‘)과 병렬 파워 결합 트랜스포머의 5차 코일단(L5)은 상호 인덕턴스(M45’)로 결합되어 있다.
본 발명에서 병렬 파워 결합 트랜스포머(L4, L4’, L5)의 1-4차 코일단(L4) 또는 2-4차 코일단(L4’)의 개수를 증가시키면 출력단에 결합되는 핵심 발진부의 개수를 다수 개로 증가시킬 수 있다.
도 3의 실시예에서 고주파 및 고출력 신호 발생기는 제1 발진부와, 제2 발진부와, 제1 발진부 및 제2 발진부와 병렬 파워 결합되어 있는 병렬 파워 결합 트랜스포머(L4, L4', L5)를 포함한다.
제1 발진부는 제1-1 트랜스포머, 제1 한 쌍의 교차 결합 트랜지스터(MC1, MC2), 제1 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2) 및 제1 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)를 포함한다.
제1-1 트랜스포머는 1-1차 코일단(L1), 1-2차 코일단(L2) 및 1-3차 코일단(L3)을 포함하며, 1-1차 코일단(L1)과 1-2차 코일단(L2)이 제1-1 상호 인덕턴스(M12)로 결합되고, 1-2차 코일단(L2)과 1-3차 코일단(L3)이 제1-2 상호 인덕턴스(M23)로 결합되고, 1-1차 코일단(L1)과 1-3차 코일단(L3)이 제1-3 상호 인덕턴스(M13)로 결합되어 있다.
제1 한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 1-1차 코일단(L1)과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합되어 있다.
제1 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 1-2차 코일단(L2)과 연결되고, 게이트가 제1 한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있다.
제1 한 쌍의 콜피츠(colpitts) 트랜지스터(MCOL1, MCOL2)는 드레인이 1-4차 코일단(L4)과 연결되고, 게이트가 1-3차 코일단(L3)과 연결되고, 소스가 접지에 연결되어 있다.
제2 발진부는 제2-1 트랜스포머, 제2 한 쌍의 교차 결합 트랜지스터(MC1', MC2'), 제2 한 쌍의 피드백 트랜지스터(Mfb1', Mfb2') 및 제2 한 쌍의 콜피츠 트랜지스터(MCOL1', MCOL2')를 포함한다.
제2-1 트랜스포머는 2-1차 코일단(L1'), 2-2차 코일단(L2') 및 2-3차 코일단(L3')을 포함하며, 2-1차 코일단(L1')과 2-2차 코일단(L2')이 제2-1 상호 인덕턴스(M12')로 결합되고, 2-2차 코일단(L2')과 2-3차 코일단(L3')이 제2-2 상호 인덕턴스(M23')로 결합되고, 2-1차 코일단(L1')과 2-3차 코일단(L3')이 제2-3 상호 인덕턴스(M13')로 결합되어 있다.
제2 한 쌍의 교차 결합 트랜지스터(MC1', MC2')는 드레인이 2-1차 코일단(L1')과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합되어 있다.
제2 한 쌍의 피드백 트랜지스터(Mfb1', Mfb2')는 드레인이 2-2차 코일단(L2')과 연결되고, 게이트가 제2 한 쌍의 교차 결합 트랜지스터(MC1', MC2')의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있다.
제2 한 쌍의 콜피츠(colpitts) 트랜지스터(MCOL1', MCOL2')는 드레인이 2-4차 코일단(L4')과 연결되고, 게이트가 2-3차 코일단(L3')과 연결되고, 소스가 접지에 연결되어 있다.
병렬 파워 결합 트랜스포머는 1-4차 코일단(L4), 2-4차 코일단(L4') 및 5차 코일단(L5)을 포함하며, 1-4차 코일단(L4)과 5차 코일단(L5)이 제1-4 상호 인덕턴스(M45)로 결합되고, 2-4차 코일단(L4')과 5차 코일단(L5)이 제2-4 상호 인덕턴스(M45')로 결합되어 있다.
5차 코일단(L5)은 일단이 접지에 연결되고, 타단이 부하(Load)에 연결되어 있다.
제1 한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 1-1차 코일단(L1)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-2 교차 결합 트랜지스터(MC2)의 드레인에 연결되는 제1-1 교차 결합 트랜지스터(MC1)와, 드레인이 1-1차 코일단(L1)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-1 교차 결합 트랜지스터(MC1)의 드레인에 연결되는 제1-2 교차 결합 트랜지스터(MC2)로 이루어진다.
제1 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 1-2차 코일단(L2)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-1 교차 결합 트랜지스터(MC1)의 게이트에 연결되는 제1-1 피드백 트랜지스터(Mfb1)와, 드레인이 1-2차 코일단(L2)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-2 교차 결합 트랜지스터(MC2)의 게이트에 연결되는 제1-2 피드백 트랜지스터(Mfb2)로 이루어진다.
제1 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)는 드레인이 1-4차 코일단(L4)의 일단에 연결되고, 게이트가 1-3차 코일단(L3)의 일단에 연결되고, 소스가 접지에 연결되는 제1-1 콜피츠 트랜지스터(MCOL1)와, 드레인이 1-4차 코일단(L4)의 타단에 연결되고, 게이트가 1-3차 코일단(L3)의 타단에 연결되고, 소스가 접지에 연결되는 제1-2 콜피츠 트랜지스터(MCOL2)로 이루어진다.
1-1차 코일단(L1)의 공통 노드는 전원(VDD)에 연결되고, 1-1차 코일단(L1)을 통해 제1 한 쌍의 교차 결합 트랜지스터(MC1, MC2)에 전원이 공급된다.
1-2차 코일단(L2)의 공통 노드는 전원(VDD)에 연결되고, 1-2차 코일단(L2)을 통해 제1 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원이 공급된다.
1-3차 코일단(L3)의 공통 노드는 게이트 전원(VG)에 연결되고, 게이트 전원(VG)을 통해 제1 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)의 게이트 바이어스 전압이 제어된다.
1-4차 코일단(L4)의 공통 노드는 전원(VDD)에 연결되고, 1-4차 코일단(L4)을 통해 제1 한 쌍의 콜피츠 트랜지스터(MCOL1, MCOL2)에 전원이 공급된다.
제2 한 쌍의 교차 결합 트랜지스터(MC1', MC2')는 드레인이 2-1차 코일단(L1')의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-2 교차 결합 트랜지스터(MC2')의 드레인에 연결되는 제2-1 교차 결합 트랜지스터(MC1')와, 드레인이 2-1차 코일단(L1')의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-1 교차 결합 트랜지스터(MC1')의 드레인에 연결되는 제2-2 교차 결합 트랜지스터(MC2')로 이루어진다.
제2 한 쌍의 피드백 트랜지스터(Mfb1', Mfb2')는 드레인이 2-2차 코일단(L2')의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-1 교차 결합 트랜지스터(MC1')의 게이트에 연결되는 제2-1 피드백 트랜지스터(Mfb1')와, 드레인이 2-2차 코일단(L2')의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-2 교차 결합 트랜지스터(MC2')의 게이트에 연결되는 제2-2 피드백 트랜지스터(Mfb2')로 이루어진다.
제2 한 쌍의 콜피츠 트랜지스터(MCOL1', MCOL2')는 드레인이 2-4차 코일단(L4')의 일단에 연결되고, 게이트가 2-3차 코일단(L3')의 일단에 연결되고, 소스가 접지에 연결되는 제2-1 콜피츠 트랜지스터(MCOL1')와, 드레인이 2-4차 코일단(L4')의 타단에 연결되고, 게이트가 2-3차 코일단(L3')의 타단에 연결되고, 소스가 접지에 연결되는 제2-2 콜피츠 트랜지스터(MCOL2')로 이루어진다.
2-1차 코일단(L1')의 공통 노드는 전원(VDD)에 연결되고, 2-1차 코일단(L1')을 통해 제2 한 쌍의 교차 결합 트랜지스터(MC1', MC2')에 전원이 공급된다.
2-2차 코일단(L2')의 공통 노드는 전원(VDD)에 연결되고, 2-2차 코일단(L2')을 통해 제2 한 쌍의 피드백 트랜지스터(Mfb1', Mfb2')에 전원이 공급된다.
2-3차 코일단(L3')의 공통 노드는 게이트 전원(VG)에 연결되고, 게이트 전원(VG)을 통해 제2 한 쌍의 콜피츠 트랜지스터(MCOL1', MCOL2')의 게이트 바이어스 전압이 제어된다.
2-4차 코일단(L4')의 공통 노드는 전원(VDD)에 연결되고, 2-4차 코일단(L4')을 통해 제2 한 쌍의 콜피츠 트랜지스터(MCOL1', MCOL2')에 전원이 공급된다.
도 3에서 가변 커패시터(Cvar1)를 제1 발진부의 제1 트랜스포머의 1차 코일단(L1)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar2)를 제1 발진부의 제1 트랜스포머의 2차 코일단(L2)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar3)를 제1 발진부의 제1 트랜스포머의 3차 코일단(L3)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar4)를 병렬 파워 결합 트랜스포머의 1-4차 코일단(L4)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar1’)를 제2 발진부의 제1 트랜스포머의 1차 코일단(L1’)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar2’)를 제2 발진부의 제1 트랜스포머의 2차 코일단(L2’)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar3’)를 제2 발진부의 제1 트랜스포머의 3차 코일단(L3’)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar4’)를 병렬 파워 결합 트랜스포머의 2-4차 코일단(L4’)에 병렬로 연결하거나, 또는 가변 커패시터(Cvar5)를 병렬 파워 결합 트랜스포머의 3차 코일단(L5)에 병렬로 연결할 경우, 가변 커패시터의 제어전압(Vcont)을 조절함으로써 신호 발생기의 발진주파수를 제어할 수 있다.
인덕터가 연결된 종래의 교차 결합 발진기와 본 발명의 트랜스포머 피드백 구조의 발진주파수를 비교해 보면 아래의 수식과 같다. 즉, 수학식 1은 종래의 교차 결합 발진기의 발진주파수를 나타내는 수식이고, 수학식 2는 본 발명의 트랜스포머 피드백 구조의 발진주파수를 나타내는 수식이다. 여기서, 커패시터 감소의 공정한 비교를 위해 인덕터(L)는 2(L+M)으로 정한다.
Figure pat00001
Figure pat00002
위의 수식에서와 같이 트랜스포머 피드백 구조를 이용함으로써, 인덕터의 기생 커패시터(Cp)와 출력단의 로드 커패시터(CL)의 영향이 각각 1/2배, 1/4배만큼 감소하므로, 더 높은 주파수에서 발진이 가능하다.
또한 본 발명의 일 실시예에 따른 고주파 및 고출력 신호발생기는 로드 커패시터(CL)가 발진 코어에 바로 연결되어있지 않고, 트랜스포머의 결합을 통해서 보이기 때문에, 트랜스포머의 결합 상수에 비례해서 핵심 발진부에서 보이는 기생 커패시터의 크기를 줄일 수 있으므로, 더 높은 주파수에서 발진할 수 있다는 장점이 있다.
도 2는 본 발명의 일 실시예에 따른 고주파 및 고출력 신호발생기를 도시한 것이다. 좀 더 자세하게는 출력단을 차동-단일 변환 트랜스포머를 이용하여 구성한 것이다. 차동 출력 전압이 단일 출력 전압으로 변환되므로 차동 출력 전압(V1)과 단일 출력 전압(V2) 사이의 관계는 2V1=V2 이 되기 때문에 출력 파워가 증가함을 알 수 있다.
도 3은 본 발명의 일 실시예에 따른 고주파 및 고출력 신호발생기를 도시한 것이다. 좀 더 자세하게는 출력단을 병렬 파워 결합 트랜스포머를 이용하여 구성한 것이다. 두 개 이상의 발진 코어의 출력 파워가 합쳐지기 때문에, 출력 파워가 증가함을 알 수 있다. 각 발진 코어의 출력 파워(P1)과 출력단에서의 파워(P2) 사이의 관계를 수식적으로 살펴보면 다음과 같다.
Figure pat00003
도 4는 본 발명의 일 실시예에 따른 병렬 파워 결합 트랜스포머의 등가회로를 도시한 도면이다.
도 4에서 보는 바와 같이, 병렬 파워 결합 트랜스포머의 권선비를 1:1이라고 가정하고, 병렬 파워 결합 트랜스포머에 연결된 발진 코어의 수가 N이라고 가정한다. 위의 수식에 의해서 병렬 파워 결합 트랜스포머를 사용하면 발진 코어가 N개일 때 출력단에서의 출력 파워는 2N배로 증가하는 것을 알 수 있다.
도 5는 본 발명의 일 실시예에 따른 고주파 및 고출력 신호 발생기가 포함된 의료영상 장치를 개략적으로 도시한 블록도이다. 도 5는 본 발명의 고주파 및 고출력 신호 발생기를 의학영상 장치 등에 쓰이는 THz 신호원으로 사용한 예를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 고주파 및 고출력 신호 발생기가 포함된 신호 송수신기를 개략적으로 도시한 블록도이다. 도 6은 도 2에 예시된 본 발명의 고주파 및 고출력 신호 발생기를 국부 발진기(local oscillator)로 사용한 신호 송수신기를 개략적으로 도시한 것이다. 본 발명의 고주파 및 고출력 신호 발생기를 이용함으로써 고주파 신호 송수신이 가능하다.
이처럼, 본 발명의 고주파 및 고출력 신호 발생기는 신호 송수신기, 의료 영상 장치 등 다양한 관련 분야에서 응용될 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
MC1 제1 발진부의 제1 교차 결합 트랜지스터
MC2 제1 발진부의 제2 교차 결합 트랜지스터
Mfb1 제1 발진부의 제1 피드백 트랜지스터
Mfb2 제1 발진부의 제2 피드백 트랜지스터
MCOL1 제1 발진부의 제1 콜피츠 트랜지스터
MCOL2 제1 발진부의 제2 콜피츠 트랜지스터
L1 제1 발진부의 제1 트랜스포머의 1차 코일단
L2 제1 발진부의 제1 트랜스포머의 2차 코일단
L3 제1 발진부의 제1 트랜스포머의 3차 코일단
L4 1-4차 코일단
MC1' 제2 발진부의 제1 교차 결합 트랜지스터
MC2' 제2 발진부의 제2 교차 결합 트랜지스터
Mfb1' 제2 발진부의 제1 피드백 트랜지스터
Mfb2' 제2 발진부의 제2 피드백 트랜지스터
MCOL1' 제2 발진부의 제1 콜피츠 트랜지스터
MCOL2' 제2 발진부의 제2 콜피츠 트랜지스터
L1' 제2 발진부의 제1 트랜스포머의 1차 코일단
L2' 제2 발진부의 제1 트랜스포머의 2차 코일단
L3' 제2 발진부의 제1 트랜스포머의 3차 코일단
L4' 2-4차 코일단
L5 5차 코일단

Claims (25)

1차 코일단, 2차 코일단 및 3차 코일단을 포함하며, 1차 코일단과 2차 코일단이 제1 상호 인덕턴스로 결합되고, 2차 코일단과 3차 코일단이 제2 상호 인덕턴스로 결합되고, 1차 코일단과 3차 코일단이 제3 상호 인덕턴스로 결합되어 있는 제1 트랜스포머;
4차 코일단 및 5차 코일단을 포함하며, 4차 코일단과 5차 코일단이 제4 상호 인덕턴스로 결합되어 있는 제2 트랜스포머;
드레인이 상기 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 한 쌍의 피드백 트랜지스터; 및
드레인이 상기 4차 코일단과 연결되고, 게이트가 상기 3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 한 쌍의 콜피츠(colpitts) 트랜지스터
를 포함하는 고주파 및 고출력 신호 발생기.
청구항 1에 있어서,
상기 5차 코일단은 일단이 접지에 연결되고, 타단이 부하(Load)에 연결되어 있는 것임을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 2에 있어서,
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와,
드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 3에 있어서,
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와,
드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 4에 있어서,
상기 한 쌍의 콜피츠 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 4차 코일단의 일단에 연결되고, 게이트가 상기 3차 코일단의 일단에 연결되고, 소스가 접지에 연결되는 제1 콜피츠 트랜지스터와,
드레인이 상기 4차 코일단의 타단에 연결되고, 게이트가 상기 3차 코일단의 타단에 연결되고, 소스가 접지에 연결되는 제2 콜피츠 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 1에 있어서,
상기 1차 코일단의 공통 노드는 전원에 연결되고, 상기 1차 코일단을 통해 상기 한 쌍의 교차 결합 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 1에 있어서,
상기 2차 코일단의 공통 노드는 전원에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 1에 있어서,
상기 3차 코일단의 공통 노드는 게이트 전원에 연결되고, 상기 게이트 전원을 통해 상기 한 쌍의 콜피츠 트랜지스터의 게이트 바이어스 전압이 제어되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 1에 있어서,
상기 4차 코일단의 공통 노드는 전원에 연결되고, 상기 4차 코일단을 통해 상기 한 쌍의 콜피츠 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
제1 발진부와, 제2 발진부와, 상기 제1 발진부 및 제2 발진부와 병렬 파워 결합되어 있는 병렬 파워 결합 트랜스포머를 포함하되,
상기 제1 발진부는,
1-1차 코일단, 1-2차 코일단 및 1-3차 코일단을 포함하며, 1-1차 코일단과 1-2차 코일단이 제1-1 상호 인덕턴스로 결합되고, 1-2차 코일단과 1-3차 코일단이 제1-2 상호 인덕턴스로 결합되고, 1-1차 코일단과 1-3차 코일단이 제1-3 상호 인덕턴스로 결합되어 있는 제1-1 트랜스포머;
드레인이 상기 1-1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 제1 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 1-2차 코일단과 연결되고, 게이트가 상기 제1 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 제1 한 쌍의 피드백 트랜지스터; 및
게이트가 상기 1-3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 제1 한 쌍의 콜피츠(colpitts) 트랜지스터를 포함하고,
상기 제2 발진부는,
2-1차 코일단, 2-2차 코일단 및 2-3차 코일단을 포함하며, 2-1차 코일단과 2-2차 코일단이 제2-1 상호 인덕턴스로 결합되고, 2-2차 코일단과 2-3차 코일단이 제2-2 상호 인덕턴스로 결합되고, 2-1차 코일단과 2-3차 코일단이 제2-3 상호 인덕턴스로 결합되어 있는 제2-1 트랜스포머;
드레인이 상기 2-1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 제2 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 2-2차 코일단과 연결되고, 게이트가 상기 제2 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되어 있는 제2 한 쌍의 피드백 트랜지스터; 및
게이트가 상기 2-3차 코일단과 연결되고, 소스가 접지에 연결되어 있는 제2 한 쌍의 콜피츠(colpitts) 트랜지스터를 포함하고,
상기 병렬 파워 결합 트랜스포머는 1-4차 코일단, 2-4차 코일단 및 5차 코일단을 포함하며, 상기 1-4차 코일단과 5차 코일단이 제1-4 상호 인덕턴스로 결합되고, 상기 2-4차 코일단과 5차 코일단이 제2-4 상호 인덕턴스로 결합되어 있으며,
상기 제1 한 쌍의 콜피츠 트랜지스터는 드레인이 상기 1-4차 코일단에 연결되고,
상기 제2 한 쌍의 콜피츠 트랜지스터는 드레인이 상기 2-4차 코일단에 연결되어 있는 것임을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 10에 있어서,
상기 5차 코일단은 일단이 접지에 연결되고, 타단이 부하(Load)에 연결되어 있는 것임을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 11에 있어서,
상기 제1 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 1-1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-2 교차 결합 트랜지스터의 드레인에 연결되는 제1-1 교차 결합 트랜지스터와,
드레인이 상기 1-1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1-1 교차 결합 트랜지스터의 드레인에 연결되는 제1-2 교차 결합 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 12에 있어서,
상기 제1 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 1-2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1-1 교차 결합 트랜지스터의 게이트에 연결되는 제1-1 피드백 트랜지스터와,
드레인이 상기 1-2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1-2 교차 결합 트랜지스터의 게이트에 연결되는 제1-2 피드백 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 13에 있어서,
상기 제1 한 쌍의 콜피츠 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 1-4차 코일단의 일단에 연결되고, 게이트가 상기 1-3차 코일단의 일단에 연결되고, 소스가 접지에 연결되는 제1-1 콜피츠 트랜지스터와,
드레인이 상기 1-4차 코일단의 타단에 연결되고, 게이트가 상기 1-3차 코일단의 타단에 연결되고, 소스가 접지에 연결되는 제1-2 콜피츠 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 10에 있어서,
상기 1-1차 코일단의 공통 노드는 전원에 연결되고, 상기 1-1차 코일단을 통해 상기 제1 한 쌍의 교차 결합 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 10에 있어서,
상기 1-2차 코일단의 공통 노드는 전원에 연결되고, 상기 1-2차 코일단을 통해 상기 제1 한 쌍의 피드백 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 10에 있어서,
상기 1-3차 코일단의 공통 노드는 게이트 전원에 연결되고, 상기 게이트 전원을 통해 상기 제1 한 쌍의 콜피츠 트랜지스터의 게이트 바이어스 전압이 제어되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 10에 있어서,
상기 1-4차 코일단의 공통 노드는 전원에 연결되고, 상기 1-4차 코일단을 통해 상기 제1 한 쌍의 콜피츠 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 11에 있어서,
상기 제2 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 2-1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-2 교차 결합 트랜지스터의 드레인에 연결되는 제2-1 교차 결합 트랜지스터와,
드레인이 상기 2-1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2-1 교차 결합 트랜지스터의 드레인에 연결되는 제2-2 교차 결합 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 19에 있어서,
상기 제2 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 2-2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2-1 교차 결합 트랜지스터의 게이트에 연결되는 제2-1 피드백 트랜지스터와,
드레인이 상기 2-2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2-2 교차 결합 트랜지스터의 게이트에 연결되는 제2-2 피드백 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 20에 있어서,
상기 제2 한 쌍의 콜피츠 트랜지스터는 NMOS 트랜지스터로서,
드레인이 상기 2-4차 코일단의 일단에 연결되고, 게이트가 상기 2-3차 코일단의 일단에 연결되고, 소스가 접지에 연결되는 제2-1 콜피츠 트랜지스터와,
드레인이 상기 2-4차 코일단의 타단에 연결되고, 게이트가 상기 2-3차 코일단의 타단에 연결되고, 소스가 접지에 연결되는 제2-2 콜피츠 트랜지스터로 이루어지는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
청구항 10에 있어서,
상기 2-1차 코일단의 공통 노드는 전원에 연결되고, 상기 2-1차 코일단을 통해 상기 제2 한 쌍의 교차 결합 트랜지스터에 전원이 공급되는 것을 특징으로 하는 고주파 및 고출력 신호 발생기.
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