KR101678786B1 - Ｒｆ 부성 저항 탱크와 트랜스포머 피드백을 이용한 주입동기 주파수 분배기 - Google Patents

Ｒｆ 부성 저항 탱크와 트랜스포머 피드백을 이용한 주입동기 주파수 분배기 Download PDF

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Abstract

본 발명의 제1 실시예에 따른 주입동기 주파수 분배기는 1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머, 드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터, 드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터, 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터 및 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되고, 상기 인덕터와 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함한다. 본 발명에 의하면, RF 부성 저항 탱크와 트랜스포머 피드백을 이용하여 주입동기 주파수 분배기를 제안함으로써, 고주파수에서 동작이 가능하다는 효과가 있다.

Description

ＲＦ 부성 저항 탱크와 트랜스포머 피드백을 이용한 주입동기 주파수 분배기{INJECTION-LOCKED FREQUENCY DIVIDER USING RF NEGATIVE RESISTANCE TANK AND TRANSFORMER FEEDBACK}
본 발명은 CMOS 공정을 이용한 고주파 주입동기 주파수 분배기에 관한 것으로서, 더욱 상세하게는 RF 부성 저항 탱크와 트랜스포머 피드백을 이용한 주입동기 주파수 분배기 및 이를 이용한 광대역 통신 장치에 관한 것이다.
최근에 CMOS 공정을 이용하여 테라헤르츠(Terahertz, THz) 영역에서 동작하는 송수신기(Transceiver)에 대한 연구가 많이 진행되면서, 고주파 영역에서 동작하는 위상동기루프회로(Phase-locked loop; PLL)의 동작 주파수를 높이는 연구가 많이 진행되고 있다. 이러한 위상동기루프회로를 구성하는 여러 블록 중에 핵심적인 역할을 하는 것이 주파수 분배기이다.
주파수 분배기의 종류에는 크게 고정 주파수 분배기(Static frequency divider), 재생성 주파수 분배기(Regenerative frequency divider) 그리고 주입동기 주파수 분배기(Injection-locked frequency divider; ILFD)가 있다.
고정 주파수 분배기는 넓은 동기 범위(locking range)를 갖는다는 장점이 있지만, 고주파 영역에서 동작하기 위해서는 전력 소모가 크다는 단점이 있다. 반면 주입동기 주파수 분배기는 고주파에서 동작이 가능하며 전력 소모도 비교적 작다는 장점이 있다. 하지만 높은 주파수에서 동작시키기 위해서는 인덕터와 트랜지스터의 기생 커패시터를 줄여야만 한다.
도 1은 종래의 교차 결합 발진기 구조를 이용한 주입동기 주파수 분배기를 도시한 도면이다.
도 1을 참조하면, 종래의 교차 결합 발진기 구조를 이용한 주입동기 주파수 분배기는 동작주파수가 교차 결합 트랜지스터(MC)의 기생 커패시터와 인덕터(L)의 기생 커패시터로 인해 최대 동작주파수의 한계가 있다는 단점이 있다.
대한민국 공개특허 10-2011-0011512
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, RF 부성 저항 탱크와 트랜스포머 피드백을 이용하여 고주파수에서 동작하는 주입동기 주파수 분배기 구조를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 피드백 트랜지스터와 트랜스포머를 이용하여 높은 출력 파워를 갖는 주입동기 주파수 분배기 구조를 제안하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 주입동기 주파수 분배기는 1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머, 드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터, 드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터, 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터 및 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되고, 상기 인덕터와 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함한다.
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어질 수 있다.
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어될 수 있다.
상기 입력 트랜지스터는 드레인이 상기 제1 부성 저항 트랜지스터의 게이트와 상기 인덕터의 일단 사이에 연결되고, 소스가 상기 제2 부성 저항 트랜지스터의 게이트와 상기 인덕터의 타단 사이에 연결될 수 있다.
상기 입력 트랜지스터는 소스가 상기 제1 부성 저항 트랜지스터의 게이트와 상기 인덕터의 일단 사이에 연결되고, 드레인이 상기 제2 부성 저항 트랜지스터의 게이트와 상기 인덕터의 타단 사이에 연결될 수 있다.
상기 트랜스포머의 2차 코일단의 공통노드는 전원(VDD)에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급될 수 있다.
본 발명의 제2 실시예에 따른 주입동기 주파수 분배기는 1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머, 드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터, 드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터, 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터 및 상기 트랜스포머의 1차 코일단과 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함한다.
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어질 수 있다.
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어될 수 있다.
상기 입력 트랜지스터는 드레인이 상기 1차 코일단의 일단과 상기 1차 교차 결합 트랜지스터의 드레인 사이에 연결되고, 소스가 상기 1차 코일단의 타단과 상기 2차 교차 결합 트랜지스터의 드레인 사이에 연결될 수 있다.
상기 입력 트랜지스터는 소스가 상기 1차 코일단의 일단과 상기 1차 교차 결합 트랜지스터의 드레인 사이에 연결되고, 드레인이 상기 1차 코일단의 타단과 상기 2차 교차 결합 트랜지스터의 드레인 사이에 연결될 수 있다.
상기 트랜스포머의 2차 코일단의 공통노드는 전원(VDD)에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급될 수 있다.
본 발명의 제3 실시예에 따른 주입동기 주파수 분배기는 1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머, 드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터, 드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터, 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터 및 PMOS 트랜지스터로서, 소스에 전원(VDD)이 연결되고, 드레인이 상기 한 쌍의 부성저항 트랜지스터의 드레인에 연결되고, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함한다.
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어질 수 있다.
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 입력 트랜지스터의 드레인에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 상기 입력 트랜지스터의 드레인에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어질 수 있다.
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어될 수 있다.
상기 트랜스포머의 2차 코일단의 공통노드는 전원(VDD)에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급될 수 있다.
본 발명에 의하면, RF 부성 저항 탱크와 트랜스포머 피드백을 이용하여 주입동기 주파수 분배기를 제안함으로써, 고주파수에서 동작이 가능하다는 효과가 있다.
또한, 본 발명에 의하면 입력 트랜지스터를 핵심 발진부에 연결할수록 입력 주파수에 대한 민감성이 증가하여, 동기 범위(locking range)를 증가시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 피드백 트랜지스터와 트랜스포머를 이용하여 출력 파워를 증가시킬 수 있는 효과가 있다.
도 1은 종래의 교차 결합 발진기 구조를 이용한 주입동기 주파수 분배기를 도시한 도면이다.
도 2는 본 발명의 제1 실시예에 따라 핵심 발진부인 RF 부성 저항 탱크 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 3은 본 발명의 제2 실시예에 따라 트랜스포머 피드백 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 4는 본 발명의 제3 실시예에 따라 부성 저항 트랜지스터의 드레인 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 5는 종래의 RF 부성 저항 회로와 그 입력 임피던스를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 주입동기 주파수 분배기가 포함된 신호 송수신기를 개략적으로 도시한 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2 내지 도 4는 본 발명에 따른 RF 부성 저항 탱크와 트랜스포머 피드백을 이용한 주입동기 주파수 분배기의 실시예를 도시한 것으로서, 본 발명에서는 세 가지의 실시예를 제안하기로 한다. 도 2는 핵심 발진부인 RF 부성 저항 탱크 부분에 주입동기를 하는 회로이고, 도 3은 트랜스포머 피드백 부분에 주입동기를 하는 회로이고, 도 4는 부성 저항 트랜지스터의 드레인 부분에 주입동기를 하는 회로이다.
도 2는 본 발명의 제1 실시예에 따른 핵심 발진부인 RF 부성 저항 탱크 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 트랜스포머 피드백 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 4는 본 발명의 제3 실시예에 따른 부성 저항 트랜지스터의 드레인 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 2 내지 도 4를 참조하면, 본 발명의 주입동기 주파수 분배기는 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2), 한 쌍의 교차 결합 트랜지스터(MC1, MC2), 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2), 입력 트랜지스터(Minj), 인덕터(L1), 트랜스포머(L2, L3)를 포함한다.
한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)와 인덕터(L1)는 핵심 발진부를 구성한다.
도 2 및 도 3의 실시예에서, 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2), 한 쌍의 교차 결합 트랜지스터(MC1, MC2), 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2), 입력 트랜지스터(Minj)는 NMOS(N channel Metal Oxide Semiconductor) 트랜지스터(transistor)로 구현된다.
도 4의 실시예에서, 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2), 한 쌍의 교차 결합 트랜지스터(MC1, MC2), 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 NMOS 트랜지스터로 구현되고, 입력 트랜지스터(Minj)는 PMOS(P channel Metal Oxide Semiconductor) 트랜지스터로 구현된다.
도 2 내지 도 4에서 교차 결합 트랜지스터(MC1)는 PMOS 트랜지스터로도 구성이 가능하다. 이 때 PMOS 트랜지스터의 소스는 전원(VDD)에 연결되어 PMOS 트랜지스터와 교차 결합 트랜지스터(MC2)에 전원을 공급한다.
도 2는 본 발명의 제1 실시예에 따른 핵심 발진부인 RF 부성 저항 탱크 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 2의 실시예에서, RF 부성 저항 부분에 주입동기를 하는 주파수 분배기는 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 드레인이 전원(VDD)에 연결되어, 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2), 한 쌍의 교차 결합 트랜지스터(MC1, MC2)에 전원이 공급된다.
부성 저항 트랜지스터(MNR1)의 게이트는 입력 트랜지스터(Minj)의 드레인 또는 소스와, 인덕터(L1)의 한 끝에 연결되며, 부성 저항 트랜지스터(MNR2)의 게이트는 입력 트랜지스터(Minj)의 소스 또는 드레인과, 인덕터(L1)의 다른 한 끝에 연결된다.
인덕터(L1)의 공통 노드는 게이트 전압(VG)에 연결되어 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 게이트 바이어스 전압을 제어한다.
본 발명에서 주파수 분배기에 사용되는 입력 트랜지스터(Minj)는 전체 회로가 좌우 대칭인 특성상 드레인과 소스가 바뀌어도 무방하다.
부성 저항 트랜지스터(MNR1)의 소스는 교차 결합 트랜지스터(MC1)의 드레인과, 교차 결합 트랜지스터(MC2)의 게이트와, 트랜스포머의 1차 코일단(L2)의 한 끝에 연결된다.
부성 저항 트랜지스터(MNR2)의 소스는 교차 결합 트랜지스터(MC2)의 드레인과, 교차 결합 트랜지스터(MC1)의 게이트와, 트랜스포머의 1차 코일단(L2)의 다른 한 끝에 연결된다.
교차 결합 트랜지스터(MC1)의 드레인은 교차 결합 트랜지스터(MC2)의 게이트와, 부성 저항 트랜지스터(MNR1)의 소스와, 트랜스포머의 1차 코일단(L2)의 한 끝에 연결된다.
교차 결합 트랜지스터(MC2)의 드레인은 교차 결합 트랜지스터(MC1)의 게이트와, 부성 저항 트랜지스터(MNR2)의 소스와, 트랜스포머의 1차 코일단(L2)의 다른 한 끝에 연결된다.
피드백 트랜지스터(Mfb1)의 게이트는 교차 결합 트랜지스터(MC1)의 게이트와, 교차 결합 트랜지스터(MC2)의 드레인과, 부성 저항 트랜지스터(MNR2)의 소스와, 트랜스포머의 1차 코일단(L2)의 한 끝에 연결된다.
피드백 트랜지스터(Mfb2)의 게이트는 교차 결합 트랜지스터(MC2)의 게이트와, 교차 결합 트랜지스터(MC1)의 드레인과, 부성 저항 트랜지스터(MNR1)의 소스와, 트랜스포머의 1차 코일단(L2)의 다른 한 끝에 연결된다.
피드백 트랜지스터(Mfb1)의 드레인은 트랜스포머의 2차 코일단(L3)의 한 끝에 연결되어 있으며, 피드백 트랜지스터(Mfb2)의 드레인은 트랜스포머의 2차 코일단(L3)의 다른 한 끝에 연결되어 있다.
트랜스포머의 2차 코일단(L3)의 공통노드는 전원(VDD)에 연결되어 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원을 공급한다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 소스와 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)의 소스는 접지에 연결된다.
트랜스포머의 1차 코일단(L2)과 2차 코일단(L3)은 상호인덕턴스(M)로 결합 되어 있다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 트랜스포머의 1차 코일단(L2)과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합되어 있다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 트랜스포머의 2차 코일단(L3)과 연결되고, 게이트가 한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단(Vout+, Vout-)이 형성되어 있다.
한 쌍의 부성저항 트랜지스터(MNR1, MNR2)는 드레인이 전원(VDD)에 연결되고, 소스가 트랜스포머의 1차 코일단(L2)과 연결되어 있으며, 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키는 역할을 한다.
인덕터(L1)는 한 쌍의 부성저항 트랜지스터(MNR1, MNR2)의 게이트 사이에 연결되어 있다.
입력 트랜지스터(Minj)는 한 쌍의 부성저항 트랜지스터(MNR1, MNR2)의 게이트 사이에 연결되고, 인덕터(L1)와 병렬로 연결되어 있으며, 게이트에 입력신호(Vinj)가 입력된다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 NMOS 트랜지스터로서, 드레인이 1차 코일단(L2)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 드레인에 연결되는 제1 교차 결합 트랜지스터(MC1)와, 드레인이 1차 코일단(L2)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 드레인에 연결되는 제2 교차 결합 트랜지스터(MC2)로 이루어진다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 NMOS 트랜지스터로서, 드레인이 2차 코일단(L3)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 게이트에 연결되는 제1 피드백 트랜지스터(Mfb1)와, 드레인이 2차 코일단(L3)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 게이트에 연결되는 제2 피드백 트랜지스터(Mfb2)로 이루어진다.
한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)는 NMOS 트랜지스터로서, 드레인이 전원(VDD)에 연결되고, 소스가 1차 코일단(L2)의 일단에 연결되고, 게이트가 인덕터(L1)의 일단에 연결되는 제1 부성 저항 트랜지스터(MNR1)와, 드레인이 전원(VDD)에 연결되고, 소스가 1차 코일단(L2)의 타단에 연결되고, 게이트가 인덕터(L1)의 타단에 연결되는 제2 부성 저항 트랜지스터(MNR2)로 이루어진다.
인덕터(L1)의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 게이트 전압(VG)을 통해 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 게이트 바이어스 전압이 제어된다.
트랜스포머의 2차 코일단(L3)의 공통노드는 전원(VDD)에 연결되어 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원을 공급한다.
도 2의 실시예에서, 입력 트랜지스터(Minj)는 드레인이 제1 부성 저항 트랜지스터(MNR1)의 게이트와 인덕터(L1)의 일단 사이에 연결되고, 소스가 제2 부성 저항 트랜지스터(MNR2)의 게이트와 인덕터(L1)의 타단 사이에 연결되어 있다.
본 발명의 다른 실시예에서 입력 트랜지스터(Minj)는 소스가 제1 부성 저항 트랜지스터(MNR1)의 게이트와 인덕터(L1)의 일단 사이에 연결되고, 드레인이 제2 부성 저항 트랜지스터(MNR2)의 게이트와 인덕터(L1)의 타단 사이에 연결되어 있다.
도 3은 본 발명의 제2 실시예에 따른 트랜스포머 피드백 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 3의 주입동기 주파수 분배기가 도 2의 RF 부성 저항 탱크 부분에 주입동기를 하는 주파수 분배기와 다른 점은, 입력 트랜지스터(Minj)의 드레인과 소스가 인덕터(L1)에 병렬로 연결된 것이 아닌 트랜스포머의 1차 코일단(L2)에 병렬로 연결된다는 점이다.
트랜스포머의 1차 코일단(L2)과 2차 코일단(L3)은 상호인덕턴스(M)로 결합 되어 있다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 트랜스포머의 1차 코일단(L2)과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합되어 있다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 트랜스포머의 2차 코일단(L3)과 연결되고, 게이트가 한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단(Vout+, Vout-)이 형성되어 있다.
한 쌍의 부성저항 트랜지스터(MNR1, MNR2)는 드레인이 전원(VDD)에 연결되고, 소스가 트랜스포머의 1차 코일단(L2)과 연결되어 있으며, 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키는 역할을 한다.
인덕터(L1)는 한 쌍의 부성저항 트랜지스터(MNR1, MNR2)의 게이트 사이에 연결되어 있다.
입력 트랜지스터(Minj)는 트랜스포머의 1차 코일단(L2)과 병렬로 연결되어 있으며, 게이트에 입력신호(Vinj)가 입력된다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 NMOS 트랜지스터로서, 드레인이 1차 코일단(L2)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 드레인에 연결되는 제1 교차 결합 트랜지스터(MC1)와, 드레인이 1차 코일단(L2)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 드레인에 연결되는 제2 교차 결합 트랜지스터(MC2)로 이루어진다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 NMOS 트랜지스터로서, 드레인이 2차 코일단(L3)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 게이트에 연결되는 제1 피드백 트랜지스터(Mfb1)와, 드레인이 2차 코일단(L3)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 게이트에 연결되는 제2 피드백 트랜지스터(Mfb2)로 이루어진다.
한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)는 NMOS 트랜지스터로서, 드레인이 전원(VDD)에 연결되고, 소스가 1차 코일단(L2)의 일단에 연결되고, 게이트가 인덕터(L1)의 일단에 연결되는 제1 부성 저항 트랜지스터(MNR1)와, 드레인이 전원(VDD)에 연결되고, 소스가 1차 코일단(L2)의 타단에 연결되고, 게이트가 인덕터(L1)의 타단에 연결되는 제2 부성 저항 트랜지스터(MNR2)로 이루어진다.
인덕터(L1)의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 게이트 전압(VG)을 통해 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 게이트 바이어스 전압이 제어된다.
트랜스포머의 2차 코일단(L3)의 공통노드는 전원(VDD)에 연결되어 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원을 공급한다.
도 3의 실시예에서, 입력 트랜지스터(Minj)는 드레인이 1차 코일단(L2)의 일단과 1차 교차 결합 트랜지스터(MC1)의 드레인 사이에 연결되고, 소스가 1차 코일단(L2)의 타단과 2차 교차 결합 트랜지스터(MC2)의 드레인 사이에 연결된다.
본 발명의 다른 실시예에서, 입력 트랜지스터(Minj)는 소스가 1차 코일단(L2)의 일단과 1차 교차 결합 트랜지스터(MC1)의 드레인 사이에 연결되고, 드레인이 1차 코일단(L2)의 타단과 2차 교차 결합 트랜지스터(MC2)의 드레인 사이에 연결된다.
도 4는 본 발명의 제3 실시예에 따른 부성 저항 트랜지스터의 드레인 부분에 주입동기를 하는 주파수 분배기를 도시한 도면이다.
도 4는 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 드레인 부분에 주입동기를 하는 주파수 분배기이다.
도 4를 참조하면, 입력 트랜지스터(Minj)는 PMOS 트랜지스터로 구현되고, 입력 트랜지스터(Minj)의 소스는 전원(VDD)에 연결되며, 입력 트랜지스터(Minj)의 드레인은 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 드레인에 연결된다.
도 4의 주입동기 주파수 분배기가 도 2 및 도 3의 주입동기 주파수 분배기와 다른 점은 입력 트랜지스터(Minj)의 게이트에 입력신호(Vinj)가 가해지면 인덕터(L1) 양단의 전압이 변화하는 것이 아닌, 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 드레인에서 소스로 흐르는 전류가 바뀌게 되어 RF 부성 저항 탱크의 발진 주파수를 변화시키게 된다.
트랜스포머의 1차 코일단(L2)과 2차 코일단(L3)은 상호인덕턴스(M)로 결합 되어 있다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 드레인이 트랜스포머의 1차 코일단(L2)과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합되어 있다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 드레인이 트랜스포머의 2차 코일단(L3)과 연결되고, 게이트가 한 쌍의 교차 결합 트랜지스터(MC1, MC2)의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단(Vout+, Vout-)이 형성되어 있다.
한 쌍의 부성저항 트랜지스터(MNR1, MNR2)는 소스가 트랜스포머의 1차 코일단(L2)과 연결되어 있으며, 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키는 역할을 한다.
인덕터(L1)는 한 쌍의 부성저항 트랜지스터(MNR1, MNR2)의 게이트 사이에 연결되어 있다.
입력 트랜지스터(Minj)는 PMOS 트랜지스터로서, 소스에 전원(VDD)이 연결되고, 드레인이 한 쌍의 부성저항 트랜지스터(MNR1, MNR2)의 드레인에 연결되고, 게이트에 입력신호(Vinj)가 입력된다.
한 쌍의 교차 결합 트랜지스터(MC1, MC2)는 NMOS 트랜지스터로서, 드레인이 1차 코일단(L2)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 드레인에 연결되는 제1 교차 결합 트랜지스터(MC1)와, 드레인이 1차 코일단(L2)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 드레인에 연결되는 제2 교차 결합 트랜지스터(MC2)로 이루어진다.
한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)는 NMOS 트랜지스터로서, 드레인이 2차 코일단(L3)의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터(MC1)의 게이트에 연결되는 제1 피드백 트랜지스터(Mfb1)와, 드레인이 2차 코일단(L3)의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터(MC2)의 게이트에 연결되는 제2 피드백 트랜지스터(Mfb2)로 이루어진다.
한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)는 NMOS 트랜지스터로서, 드레인이 입력 트랜지스터(Minj)의 드레인에 연결되고, 소스가 1차 코일단(L2)의 일단에 연결되고, 게이트가 인덕터(L1)의 일단에 연결되는 제1 부성 저항 트랜지스터(MNR1)와, 드레인이 입력 트랜지스터(Minj)의 드레인에 연결되고, 소스가 1차 코일단(L2)의 타단에 연결되고, 게이트가 인덕터(L1)의 타단에 연결되는 제2 부성 저항 트랜지스터(MNR2)로 이루어진다.
인덕터(L1)의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 게이트 전압(VG)을 통해 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 게이트 바이어스 전압이 제어된다.
트랜스포머의 2차 코일단(L3)의 공통노드는 전원(VDD)에 연결되어 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)에 전원을 공급한다.
도 2 내지 도 4에서 가변 커패시터(Cvar1)를 인덕터(L1)에 병렬로 연결하거나 또는 가변 커패시터(Cvar2)를 트랜스포머의 1차 코일단(L2)에 병렬로 연결하거나 또는 가변 커패시터(Cvar3)를 트랜스포머의 2차 코일단(L3)에 병렬로 연결할 경우, 가변 커패시터의 제어전압(Vcont)을 조절함으로써, 주입동기 주파수 분배기의 동작 주파수를 제어할 수 있다.
도 2 내지 도 4에서 본 발명에 따른 주파수 분배기는 입력 신호(Vinj)가 입력 트랜지스터(Minj)의 게이트로 입력이 된다. 주입동기 상태에서 출력 신호(Vout+, Vout-)의 주파수는 입력 신호(Vinj) 주파수의 1/2인 신호가 출력된다.
고주파에서 동작하는 주입동기 주파수 분배기는 일반적으로 발진기에서 핵심 발진부 또는 LC 탱크의 양단에 입력 트랜지스터(Minj)의 드레인과 소스를 연결하는 방법으로 구현한다.
입력 트랜지스터(Minj)를 연결한 발진기가 ω0의 주파수에서 발진하고 있을 때, 입력 트랜지스터(Minj)의 게이트에 2ω0의 주파수가 입력이 되면, 발진기의 출력 주파수가 입력 주파수의 1/2인 ω0로 고정이 되어 주입동기 상태(Injection locking)가 된다. 이 때 입력 주파수가 2(ω0 ±Δω)로 ±2Δω 만큼 변하면, 출력 주파수도 변하게 되는데, 주입동기 상태에서의 출력 주파수는 ω0 ±Δω로 입력 주파수의 1/2로 동기가 되지만, 주입동기가 되지 않는 상태에서는 출력 주파수가 ω0가 되어 입력 주파수를 1/2로 분배하지 못한다. 따라서 주입동기 주파수 분배기의 성능은 LC 발진기의 동작 주파수(center frequency, ω0)와 동기 범위(locking range, ±Δω)로 결정할 수 있다.
입력 트랜지스터를 핵심 발진부에 연결할수록 입력 주파수에 대한 민감성(input sensitivity)이 증가하여 동기 범위(locking range)를 증가시킬 수 있다. 다만 고주파수에서 동작하는 주파수 분배기인 경우에는 입력 트랜지스터(Minj)의 기생 커패시터가 핵심 발진부에 바로 연결되기 때문에 동작 주파수가 낮아지는 단점이 있다.
도 2에서 보는 바와 같이, 주입동기를 RF 부성 저항 탱크에 하게 되면, 핵심 발진부에 병렬로 입력 트랜지스터(Minj)의 기생 커패시터가 바로 연결되기 때문에 주입동기 주파수 분배기의 동작 주파수가 낮아질 수 있다. 하지만 핵심 발진부에 주입동기를 하기 때문에 더 넓은 동기 범위(locking range)를 가질 수 있다. 따라서 주입동기 주파수 분배기가 넓은 동기 범위를 필요로 하는 경우에 적용하면 좋은 구조이다.
도 3에서 보는 바와 같이, 주입동기를 트랜스포머 피드백 구조에 하게 되면, 핵심 발진부인 한 쌍의 부성 저항 트랜지스터(MNR1, MNR2)의 게이트와 인덕터(L1)의 양단의 기생 커패시터에는 영향이 거의 없기 때문에, 주입동기 주파수 분배기의 동작 주파수를 최대한으로 끌어올릴 수 있다. 다만 주입동기 부분이 핵심 발진부가 아니기 때문에 동기 범위(locking range)가 좁을 수 있다. 따라서 주입동기 주파수 분배기가 동기 범위에서 손해를 보더라도 고주파수에서 동작을 해야 하는 경우에 적용하면 좋은 구조이다.
도 4에서 보는 바와 같이, 주입동기를 부성 저항 트랜지스터(MNR1, MNR2)의 드레인 부분에 하게 되면, 도 2 및 도 3에서와 같이 입력 신호(Vinj)의 주입(injection)으로 발진 코어 양단의 전압을 주입동기 시키는 것이 아닌, 부성 저항 트랜지스터(MNR1, MNR2)의 드레인-소스 전류를 주입동기 시켜서 발진 코어의 주파수를 변화시키는 방법으로 동작을 한다. 도 4와 같이 회로구성을 하게 되면 발진 코어에 입력 트랜지스터(Minj)가 바로 연결되지 않기 때문에 높은 주파수에서 동작이 가능하다는 장점이 있다.
도 5는 종래의 RF 부성 저항 회로와 그 입력 임피던스를 도시한 도면이다.
도 5를 참조하면, RF 부성 저항 회로는 주파수가
Figure 112015065259287-pat00001
인 범위에서 부성 저항의 특성을 나타내기 때문에 고주파수에서의 발진을 가능하게 하는 특징이 있다. 본 발명에서는 이러한 RF 부성 저항 회로의 장점을 이용하여 고주파수에서 동작이 가능한 주파수 분배기의 구조를 제안한다.
그리고 본 발명에서와 같이 피드백 트랜지스터와 트랜스포머를 이용하면 출력 파워를 증가시킬 수 있다. 좀 더 자세하게는 한 쌍의 교차 결합 트랜지스터(MC1, MC2)에서 발생한 신호가 한 쌍의 피드백 트랜지스터(Mfb1, Mfb2)의 게이트에서 드레인을 거치면서 증폭되고, 그 증폭된 신호가 트랜스포머의 상호인덕턴스(M)을 통해서 한 쌍의 교차 결합 트랜지스터(MC1, MC2)로 피드백이 되기 때문에 발진 성능이 좋을 뿐만 아니라 출력 파워도 증가하는 효과를 얻을 수 있다.
도 6은 본 발명의 일 실시예에 따른 주입동기 주파수 분배기가 포함된 신호 송수신기를 개략적으로 도시한 블록도이다.
이처럼, 본 발명의 고출력 신호 발생기는 신호 송수신기 등 다양한 관련 분야에서 응용될 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
MNR1 제1 부성 저항 트랜지스터
MNR2 제2 부성 저항 트랜지스터
MC1 제1 교차 결합 트랜지스터
MC2 제2 교차 결합 트랜지스터
Mfb1 제1 피드백 트랜지스터
Mfb2 제2 피드백 트랜지스터
Minj 입력 트랜지스터
L1 인덕터
L2 트랜스포머의 1차 코일단
L3 트랜스포머의 2차 코일단
M 트랜스포머의 상호 인덕턴스

Claims (22)

1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머;
드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터;
드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터;
상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터; 및
NMOS 트랜지스터로서, 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되고, 상기 인덕터와 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함하며,
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어지고,
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어지고,
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어지고,
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어되며,
상기 입력 트랜지스터는 드레인이 상기 제1 부성 저항 트랜지스터의 게이트와 상기 인덕터의 일단 사이에 연결되고, 소스가 상기 제2 부성 저항 트랜지스터의 게이트와 상기 인덕터의 타단 사이에 연결되어 있는 것을 특징으로 하는 주입동기 주파수 분배기.
청구항 1에 있어서,
1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머;
드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터;
드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터;
상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터; 및
NMOS 트랜지스터로서, 상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되고, 상기 인덕터와 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함하며,
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어지고,
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어지고,
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어지고,
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어되며,
상기 입력 트랜지스터는 소스가 상기 제1 부성 저항 트랜지스터의 게이트와 상기 인덕터의 일단 사이에 연결되고, 드레인이 상기 제2 부성 저항 트랜지스터의 게이트와 상기 인덕터의 타단 사이에 연결되어 있는 것을 특징으로 하는 주입동기 주파수 분배기.
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청구항 1 또는 청구항 2에 있어서,
상기 트랜스포머의 2차 코일단의 공통노드는 전원(VDD)에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급되는 것을 특징으로 하는 주입동기 주파수 분배기.
1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머;
드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터;
드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터;
상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터; 및
NMOS 트랜지스터로서, 상기 트랜스포머의 1차 코일단과 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함하며,
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어지고,
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어지고,
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어지고,
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어되며,
상기 입력 트랜지스터는 드레인이 상기 1차 코일단의 일단과 상기 제1차 교차 결합 트랜지스터의 드레인 사이에 연결되고, 소스가 상기 1차 코일단의 타단과 상기 제2차 교차 결합 트랜지스터의 드레인 사이에 연결되어 있는 것을 특징으로 하는 주입동기 주파수 분배기.
1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머;
드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터;
드레인이 전원(VDD)에 연결되고, 소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터;
상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터; 및
NMOS 트랜지스터로서, 상기 트랜스포머의 1차 코일단과 병렬로 연결되어 있으며, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함하며,
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어지고,
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어지고,
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 전원에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어지고,
상기 입력 트랜지스터는 소스가 상기 1차 코일단의 일단과 상기 제1차 교차 결합 트랜지스터의 드레인 사이에 연결되고, 드레인이 상기 1차 코일단의 타단과 상기 제2차 교차 결합 트랜지스터의 드레인 사이에 연결되어 있는 것을 특징으로 하는 주입동기 주파수 분배기.
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청구항 9 또는 청구항 10에 있어서,
상기 트랜스포머의 2차 코일단의 공통노드는 전원(VDD)에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급되는 것을 특징으로 하는 주입동기 주파수 분배기.
1차 코일단과 2차 코일단이 상호 인덕턴스로 결합되어 있는 트랜스포머;
드레인이 상기 트랜스포머의 1차 코일단과 연결되고, 소스가 접지에 연결되고, 상호 교차 결합된 한 쌍의 교차 결합 트랜지스터;
드레인이 상기 트랜스포머의 2차 코일단과 연결되고, 게이트가 상기 한 쌍의 교차 결합 트랜지스터의 게이트와 각각 연결되고, 소스가 접지에 연결되며, 드레인에 출력단이 형성되어 있는 한 쌍의 피드백(Feedback) 트랜지스터;
소스가 상기 트랜스포머의 1차 코일단과 연결되어 있으며, 상기 트랜스포머의 인덕턴스 값을 낮추고, 부성저항을 제공하여 발진조건을 만족시키기 위한 한 쌍의 부성저항 트랜지스터;
상기 한 쌍의 부성저항 트랜지스터의 게이트 사이에 연결되어 있는 인덕터; 및
PMOS 트랜지스터로서, 소스에 전원(VDD)이 연결되고, 드레인이 상기 한 쌍의 부성저항 트랜지스터의 드레인에 연결되고, 게이트에 입력신호가 입력되는 입력 트랜지스터를 포함하며,
상기 한 쌍의 교차 결합 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 1차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 제2 교차 결합 트랜지스터의 드레인에 연결되는 제1 교차 결합 트랜지스터와, 드레인이 상기 1차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 제1 교차 결합 트랜지스터의 드레인에 연결되는 제2 교차 결합 트랜지스터로 이루어지고,
상기 한 쌍의 피드백 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 2차 코일단의 일단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제1 교차 결합 트랜지스터의 게이트에 연결되는 제1 피드백 트랜지스터와, 드레인이 상기 2차 코일단의 타단에 연결되고, 소스가 접지에 연결되고, 게이트가 상기 제2 교차 결합 트랜지스터의 게이트에 연결되는 제2 피드백 트랜지스터로 이루어지고,
상기 한 쌍의 부성 저항 트랜지스터는 NMOS 트랜지스터로서, 드레인이 상기 입력 트랜지스터의 드레인에 연결되고, 소스가 상기 1차 코일단의 일단에 연결되고, 게이트가 상기 인덕터의 일단에 연결되는 제1 부성 저항 트랜지스터와, 드레인이 상기 입력 트랜지스터의 드레인에 연결되고, 소스가 상기 1차 코일단의 타단에 연결되고, 게이트가 상기 인덕터의 타단에 연결되는 제2 부성 저항 트랜지스터로 이루어지고,
상기 인덕터의 공통 노드는 게이트 전압(VG)에 연결되어 있으며, 상기 게이트 전압을 통해 한 쌍의 부성 저항 트랜지스터의 게이트 바이어스 전압이 제어되며,
상기 입력 트랜지스터는 드레인이 상기 제1 부성 저항 트랜지스터의 드레인과 상기 제2 부성 저항 트랜지스터의 드레인에 연결되는 구조인 것을 특징으로 하는 주입동기 주파수 분배기.
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청구항 17에 있어서,
상기 트랜스포머의 2차 코일단의 공통노드는 전원(VDD)에 연결되고, 상기 2차 코일단을 통해 상기 한 쌍의 피드백 트랜지스터에 전원이 공급되는 것을 특징으로 하는 주입동기 주파수 분배기.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034758A (zh) * 2019-03-11 2019-07-19 北京大学 一种基于自振荡光学频率梳的注入锁定毫米波分频器及其分频方法
CN110401442A (zh) * 2019-07-17 2019-11-01 华南理工大学 一种包含变压器耦合除三分频的宽带注入锁定除四分频器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705326B1 (ko) * 2006-05-25 2007-04-10 삼성전자주식회사 피드백형 가변이득 증폭기 및 그 제어방법
KR20110011512A (ko) 2009-07-27 2011-02-08 한국전자통신연구원 전압 제어 발진기
KR101481911B1 (ko) * 2013-08-28 2015-01-15 충북대학교 산학협력단 Ｒｆ 부성저항 탱크를 결합한 트랜스포머 피드백 고주파 신호 발생기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705326B1 (ko) * 2006-05-25 2007-04-10 삼성전자주식회사 피드백형 가변이득 증폭기 및 그 제어방법
KR20110011512A (ko) 2009-07-27 2011-02-08 한국전자통신연구원 전압 제어 발진기
KR101481911B1 (ko) * 2013-08-28 2015-01-15 충북대학교 산학협력단 Ｒｆ 부성저항 탱크를 결합한 트랜스포머 피드백 고주파 신호 발생기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034758A (zh) * 2019-03-11 2019-07-19 北京大学 一种基于自振荡光学频率梳的注入锁定毫米波分频器及其分频方法
CN110401442A (zh) * 2019-07-17 2019-11-01 华南理工大学 一种包含变压器耦合除三分频的宽带注入锁定除四分频器

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