JP6054976B2 - 制御された平均化可能および絶縁可能な電圧基準を有するｍｒａｍ用のシステムおよび方法 - Google Patents

Description

本出願は、不揮発性抵抗型メモリに関し、より詳細には、不揮発性抵抗型メモリにアクセスするための基準電圧の発生および分配に関する。

ポータブルワイヤレス電話および携帯情報端末(PDA)などのパーソナルコンピューティングデバイスは、増加し続けるアプリケーションを実行するために、データ記憶容量の絶え間ない増大を要求している。たとえば、ワイヤレス電話には、デジタルビデオカメラ、ビデオおよびオーディオファイルプレーヤ、ポータブルゲームプレーヤ、ならびにインターネットアクセス/ウェブブラウザが含まれ得る。同時に、ポータブル通信デバイスはさらに小さくなっているが、そのような作業を処理すると相当な電力が消費される可能性があり、バッテリ寿命は極めて貴重なので、データ記憶による電力消費を最小限に留めることが好ましい。

切替え可能な抵抗としてデータを記憶する抵抗型メモリは、大容量を提供し、アクセス速度の増加を示し、電力消費が低い可能性があるので、パーソナルコンピューティングデバイスの現在予想されるデータ記憶需要を満足する見込みがある。

抵抗型メモリデバイスの1つの種類が、磁気ランダムアクセスメモリ(MRAM)である。MRAMは、通常、磁気トンネル接合(MTJ)トランジスタの行列アレイからなる。データは、2つの状態の間でMTJの磁化を切り替える磁場を誘導する選択的電流フローによってMTJに記憶される。MTJの抵抗はその磁気状態に対応し、読取り可能である。読取りは、記憶MTJを通してデータ読取り電流を流して読取り電圧を起こすこと、および、プリセット基準抵抗状態を有する基準MTJを通して同時にほぼ同じ値の基準読取り電流を流すことによって実行される。プリセット基準抵抗状態は、基準電圧がその高抵抗状態にある記憶MTJ読取り電圧と低抵抗状態にある記憶MTJ読取り電圧との中間になるように選択される。したがって、好ましくは許容可能な正確さで読取り電圧を基準電圧と比較すると、記憶MTJの抵抗状態が示される。

例示的な実施形態は、抵抗型メモリデバイス内で基準電圧を発生させ結合するためのシステムおよび方法に関する。

1つまたは複数の例示的な実施形態では、少なくとも1つのビットセルのアレイ(I/O)に関連する複数の基準セルを有し得る不揮発性抵抗型(NVR)メモリが提供され、さらに、複数の基準セルのうちの少なくとも2つは共通ノードに結合することができる。本態様に加えて、複数の感度増幅器をI/Oに関連付けることができ、ここで少なくとも1つの感度増幅器は共通ノードに結合される。

さらなる態様では、少なくとも1つのスイッチングデバイスは、複数の基準セルのうちの少なくとも1つを絶縁するように構成することができる。

別の態様では、少なくとも1つのスイッチングデバイスは、複数の基準セルのうちの少なくとも1つを共通ノードから絶縁するように構成することができる。

他の例示的な実施形態では、第1の基準セル、第1の基準セルから第1のI/O基準線への第1の基準セル選択可能リンク、および第1のI/O基準線に結合された第1の感度増幅器を有する第1のビットセルのアレイ(I/O)を有することができ、さらに第2の基準セル、第2の基準セルから第2のI/O基準線への第2の基準セル選択可能リンク、および第2のI/O基準線に結合された第2の感度増幅器を有する第2のI/Oを有することができるNVRメモリが提供される。さらに、第1のI/O基準線と第2のI/O基準線との間に、基準線結合リンクを提供することができる。

一態様では、第1の基準セル選択可能リンクおよび第2の基準セル選択可能リンクのうちの少なくとも1つは、第1のI/O基準線からの第1の基準セル、および第2のI/O基準線からの第2の基準セルのうちの少なくとも1つを絶縁するようにとばされることが可能な可溶性リンクであり得る。

1つまたは複数の例示的な実施形態によれば、不揮発性抵抗型メモリ用の方法が提供され、例示的な方法は、少なくとも1つのI/Oを提供することを含むことができ、各I/Oは基準電圧出力ノードおよび対応するI/O基準線を有する少なくとも1つの基準セルを有し、例示的な方法は、さらに、共通基準線用にI/O基準線のうちの少なくとも2つを選択すること、および選択されたI/O基準線のうちの少なくとも2つを結合して共通基準線を形成することを含むことができる。

一態様では、これらの例示的な実施形態による方法において、少なくとも2つのI/O基準線を選択することは、I/Oのうちの少なくとも2つのそれぞれの基準電圧出力ノードでの電圧を所与の許容範囲と比較することを含むことができ、さらにI/O基準線のうちの少なくとも1つを選択することは、比較の結果に少なくとも部分的に基づくことができる。

別の態様では、これらの例示的な実施形態による方法はまた、所与の許容度の範囲に対して、I/Oのうちの少なくとも1つの基準セルの基準電圧出力ノードでの電圧の許容度を識別すること、および許容度を識別することの結果に基づいて基準セルのうちの少なくとも1つを絶縁することを含むことができる。

1つまたは複数の例示的な実施形態によれば、第1の基準電圧を発生させるための手段、および第2の基準電圧を発生させるための手段を含むことができるNVRメモリを提供することができる。これらの実施形態によるNVRメモリは、第1の検知基準および第2の検知基準を提供するための手段を有することができ、この手段は、第1の基準電圧と第2の基準電圧を共通電圧に選択的に合成し、第1の検知基準として共通電圧を選択的に提供するための手段、および第1の検知基準として第1の基準電圧を選択的に提供するための手段を有することができる。これらの実施形態によるNVRメモリはまた、第1の検知基準と比較して第1のビットセルのアレイの電圧を検知するための手段、および第2の検知基準と比較して第2のビットセルのアレイの電圧を検知するための手段を有することができる。

添付の図面は、本発明の実施形態の説明を助けるために提示され、実施形態の限定ではなく、実施形態の例示のためのみに提供される。

1つの例示的な抵抗型メモリストレージセル、ならびに関連する基準回路および読取り回路の簡略図である。 1つの例示的な抵抗型メモリセルアレイ、ならびに関連する基準回路および読取り回路の簡略機能図である。 1つの例示的な複数バンク抵抗型メモリの簡略機能図である。 1つまたは複数の例示的な実施形態による、1つの例示的な選択結合された基準を有する、1つの例示的な複数バンク抵抗型メモリの簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択結合された基準ノードのスイッチ結合された態様を示す、1つの例示的な複数バンク抵抗型メモリの第1の状態の簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択結合された基準ノードのスイッチ結合された態様を示す、1つの例示的な複数バンク抵抗型メモリの第2の状態の簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択結合された/絶縁可能な基準回路のスイッチ結合された態様を示す、1つの例示的な複数バンク抵抗型メモリの第1の状態の簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択結合された/絶縁可能な基準回路のスイッチ結合された態様を示す、1つの例示的な複数バンク抵抗型メモリの第2の状態の簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択結合された/絶縁可能な基準ノードおよび基準回路のスイッチ結合された態様を示す、1つの例示的な複数バンク抵抗型メモリの第1の状態の簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択結合された/絶縁可能な基準ノードおよび基準回路のスイッチ結合された態様を示す、1つの例示的な複数バンク抵抗型メモリの第2の状態の簡略図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択スイッチ結合された/スイッチ絶縁可能な基準を有する複数バンク抵抗型メモリを構成するための1つのプロセスの機能フロー図である。 1つまたは複数の例示的な実施形態による、1つの例示的なパーソナルコンピューティングデバイスの機能ブロック図である。 1つまたは複数の例示的な実施形態による、制御可能な、選択スイッチ結合された/スイッチ絶縁可能な基準を有する複数バンク抵抗型メモリを組み立てる際の1つのプロセスの機能フロー図である。

本発明の特定の実施形態に関する以下の説明および関連する図面で、本発明の態様が開示される。本発明の範囲から逸脱することなく、代替的な実施形態を考案することができる。加えて、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に記載されないか、または省略される。

「例示的な」という語は、「例、実例、または具体例としての役割を果たすこと」を意味するように本明細書で使用される。「例示的な」ものとして本明細書に記載される任意の実施形態は、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、説明された特徴、利点または動作モードを含むことを必要としない。

本明細書で使用される用語は、特定の実施形態を記載することのみを目的とし、本発明の実施形態を限定するものではない。本明細書で使用される単数形「a」、「an」、および「the」は、文脈が別段に明確に示さない限り、複数形をも含むものとする。さらに、本明細書で使用される「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。

さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素によって実行されるべき、一連のアクションに関して記載される。本明細書に記載される様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))により、1つもしくは複数のプロセッサによって実行されるプログラム命令により、または両方の組合せによって実行できることが認識されよう。さらに、本明細書に記載されるこれら一連のアクションは、実行時に、本明細書に記載される機能を関連するプロセッサに実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、本発明の様々な態様は、すべてが請求される主題の範囲内に入ることが企図されているいくつかの異なる形式で具現化することができる。加えて、本明細書に記載される実施形態の各々について、任意のそのような実施形態の対応する形式が、たとえば、記載されたアクションを実行する「ように構成された論理」として本明細書に記載される場合がある。

図1は、1つのNVRビットセル102、関連するNVR基準回路またはセル104、および感度増幅器(SA)回路106を備える、1つの不揮発性抵抗型メモリ(「NVR」)回路100の簡略図である。この説明のために、「基準セル104」という用語と「基準回路104」という用語は互いに同一の意味を有し、互換的に使用されることが理解されよう。NVRビットセル102は、たとえば、M列×N行のアレイ内の1つのNVRビットセルを代表することができる(図1には示されず)。NVR基準セル104は、たとえば、描写されたNVRビットセル102が位置する行の中のM-1個の他のNVRビットセルに関連付けることができる。さらに、102などのNVRビットセルのM×NアレイのN行の各々は、104などの関連するNVR基準セルを有することができる。後の節でより詳細に記載されるように、感度増幅器回路106は、NVRビットセル102からの読取り電圧をNVR基準セルからの基準電圧と比較することによって、読取り結果を提供する。

さらに図1を参照すると、NVRビットセル102は、各々が別々の抵抗を有する2つ以上の異なる磁化状態に切り替えることができる、抵抗型メモリ要素112を備える。抵抗型メモリ要素は、たとえば、磁気トンネル接合(MTJ)要素であり得る。NVRビットセル102は、列読取り選択(RDEN)線116によって制御される列読取り対応トランジスタ114を有することができ、ワード線(WL)120によって制御されるワード線対応トランジスタ118を有することができる。NVRビットセル102のM×Nアレイが、列ごとに1つのM個の別々の列読取り選択線、および行ごとに1つのN個の別々のワード線120を有すると考えることができる。抵抗型メモリ要素112の一方の端部は、ビット線122に結合する。したがって、列読取り対応トランジスタ114が抵抗型メモリ要素112上で切り替えられるとき、ビット線122からソース線(SL)125を通って接地への電流経路を提供する。NVRビットセル102のM×Nアレイが、各列を通って延在する122などのビット線を有することができ、列内のN個のNVRビットセルの各々の中の112などの抵抗型メモリ要素の一方の端部は、そのビット線122に結合されると考えることができる。列内のNVRビットセルのうちの1つだけが同時に有効になることができるので、有効なNVRビットセルの抵抗型メモリ要素はビット線122から接地への経路である。

図1への参照を続けると、Vclampトランジスタ126と直列の、列読取り選択線116上のRDEN信号によって制御される列選択トランジスタ124は、ビット線122のビット線基準ノード128への結合を制御する。Vclampトランジスタ126の制御に関して、通常の読取り動作中は常時オンであると考えることができる。当業者によって理解されるように、Vclampレベルは122を通って接地への最大許容電流によって決定される。次に、ビット線基準ノード128は、感度増幅器回路106内の電圧感度増幅器130の入力130Aに結合される。NVR基準セル104のノードまたは分流器156での電圧Vrefは、電圧感度増幅器130の入力130B、および読取り電流トランジスタ132の(個別に番号付けされていない)ゲートに結合される。後の節でより詳細に記載されるように、NVRビットセル102は、Vrefによって制御される読取り電流トランジスタ132によって有効にされたとき、抵抗型メモリ要素112を介して、感度増幅器130の入力130Aから接地への読取り電流経路に読取り電流を提供する。

さらに図1を参照すると、NVR基準セル104は、NVRビットセル102と同様に構造化することができるが、NVRビットセル102の1つの抵抗型メモリ要素112の代わりに、少なくとも2つの基準抵抗型メモリ要素136と138を有する。ワード線対応トランジスタ140と142は、それぞれ基準抵抗型メモリ要素136と138に対して、ワード線対応トランジスタ118がNVRビットセル102の抵抗型メモリ要素112に対して実行する機能と実質的に同じ機能を各々実行する。同様に、列選択トランジスタ144と146は、基準抵抗型メモリ要素136と138に対して、抵抗型メモリ要素112に対して列選択トランジスタ124によって実行される機能と実質的に同じ機能を各々実行する。Vclampトランジスタ148と150は、通常の読取り動作中、各々オン状態にあると考えることができる。第1の基準電流トランジスタ152および第2の基準電流トランジスタ154は、同じVref分流器またはノード156に結合するそれらのそれぞれのゲートを有し、Vrefノード156はまた、電圧感度増幅器130の入力130Bに結合する。読取り電流トランジスタ132、第1の基準電流トランジスタ152および第2の基準電流トランジスタ154は、実質的に同じ幅を有し、したがって同じ電流特性を有することは一般的に好ましい。

図1への参照を続けると、寄生キャパシタンス160は、図1に描写されたような実際のNVRメモリ内で明らかにすることができる寄生キャパシタンスの一般的な例の簡略化されたモデルである。本開示を見るNVRメモリの当業者は、寄生キャパシタンス、および、もしあれば本実施形態による実践に関係するそれらの様々な効果を容易にモデル化し解析することができ、したがってさらに詳細な説明は省略される。

図の中の不必要な複雑さおよび不必要な付随する説明を回避するために、図1は、抵抗型メモリ要素112ならびに基準抵抗型メモリ要素136と138の磁化状態を設定するための書込み回路の明白な描写を省略する。NVRメモリの当業者には知られているように、データは、一部は抵抗型メモリ要素の特定の構造および技術によって確立された様々なパラメータに従って電流を流すことによって、102などのNVRビットセルに書き込まれる。本開示を見る人は、112などの抵抗型メモリ要素ならびに136と138などの基準抵抗型メモリ要素の磁化状態を書き込む、すなわち設定するための手段を、本実施形態に従った実践に容易に実装することができ、したがってさらに詳細な説明は省略される。

図1を参照すると、1つの例示的な読取りプロセスが説明される。本例では、抵抗型メモリ要素112は、一方が低抵抗状態Rlowを有し、他方が高抵抗状態Rhighを有する、論理的な「0」と論理的な「1」を表す磁気状態に切替え可能であると考えられる。第1の基準抵抗型メモリ要素136がRlowを表す磁化状態で設定され、第2の基準抵抗型メモリ要素138がRhighを表す磁化状態で設定されたとも考えられよう。

例示的な読取りプロセスは、有効化電圧を図1に描写されたワード線120および描写された列読取り選択線116にかけることによって始まることができる。抵抗型メモリアレイ内のワード線およびビット選択線を制御するための方法および構造はよく知られており、したがってさらに詳細な説明は省略される。列読取り選択線116の電圧は、列読取り対応トランジスタ114をオン状態に切り替え、列選択トランジスタ124、144および146をオン状態に切り替える。ワード線120の電圧は、ワード線対応トランジスタ118、140および142を切り替える。したがって、Vddから読取り電流トランジスタ132を通り、Vclampトランジスタ126を通り、列選択トランジスタ124を通ってビット線122まで、抵抗型メモリ要素112を通り、ソース線125を通り、ワード線対応トランジスタ118を通り、次いで列読取り対応トランジスタ114を通って接地まで、読取り電流経路が確立される。

さらに図1を参照すると、ワード線120および列読取り選択線116上に有効化電圧をかけると、第1の基準抵抗型メモリ要素136および第2の基準抵抗型メモリ要素138を含む、Vddから接地までの基準電流経路が確立される。より詳細には、列読取り選択線116上の有効化電圧は、列読取り対応トランジスタ114ならびに列選択トランジスタ124、144および146を切り替える。同様に、ワード線120上の有効化電圧は、ワード線対応トランジスタ118、140および142を切り替える。結果は、Vref分流器またはノード156によって一緒に分流された、Vddから接地までの2つの平行基準電流経路である。この説明のために、「Vref分流器156」という用語と「Vrefノード156」という用語は互いに同一の意味を有し、互換的に使用されることが理解されよう。基準電流経路のうちの1つは、基準電流トランジスタ152を通ってVrefノード156まで、Vclampトランジスタ148を通り、列選択トランジスタ144を通り、第1の基準抵抗型メモリ要素136を通り、次いで第1のワード線対応トランジスタ140を通って接地までである。2つの基準電流経路のうちの第2は、第2の基準電流トランジスタ154を通って同じVrefノード156まで、Vclampトランジスタ150を通り、列選択トランジスタ146を通り、第2の基準抵抗型メモリ要素138を通り、次いで第2のワード線対応トランジスタ142を通って接地までである。

前に記載されたように、抵抗型メモリ要素112、第1の基準抵抗型メモリ要素136および第2の基準抵抗型メモリ要素138が、実質的に同一の磁化抵抗特性、特に同じRhigh値およびRlow値を有することは、一般的に好ましい。同様に、NVRビットセルの読取り電流トランジスタ132、第1の基準電流トランジスタ152および第2の基準電流トランジスタ154は、実質的に同じ幅を有し、したがって実質的に同じ電流特性を有することは、一般的に好ましい。さらに、記載されたように、第1の基準抵抗型メモリ要素136は論理的な「0」を表すRlow状態に設定されており、第2の基準抵抗型メモリ要素138は論理的な「1」を表すRhigh状態に設定されていると考えられる。読取り電流経路が確立されたとき、ビット線基準ノード128から接地までの抵抗と直列の、Vddからビット線基準ノード128までの読取り電流トランジスタ132の抵抗は、1つの近似として、Vddに対する電圧除算器として見ることができる。後者の抵抗は、抵抗型メモリ要素112がRhigh状態にあるかRlow状態にあるかに応じて、2つの値のうちの1つを有するので、VhighおよびVlowのうちの1つである、読取り電流経路を通る読取り電流から生じるビット線基準ノード128での電圧は、その抵抗状態を示す。したがって、ノード156でのVrefは、理想的にはVhighとVlowとの間の中間点にある。したがって、電圧感度増幅器130の出力は、NVRビットセル102に記憶された値を示す。

当業者によって容易に理解されるように、Vrefノード156に現れる電圧の実測値での変動は、電圧感度増幅器による判定しきい値を、他ではなくVhighまたはVlowのうちの1つのより近くに移動する。したがって、論理的な「0」および論理的な「1」が、抵抗型メモリ要素112によって記憶された値になる同等の可能性を有すると仮定すると、Vrefノード156での電圧を理想的な中間点に対して上または下のいずれかに移動すると、全体的なビットエラー比率が増加する。

図2は、M=8個の列204-1...204-8(総称的に204-i)×N個の行のNVRビットセル(個別に図示せず)のNVRビットセルアレイ202を有する1つの例示的なNVRストレージアレイ200の簡略図である。1つの例はN=512である。各々は任意の数であり得るので、M=8およびN=512の値は例にすぎない。各NVRビットセルアレイ202は、図1の例102のように構造化することができる。書込み回路は、実施形態の概念に関係がない不必要な複雑さを避けるために省略される。その記憶されたデータを読み取るために、NVRアレイ202の個々のNVRビットセルにアクセスすることは、1つの描写された総称の例210-nなどの、N個のワード線のうちの1つに電力供給するのと同時に、一括して208と示されたM個の列読取り選択線のうちの1つに選択的に電力供給することによって行われる。電力供給された列読取り選択線とワード線の交点にあるNVRビットセルが有効にされる。NVRビットセルが図1の例102によると仮定すると、その抵抗型メモリ要素(たとえば、112)は、電圧感度増幅器214の「+」入力から接地までの経路になる。次いで、読取り電流は、読取り電流トランジスタ216およびVclampトランジスタ218を通り、その抵抗型メモリ要素を通って接地まで流れる。Vref線212上で受信される電圧Vrefは、電圧感度増幅器の「-」端子に結合する。Vref線212は、たとえば、図1の例NVR基準セル104の基準ノード156などの、NVR基準セルのVrefノード(図2には示されず)に結合する。図1と図2に共通である参照ラベル「A」は、そのような例を示す。同様に、図2のビット線220のうちのいずれも、図1と図2に共通である参照ラベル「B」および図1の例NVRメモリ回路100のビット線基準ノード128によって示されるように、図1の例102によるNVRビットセル(図2には示されず)のビット線122であり得る。

前に記載されたように、Vref電圧の不正確さは、読取りの正確さに対する実質的な影響を有する可能性があり、すなわち、BERにおける実質的な許容できない増加をもたらす可能性がある。当業者によって諒解されるように、VhighとVlowとの間の差異が小さいほど、このVref電圧の不正確さの悪影響は大きくなる。

添付された関連技術の図3は、312-1、312-2、312-3、および312-4(総称的に「312-k」)と標示された4個のNVRメモリバンクを有する、1つの例示的なNVRシステム300を示す。各NVRメモリバンク312-kは、ビットセルのアレイ、たとえば、NVRアレイ314-kと316-k、ならびにNVRアレイ314-kと316-kによって共有されるVref回路318-kを備えることができる。各NVRアレイ314-kと316-kは、総称的に「I/O」として参照することができる。各Vref回路318-kは、対応するNVRメモリバンク312-k用のVref線320-kに結合する。したがって、容易に判るように、Vrefの発生および分配はNVRメモリバンク312-kごとに個別である。

しかし、組立てのばらつきに起因して、関連技術の図3に描写された別々のVref回路318-kは、それぞれ異なる基準電圧レベルを発生させる可能性がある。言い換えれば、NVRメモリバンク312-kの各々の感度増幅器(図3には明示されず)のそれぞれのペアで受信された同じ値の基準電圧の代わりに、感度増幅器の各ペアは、4個の異なる電圧のうちの対応する1つを受信することができる。たとえば、Vref回路318-1、318-2、318-3、および318-4は、各々が別々のVref線320-1、320-2、320-3、および320-4のうちのそれぞれのVref線にある、図3で別々に標示されていない電圧VRef-1、VRef-2、VRef-3、およびVRef-4(総称的にVRef-k)をそれぞれ発生させることができる。VRef-1に等しくないVRef-kに加えて、電圧VRef-1、VRef-2、VRef-3、およびVRef-4のうちの少なくとも1つが許容できる偏差の外にある統計的な可能性が存在する。統計的な可能性は、組立ての歩留まりを減少させる可能性がある。

図4は、利点の中でも特に、NVRメモリバンクごとに別々のVrefの発生を使用して利用可能になり得るよりも実質的に密なVref用の統計的分布を提供する、1つまたは複数の例示的な実施形態による1つのNVRメモリシステム400を示す。

図4を参照すると、NVRメモリシステム400は、(一括して「412」と参照され、総称的に「412-k」と個々に参照される)412-1、412-2、412-3、および412-4と標示された4個のNVRメモリバンクを有するように示される。4個は一例にすぎず、いかなる実施形態の範囲も限定することを意図したものではないことが理解されよう。各NVRメモリバンク412-kは、1つまたは複数のI/O、たとえば、描写されたI/O 414-kおよびI/O 416-kを備えることができ、それらの各々は、(図4には個別に示されていない)NVRビットセルのM列×N行のアレイを含むことができる。一例として、I/O 414-kおよび416-kは、図2の例のNVRストレージアレイ200に従って構成することができる。I/O 414-kおよび416-kのNVRビットセルは、図1に示されたNVRビットセル102に従っている可能性がある。

一態様では、各NVRメモリバンク412-kはまた、(一括して「418」と参照される)Vref回路418-kを備えることができる。Vref回路418は、図1の例のNVR基準セル104に従って、基準回路または基準セルのアレイ、たとえば、1×Mのアレイから形成することができる。しかしながら、様々な例示的な実施形態は、例のNVRビットセル102などのNVRビットセルだけのアレイ、または例のNVR基準セル104などのNVR基準セルに限定されないことが理解されよう。各Vref回路418-kは、(一括して「基準回路結合リンク420」と参照される)描写された基準回路結合リンク420-1、420-2、420-3、および420-4の中の基準回路結合リンク420-kに結合する。次に、各基準回路結合リンク420-kは、NVRメモリバンク412-k用の基準分配線422-kに結合し、ここで422-kは、(一括して「NVRバンク基準分配線422」と参照される)描写されたNVRバンク基準分配線422-1、422-2、422-3、および422-4の中にある。各NVRバンク基準分配線422-kは、その電圧を少なくとも対応するI/O 414-kおよび416-kに結合する。その結合は、NVRメモリバンク412-k内の1つまたは複数の電圧感度増幅器(図4には示されず)の各々の1つの入力に対してであり得る。たとえば、NVRバンク基準分配線422-1は、I/O 414-1内の1つの電圧感度増幅器およびI/O 416-1内の1つの電圧感度増幅器のうちの1つの入力を供給することができる。

図4への参照を続けると、一態様によれば、描写された例424-1、424-2、および424-3などの基準線結合リンクは、描写された4個のNVRメモリバンク412のうちの任意の2つ以上のNVRバンク基準分配線422を互いに結合することができる。これにより、結合されたNVRバンク基準分配線422に結合された基準回路418によって発生した基準電圧の平均を有する共通基準電圧線を取得することができる。描写された例では、第1の基準線結合リンク424-1は、第1のNVRメモリバンク412-1のNVRバンク基準分配線422-1を、第2のNVRメモリバンク412-2のNVRバンク基準分配線422-2に結合する。同様に、第2の基準線結合リンク424-2は、第2のNVRメモリバンク412-2のNVRバンク基準分配線422-2を、第3のNVRメモリバンク412-3のNVRバンク基準分配線422-3に結合する。さらに、第3の基準線結合リンク424-3は、第3のNVRメモリバンク412-3のNVRバンク基準分配線422-3を、第4のNVRメモリバンク412-4のNVRバンク基準分配線422-4に結合する。

諒解できるように、例示的な一実施形態による図4のNVRメモリシステム400は、単一の共通基準電圧(CM_VRef)を有する、複数の、たとえば4個のNVRメモリバンク412を提供する。電圧CM_VRefは、一般的な近似として、単体モードでVref回路418-1、418-2、418-3、および418-4によって送出された電圧の平均、すなわち1/4×(VRef-1+VRef-2+VRef-3+VRef-4)としてモデル化することができる。より一般的には、R個のNVRメモリバンク412の場合、電圧CM_VRef=1/R×ΣVRef-k、ただしk=1〜Rである。

図4で示された例示的な実施形態を有するNVRメモリシステムによって提供される利点の中でも特に挙げられるのは、様々なNVRメモリバンク412の中のVRef-kのより密な統計的分布である。一例示として、図3を参照すると、Vref回路318を有するR個のNVRメモリバンク312のうちの任意の1つが、単体で許容値外のVrefを発生させる確率をEBと仮定する。図3のシステム300が満足に動作する確率は、したがって(1-EB)×Rである。対照的に、R個のNVRメモリバンクの同じ例を使用して、図4で示された実施形態によるシステムは、Vref回路418を有するそのR個のメモリバンクのうちの1つまたは複数が、単体で許容値外になるVRefを発生させるのにもかかわらず、満足に動作することができる。より一般的に述べると、図4による実施形態の場合、VRef-k、ただしk=1〜Rのうちの1つまたは複数が許容値外である場合でも、1/R×ΣVRef-k、ただしk=1〜Rである電圧CM_VRefのレベルは、許容値内であり得る。

図4で描写されたシステムでは、許容値外であり得るそのR個のVref回路418の実際の数は、システムがそれでも満足に働いていれば用途に固有であり、たとえば、システム性能要件、Vrefの許容範囲、およびVref回路418の特定の回路に依存することが理解されよう。

図4が描写した基準線結合リンク424の構成は、例の目的にすぎず、様々なNVRアレイのNVRバンク基準分配線422を互いに結合するための、本実施形態によって企図される構造の種類上の制限ではないことが理解されよう。たとえば、図4を参照すると、さらなる基準線結合リンク(図示せず)は、NVRメモリバンク412-1のNVRバンク基準分配線422-1を、NVRメモリバンク412-3のNVRバンク基準分配線422-3に直接結合するように配置することができる。別の例として、基準線結合リンク424-1は除去することができ、別の基準線結合リンク(図示せず)は、NVRバンク基準分配線422-1を、NVRバンク基準分配線422-3または422-4のいずれかに結合するように配置することができる。

一態様では、基準線結合リンク424は可溶性リンクであり、とばされて様々なNVRメモリバンク412のバンク基準分配線422を互いに選択的に結合および絶縁することが可能であり得る。さらに、一態様では、図4の実施形態によるNVRメモリシステムにおいて、NVRメモリバンク412は、基準線結合リンク424(たとえば、とばされる可溶性リンク)の適切な構成により、各グループ内のすべてのNVRメモリバンク412が結合されたNVRバンク基準分配線422を有する、複数の2つ以上のグループに構成することができる。NVRバンク基準分配線422のそのような選択可能なグループ化は、そうでない場合得ることができない、図4に描写されたようにR個(たとえば、4個)のNVRメモリバンクを使用して、NVRメモリシステムから満足な性能を得られることが理解されよう。次に、これにより、複数バンクのNVRメモリシステムを組み立てる際のより高い歩留まりを提供することができる。

別の態様では、基準回路結合リンク420-kのうちの1つまたは複数は可溶性リンクであり得る。本態様に加えて、基準線結合リンク424-kを形成する可溶性リンクの様々な組合せとともに、基準回路結合リンク420-kのうちの任意の様々な組合せを選択的にとばすことができる。容易に諒解されるように、これらの態様は、様々なVref回路418-kの選択的なグループ化、平均化、および絶縁を提供することができる。

NVRメモリバンク412を形成するNVRビットセルは、1つまたは複数のM×Nビットセルのアレイを有する磁気ランダムアクセスメモリ(MRAM)バンクであり得るし、各NVRビットセルは、たとえば、相変化メモリ(PRAM)であり得る磁気トンネル接合(MJT)トランジスタまたはスピントルク転送(STT)トランジスタを有することが理解されよう。

図5Aおよび図5Bは、それぞれ、別の実施形態によるNVRメモリシステムの一例の状態500Aおよび500Bを示す。「NVRメモリシステム500」という用語は、以下、「例示的な状態500Aおよび500Bを含む、記載された状態の間を移動することが可能な、図5Aおよび図5Bによって一括して示されたNVRメモリシステム構造」を意味する。

図5Aおよび図5Bを一緒に参照すると、NVRメモリシステム500は、(一括して「512」と参照され、総称的に「512-k」と個々に参照される)512-1、512-2、512-3、および512-4と標示された4個のNVRメモリバンクを有することができる。4個は一例にすぎず、いかなる実施形態の範囲も限定することを意図したものではないことが理解されよう。各NVRメモリバンク512-kは、I/O、たとえば、I/O 514-kおよびI/O 516-kを備えることができ、各々は、(図5には個別に示されていない)NVRビットセルのM列×N行を有することができる。各NVRメモリバンク512-kは、(一括して「518」と参照され、総称的に「518-k」と個々に参照される)関連するVref回路518-kを有することができる。各Vref回路518-kは、すべての他の発生回路518から分離された場合、単体の基準電圧を発生し、これらの電圧は、例示的な動作の説明用に、VRef-1、VRef-2、VRef-3、およびVRef-4(図5Aおよび図5Bには示されず)と呼ばれることが理解されよう。

図5Aおよび図5Bへの参照を続けると、NVRメモリシステム500は、(一括して「520」と参照され、総称的に「520-k」と個々に参照される)、それぞれ520-1、520-2、520-3、および520-4と標示された4個のNVRバンク基準分配線を有することができる。一態様では、(一括して「522」と参照され、総称的に「522-k」と個々に参照される)、それぞれ522-1、522-2、522-3、および522-4と標示された4個の基準回路結合リンクが提供され、各々は、Vref回路518-kを対応するNVRバンク基準分配線520-kに結合する。

一態様では、NVRメモリシステム500は、(一括して「524」と参照され、総称的に「524-m」と個々に参照される)、それぞれ524-1、524-2、および524-3と標示された例などの、複数の、たとえば3個の基準線結合スイッチを有することができる。基準線結合スイッチ524の例示的な特徴は、下記により詳細に記載される。基準線結合スイッチ524の数量3個は例にすぎず、4個のNVRメモリバンク512の例示的な数量に対応することが理解されよう。

一態様によれば、第1の基準線結合スイッチ524-1は、第1のNVRメモリバンク512-1のNVRバンク基準分配線520-1を、第2のNVRメモリバンク512-2のNVRバンク基準分配線520-2に選択的に結合することができる。第2の基準線結合スイッチ524-2は、第2のNVRメモリバンク512-2のNVRバンク基準分配線520-2を、第3のNVRメモリバンク512-3のNVRバンク基準分配線520-3に選択的に結合することができる。第3の基準線結合スイッチ524-3は、第3のNVRメモリバンク512-3のNVRバンク基準分配線520-3を、第4のNVRメモリバンク512-4のNVRバンク基準分配線520-4に選択的に結合することができる。

図5Aを参照すると、例示的な状態500Aでは、基準線結合スイッチ524のすべてが閉じられ、すべてが導電状態にあることを意味する。したがって、図5Aの状態500Aは、図4を参照して記載されたのと同じ基準線結合を取得し、可溶性リンクはとばされず、すなわち、NVRメモリバンク512のすべてが1/4×(VRef-1+VRef-2+VRef-3+VRef-4)に等しい基準電圧CM_VRefを有する。

図5Bの例示的な状態500Bでは、対照的に、基準線結合スイッチ524-2が開いている。しかしながら、基準線結合スイッチ524-1は、第1のNVRメモリバンク512-1のバンク基準分配線520-1を第2のNVRメモリバンク512-2のバンク基準分配線520-2に結合し続け、基準線結合スイッチ524-3は、それぞれNVRメモリバンク512-3と512-4のバンク基準分配線520-3と520-4を結合し続ける。したがって、バンク基準分配線520-1と520-2で得られた基準電圧は、単体のVRef-1とVRef-2の平均である。同様にして、バンク基準分配線520-3と520-4で得られた基準電圧は、単体のVRef-3とVRef-4の平均である。

図5Aおよび図5Bで示された実施形態が提供する特徴および利点の中の1つは、バンク基準分配線520-kの1つまたは複数のNVRメモリバンク512の選択可能グループへの制御可能な結合であり、各グループは、グループのすべてのVref回路518の単体基準電圧の平均に等しい、それ自体の共通基準電圧を有する。次に、これにより、複数バンクのNVRメモリシステムの組立ての際のさらに高い歩留まりを提供することができるさらなる制御可能性とともに、図4を参照して記載されたような利点が与えられる。

図5Aおよび図5Bをさらに参照すると、別の態様では、各基準回路結合リンク522-kは可溶性リンクであり得る。本態様に加えて、基準線結合スイッチ524のスイッチ状態の様々な組合せとともに、基準回路結合リンク522-kのうちの任意の様々な組合せを選択的にとばすことができる。容易に諒解されるように、これらの態様は、様々なVref回路518の選択的なグループ化、平均化、および絶縁を提供することができる。

図6Aおよび図6Bは、それぞれ、別の実施形態によるNVRメモリシステムの一例の状態600Aおよび600Bを示す。「NVRメモリシステム600」という用語は、以下、「例示的な状態600Aおよび600Bを含む、記載されたような状態の間を移動することが可能な、図6Aおよび図6Bによって一括して示されたNVRメモリシステム構造」を意味する。

図6Aおよび図6Bを一緒に参照すると、NVRメモリシステム600は、たとえば、(一括して「612」と参照され、総称的に「612-k」と個々に参照される)612-1、612-2、612-3、および612-4と標示された4個のNVRメモリバンクを有することができる。4個は一例にすぎず、いかなる実施形態の範囲も限定することを意図したものではないことが理解されよう。各NVRメモリバンク612-kは、I/O 614-kおよびI/O 616-kを備えることができ、それらの各々は、(図6Aおよび図6Bには個別に示されていない)NVRビットセルのM列×N行を有することができる。NVRメモリバンク612を形成するNVRビットセルは、図1に示されたNVRビットセル102に従っている可能性がある。各NVRメモリバンク612-kは、(一括して「618」と参照され、総称的に「618-k」と個々に参照される)関連するVref回路618-kを有することができる。Vref回路618は、図1の例のNVR基準セル104に従って、Vref発生セルのアレイ、たとえば、1×Mのアレイから形成することができる。各Vref回路618-kは、すべての他の発生回路618から分離された場合、単体の基準電圧を発生し、これらの電圧は、例示的な動作の説明用に、VRef-1、VRef-2、VRef-3、およびVRef-4(図6Aおよび図6Bには示されず)と呼ばれることが理解されよう。

図6Aおよび図6Bへの参照を続けると、NVRメモリシステム600は、一態様によれば、(一括して「620」と参照され、総称的に「620-k」と個々に参照される)、それぞれ620-1、620-2、620-3、および620-4と標示された4個の基準回路結合スイッチを有することができる。各基準回路結合スイッチ620-kは、NVRメモリバンク612-kの対応するVref回路618-kを、すべての4個のNVRメモリバンク612上に延在することができる共通基準線622に選択的に結合する。一態様では、共通基準線622は、各NVRメモリバンク612-kのI/O 614-kおよびI/O 616-kに結合する。共通基準線622は、それぞれの電圧感度増幅器(図6Aおよび図6Bには示されず)の入力のうちの1つに結合することができる。諒解されるように、基準回路結合スイッチ620は、選択的な平均化を形成することによってCM_VRefの選択的な増分制御を提供し、さらに、それらのローカルのVref回路618-kから独立したI/O 614-kおよびI/O 616-kにこのCM_VRefを供給することを実現する。

図6Aを参照すると、例示的な状態600Aでは、すべての基準回路結合スイッチ620が閉じられる。したがって、4個のNVRメモリバンク612の各々は、1/4×(VRef-1+VRef-2+VRef-3+VRef-4)に等しい基準電圧CM_VRefを受信する。

次に図6Bを参照すると、描写された例示的な状態600Bでは、基準回路結合スイッチ620-3が開に切り替えられ、残りの基準回路結合スイッチ620-1、620-2、および620-4が閉じられる。結果として、選択されたVref回路618-1、618-2、および618-4だけが寄与して、NVRメモリバンク612のすべてによって受信された平均基準電圧が制御される。

諒解されるように、図6Aおよび図6Bで描写された例示的な実施形態は、特徴の中でも特に、Vref回路618の(描写された例の中の4個の)領域内で可能な限り最適に最も近い値を取得するために、NVRメモリバンク612の各々によって利用される基準電圧の増分制御を提供する。図6Aおよび図6Bで描写された例示的な実施形態はまた、その通常関連するI/O 614-kおよび616-kの損失なしに、欠陥のあるVref回路618からの切替えを提供する。次に、これらおよび他の開示される特徴により、複数バンクのNVRメモリシステムを組み立てる際のより高い歩留まりが提供される。

図4、図5Aおよび図5B、ならびに図6Aおよび図6Bを参照して記載された例示的な実施形態は、他の実施形態を形成するために組合せることができることが理解されよう。たとえば、図7Aおよび図7Bは、図5Aおよび図5Bで描写された実施形態のうちの1つまたは複数、ならびに図6Aおよび図6Bで描写された実施形態のうちの1つまたは複数を有する、1つのそのような例示的な実施形態のそれぞれの状態700Aおよび700Bを示す。

「NVRメモリシステム700」という用語は、以下、「例示的な状態700Aおよび700Bを含む、記載されたような状態の間を移動することが可能な、図7Aおよび図7Bによって一括して示されたNVRメモリシステム構造」を意味する。

図7Aおよび図7Bを一緒に参照すると、NVRメモリシステム700は、たとえば、(一括して「712」と参照され、総称的に「712-k」と個々に参照される)712-1、712-2、712-3、および712-4と標示された4個のNVRメモリバンクを有することができる。各NVRメモリバンク712-kは、I/O 714-kおよびI/O 716-kを備えることができ、それらの各々は、(図7Aおよび図7Bには個別に示されていない)NVRビットセルのM列×N行を有することができる。NVRメモリバンク712を形成するNVRビットセルは、図1に示されたNVRビットセル102に従っている可能性がある。各NVRメモリバンク712-kは、(一括して「718」と参照され、総称的に「718-k」と個々に参照される)関連するVref回路718-kを有することができる。Vref回路718は、図1の例のNVR基準セル104に従って、Vref発生セルのアレイ、たとえば、1×Mのアレイから形成することができる。各Vref回路718-kは、すべての他の発生回路718から分離された場合、単体の基準電圧を発生し、これらの電圧は、例示的な動作の説明用に、VRef-1、VRef-2、VRef-3、およびVRef-4(図7Aおよび図7Bには示されず)と呼ばれることが理解されよう。描写された4個のNVRメモリバンク712は一例にすぎず、いかなる実施形態の範囲も限定することを意図したものではないことが理解されよう。

図7Aおよび図7Bへの参照を続けると、NVRメモリシステム700は、一態様によれば、(一括して「720」と参照され、総称的に「720-k」と個々に参照される)、それぞれ720-1、720-2、720-3、および720-4と標示された4個の基準回路結合スイッチを有することができる。各基準回路結合スイッチ720-kは、NVRメモリバンク712-kの対応するVref回路718-kを、バンク基準分配線722-kに選択的に結合する。一態様では、各バンク基準分配線722-kは、その対応するNVRメモリバンク712-kのI/O 714-kおよび716-kに結合する。

図7Aおよび図7Bをさらに参照すると、一態様では、NVRメモリシステム700は、(一括して「724」と参照され、総称的に「724-m」と個々に参照される)、それぞれ724-1、724-2、および724-3と標示された3個の基準線結合スイッチを有することができる。基準線結合スイッチ724の数量3個は例にすぎず、4個のNVRメモリバンク712の例示的な数量に対応することが理解されよう。

一態様によれば、第1の基準線結合スイッチ724-1は、第1のNVRメモリバンク712-1のバンク基準分配線722-1を、第2のNVRメモリバンク712-2のバンク基準分配線722-2に選択的に結合することができる。第2の基準線結合スイッチ724-2は、第2のNVRメモリバンク712-2のバンク基準分配線722-2を、第3のNVRメモリバンク712-3のバンク基準分配線722-3に選択的に結合することができる。同様に、第3の基準線結合スイッチ724-3は、第3のNVRメモリバンク712-3のバンク基準分配線722-3を、第4のNVRメモリバンク712-4のバンク基準分配線722-4に選択的に結合することができる。

図7Aを参照すると、例示的な状態700Aでは、基準回路結合スイッチ720のすべてが閉じられ、基準線結合スイッチ724のすべてが閉じられる。これにより、1/4×(VRef-1+VRef-2+VRef-3+VRef-4)のCM_VRefが生成される。

次に図7Bを参照すると、描写された例示的な状態700Bでは、基準回路結合スイッチ720-4が開に切り替えられ、残りの基準回路結合スイッチ720-1、720-2、および720-3が閉じられる。さらに、第1の基準線結合スイッチ724-1が開に切り替えられ、残りの基準線結合スイッチ724-2および724-3が閉じられる。容易に判るように、この図7Bの例の状態700Bにおける基準電圧の発生および分配は、単体の方式でそのVref回路718-1からのVRef-1を使用するNVRメモリバンク712-1を含む。一方、NVRメモリバンク712-2、712-3、および712-4は、Vref回路718-2および718-3のみが寄与するように選択された平均基準値を使用する。NVRメモリバンク712-4のVref回路718-4は、選択的に絶縁される。

諒解されるように、基準回路結合スイッチ720-kおよび基準線結合スイッチ724-kの選択的制御により、個々のVref回路718-kの選択的な増分平均化および絶縁の組合せが提供される。これらおよび他の特徴により、Vref回路718-kのうちの1つまたは複数が許容値外であるか、または場合によっては欠陥があるにもかかわらず、NVRメモリシステムからの満足な性能が可能になる。したがって、図7Aおよび図7Bで描写された例示的な実施形態により、利点の中でも特に、NVRメモリデバイスの組立て歩留まりがさらに著しく増加することができる。

図8は、様々な例示的な実施形態による、制御可能な、選択結合された/絶縁可能な基準を有する複数バンク抵抗型メモリを構成するための1つの例示的なプロセス800の機能フロー図である。図8を参照すると、プロセス800は、各NVRメモリバンク内の基準回路への基準書込み動作を実行することによって、802で開始することができる。たとえば、図1で描写された基準回路で実行される基準書込み動作802は、第1の基準抵抗型メモリ要素136および第2の基準抵抗型メモリ要素138のうちの一方に論理的な「0」を書き、136および138のうちの他方に論理的な「1」を書くことができる。次に、例示的なプロセス800は、804で、各バンク内の基準回路から発生した基準レベル(VREF)を測定することができる。たとえば、図7Aで描写された、各々が図1で描写された基準回路を有する、複数のメモリバンクを組立てまたはプログラミングすることに関して実行される基準測定動作804は、図1のノード156で電圧を測定することができる。

図8への参照を続けると、804で基準電圧を測定した後、プロセス800は、ブロック806によって描写されたように、804で取得された測定値を分析し、測定された基準レベルごとに、その基準レベルが許容範囲内にあるかどうかを判定することができる。本開示から当業者によって諒解されるように、「許容範囲」となる特定の電圧は、許容可能な読取り誤り率、利用可能な電圧レベル、騒音環境、および電圧感度増幅器(たとえば、図1の電圧感度増幅器130)の正確度などの要因から容易に決定される。次に、プロセス800は、804で取得された測定値および806からの分析結果を使用して、808に進み、たとえば、共通基準線から(すなわち、図6Bで示されたような接続状態から)の基準出力のうちの選択された1つを結合または分離することができる。ブロック808で表された結合または分離のこの例は、図6Aおよび図6Bで示された切替え可能な接続に限定されず、可溶性リンクなどの他の接続手段を使用する実施形態で実行できることが理解されよう。一態様では、808での選択的結合は、図5Bで描写されたような選択された基準線接続を結合または分離して、基準線を互いから、および/または選択された共通基準線から絶縁することができる。別の態様では、808での選択的結合は、図7Bで描写されたような基準回路絶縁スイッチ(または他のプログラム可能な接続手段)の組合せの選択された結合または分離を実行することができる。

図9は、1つまたは複数の例示的な実施形態によるワイヤレス電話などの電子デバイス900の機能ブロック図である。デバイス900は、別のメモリ906、たとえばDRAMに結合できるデジタル信号プロセッサ(DSP)904などのプロセッサに結合された、選択結合された/絶縁可能な抵抗ベースのメモリ回路902を含むことができる。1つの説明のための例では、選択結合された/絶縁可能な抵抗ベースのメモリ回路902は、図4を参照して記載された選択結合された/絶縁可能なNVRメモリシステム400などの装置を含むことができるか、または一代替として、選択結合された/絶縁可能な抵抗ベースのメモリ回路902は、図5Aおよび図5Bを参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム500などの装置、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能なNVRメモリシステム600などの装置、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能なNVRメモリシステム700などの装置、または代替としてそれらの任意の組合せを含むことができる。

図9をさらに参照すると、電子デバイス900は、DSP904、およびディスプレイ910に結合されたディスプレイコントローラ908を有することができる。加えて、コーダ/デコーダ(コーデック)912は、DSP904、スピーカ936、およびマイクロフォン938に結合することができる。ワイヤレスコントローラ918は、デジタル信号プロセッサ904およびワイヤレスアンテナ920に結合することができる。ある特定の実施形態では、DSP904、ディスプレイコントローラ908、選択結合された/絶縁可能な抵抗ベースのメモリ回路902、コーデック912、およびワイヤレスコントローラ918は、システムインパッケージまたはシステムオンチップ(SOC)922に含まれる。ある特定の実施形態では、入力デバイス930(たとえば、タッチパッド、キーパッド、他の人間の命令インターフェース)および電源944は、SOC922に結合される。その上、図9に示されたように、一態様では、ディスプレイ910、入力デバイス930、スピーカ936、マイクロフォン938、ワイヤレスアンテナ920、および電源944は、SOC922の外部にある場合がある。しかしながら、各々は、たとえばインターフェースまたはコントローラを介して、SOC922の1つまたは複数の構成要素に結合することができる。

前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)の中に設計および構成することができる。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを組み立てる組立て担当者に提供することができる。得られた製品は半導体ウエハを含み、次いで、半導体ウエハは半導体ダイに切り分けられ、半導体チップにパッケージ化される。次いで、このチップは上述されたデバイスで利用される。

図10は、電子デバイス製造プロセス1000の、ある特定の例示的な実施形態を描写する。物理デバイス情報1002は、研究用コンピュータ1006などで、製造プロセス1000内で受信することができる。物理デバイス情報1002は、図4を参照して記載されたNVRメモリシステム400の装置などの選択結合された/絶縁可能な抵抗ベースのメモリ、または一代替として、図5Aおよび図5Bを参照して記載された選択スイッチ結合された/絶縁可能な基準NVRメモリシステム500などの装置、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能なNVRメモリシステム600などの装置、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能なNVRメモリシステム700などの装置、または代替としてそれらの任意の組合せのうちの少なくとも1つの物理特性を表す設計情報を含むことができる。たとえば、物理デバイス情報1002には、研究用コンピュータ1006に結合されたユーザインターフェース1004を介して入力できる物理パラメータ、材料特性、および構造情報が含まれ得る。研究用コンピュータ1006は、メモリ1010などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ1008を含むことができる。メモリ1010は、プロセッサ1008に、物理デバイス情報1002をファイルフォーマットに準拠するように変換させ、ライブラリファイル1012を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。

ある特定の実施形態では、ライブラリファイル1012は、変換された設計情報を含む少なくとも1つのデータファイルを含むことができる。たとえば、ライブラリファイル1012は、図4を参照して記載された選択結合された/絶縁可能なNVRメモリシステム400、または一代替として、図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、電子設計自動(EDA)ツール1020で使用するために提供されるそれらの任意の組合せのうちの任意のデバイスを含む半導体デバイスのライブラリを含むことができる。

ライブラリファイル1012は、メモリ1018に結合された1つまたは複数の処理コアなどのプロセッサ1016を含む設計用コンピュータ1014で、EDAツール1020とともに使用することができる。EDAツール1020は、ライブラリファイル1012から、設計用コンピュータ1014のユーザが、図4を参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム400、または一代替として、図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、それらの任意の組合せを含む回路を設計することを可能にするために、メモリ1018でプロセッサ実行可能命令として記憶することができる。たとえば、設計用コンピュータ1014のユーザは、設計用コンピュータ1014に結合されたユーザインターフェース1024を介して、回路設計情報1022を入力することができる。回路設計情報1022は、図4を参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム400、または一代替として、図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、それらの任意の組合せのうちの少なくとも1つの物理特性を表す設計情報を含むことができる。例示のために、回路設計の特性には、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理特性を表す他の情報が含まれ得る。

設計用コンピュータ1014は、回路設計情報1022を含む設計情報をファイルフォーマットに準拠するように変換するように構成することができる。例示のために、ファイル形式は、グラフィックデータシステム(GDSII)ファイルフォーマットなどの、平面的な幾何形状、テキストラベル、および階層型フォーマットでの回路レイアウトについての他の情報を表す、データベースバイナリファイルフォーマットを含むことができる。設計用コンピュータ1014は、図5Aおよび図5Bを参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600などの装置、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能なNVRメモリシステム700などの装置、または代替としてそれらの任意の組合せを記述する情報を含むGDSIIファイル1026などの、変換された設計情報を含むデータファイルを生成するように構成することができる。

GDSIIファイル1026は、GDSIIファイル1026の変換された情報に従って、図4を参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム400、または一代替として、図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、それらの任意の組合せを製造するために、組立てプロセス1028で受信することができる。たとえば、デバイス製造プロセスは、代表的なマスク1032として図示された、フォトリソグラフィ処理に使用されるべきマスクなどの、1つまたは複数のマスクを作成するために、GDSIIファイル1026をマスク製造業者1030に提供することを含むことができる。マスク1032は、テストされ、代表的なダイ1036などのダイに分割できる1つまたは複数のウエハ1034を生成するために、組立てプロセス中に使用することができる。ダイ1036は、図4を参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム400、または図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、それらの任意の組合せのうちの1つまたは複数のデバイスを有する回路を含むことができる。

ダイ1036は、パッケージングプロセス1038に供給することができ、そこでダイ1036は、代表的なパッケージ1040に組み込まれる。たとえば、パッケージ1040は、システムインパッケージ(SiP)構成などの単一のダイ1036または複数のダイを含むことができる。パッケージ1040は、電子機器技術評議会(JEDEC)規格などの1つまたは複数の規格または仕様に準拠するように構成することができる。

パッケージ1040に関する情報は、コンピュータ1046に記憶されたコンポーネントライブラリなどを介して、様々な製品設計者に配布することができる。コンピュータ1046は、メモリ1050に結合された1つまたは複数の処理コアなどのプロセッサ1048を含むことができる。プリント回路基板(PCB)ツールは、メモリ1050にプロセッサ実行可能命令として記憶されて、ユーザインターフェース1044を介してコンピュータ1046のユーザから受け取られたPCB設計情報1042を処理することができる。PCB設計情報1042は、回路基板にパッケージ化された半導体デバイス、パッケージ1040に対応するパッケージ化された半導体デバイス、図4を参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム400、または図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、それらの任意の組合せの物理位置情報を含むことができる。

コンピュータ1046は、回路基板にパッケージ化された半導体デバイスの物理位置情報、ならびにトレースおよびバイアなどの電子接続のレイアウトを含むデータを有するGERBERファイル1052などのデータファイルを生成するために、PCB設計情報1042を変換するように構成することができ、パッケージ化された半導体デバイスは、図4を参照して記載された選択結合された/絶縁可能な基準NVRメモリシステム400、または図5Aおよび図5Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム500、または図6Aおよび図6Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム600、または図7Aおよび図7Bを参照して記載されたスイッチ結合され選択結合された/絶縁可能な基準NVRメモリシステム700、または一代替として、それらの任意の組合せで使用されるべきデバイス構成要素を含むパッケージ1040に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有することができる。

GERBERファイル1052は、基板組立てプロセス1054で受け取られ、GERBERファイル1052内に記憶された設計情報に従って製造される、代表的なPCB1056などのPCBを作成するために使用することができる。たとえば、GERBERファイル1052は、PCB生産プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB1056は、代表的なプリント回路アセンブリ(PCA)1058を形成するために、パッケージ1040を含む電子部品を搭載することができる。

PCA1058は、製品製造プロセス1060で受け取られ、第1の代表的な電子デバイス1062および第2の代表的な電子デバイス1064などの、1つまたは複数の電子デバイスに統合することができる。例示的かつ非限定的な例として、第1の代表的な電子デバイス1062、第2の代表的な電子デバイス1064、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択することができる。別の例示的かつ非限定的な例として、電子デバイス1062および1064のうちの1つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するかもしくは取り出す他の任意のデバイス、あるいはこれらの任意の組合せなどのリモートユニットであり得る。図1〜図9のうちの1つまたは複数は、本開示の教示に従ったリモートユニットを示すことができるが、本開示は、これらの例示的な示されたユニットに限定されない。本開示の実施形態は、試験および特性化のためのメモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイス内で適切に利用することができる。

図1〜図9に関して開示された実施形態の1つまたは複数の態様は、ライブラリファイル1012、GDSIIファイル1026、およびGERBERファイル1052などの内部に、様々な処理段階で含めることができ、また、研究用コンピュータ1006のメモリ1010、設計用コンピュータ1014のメモリ1018、コンピュータ1046のメモリ1050、基板組立てプロセス1054などの様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶することができ、また、マスク1032、ダイ1036、パッケージ1040、PCA1058、プロトタイプの回路もしくはデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなどの、1つまたは複数の他の物理的な実施形態に組み込むことができる。物理デバイス設計から最終製品までの生産の様々な代表的な段階が描写されたが、他の実施形態では、より少ない段階が使用されるか、またはさらなる段階が含まれる場合がある。同様に、プロセス1000は、単一のエンティティによって、または、プロセス1000の様々な段階を実行する1つもしくは複数のエンティティによって実行される場合がある。

情報および信号が多種多様な技術および技法のいずれかを使用して表すことができることを、当業者は諒解されよう。たとえば、上記の説明全体を通して言及できるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表現することができる。

さらに、本明細書で開示された実施形態に関連して記載された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能に関して上述された。そのような機能がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、記載された機能を特定の適用例ごとに様々な方法で実装できるが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。

本明細書で開示された実施形態に関連して記載された方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接具現化することができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体の中に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。

上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書に記載された本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で記載または特許請求されている場合があるが、単数形に限定することが明示的に述べられていない限り、複数形が考えられる。

100 不揮発性抵抗型メモリ(NVR)回路
102 NVRビットセル
104 NVR基準回路
106 感度増幅器(SA)回路
112 抵抗型メモリ要素
114 列読取り対応トランジスタ

Claims (17)

1. 第1の電圧基準セル電圧出力を有する第1の電圧基準セル、前記第1の電圧基準セル電圧出力から第1のI/O電圧基準線への第1の電圧基準セル選択可能リンク、および前記第1のI/O電圧基準線に結合された第1の感度増幅器を有する第1のビットセルのアレイ(I/O)であって、前記第1の電圧基準セルが、前記第1の電圧基準セル電圧出力で、所与の高読取り電圧と所与の低読取り電圧との間のおおよそ中間点の第1の基準電圧を発生させるように構成された、第1のビットセルのアレイ(I/O)と、
   第2の電圧基準セル電圧出力を有する第2の電圧基準セル、前記第2の電圧基準セル電圧出力から第2のI/O電圧基準線への第2の電圧基準セル選択可能リンク、および前記第2のI/O電圧基準線に結合された第2の感度増幅器を有する第2のI/Oであって、前記第2の電圧基準セルが、前記第2の電圧基準セル電圧出力で、前記所与の高読取り電圧と前記所与の低読取り電圧との間のおおよそ中間点の第2の基準電圧を発生させるように構成された、第2のI/Oと、
   前記第1のI/O電圧基準線と前記第2のI/O電圧基準線との間の電圧基準線結合リンクと
   を備える、不揮発性抵抗型メモリ。
2. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するようにとばされることが可能な可溶性リンクである、請求項1に記載のメモリ。
3. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するように選択され、とばされた状態にある可溶性リンクである、請求項1に記載のメモリ。
4. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線への前記第1の電圧基準セルおよび前記第2のI/O電圧基準線への前記第2の電圧基準セルのうちの少なくとも1つを結合するためにオン状態に切り替えられることが可能であり、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するためにオフ状態に切り替えられることが可能な切替え可能デバイスである、請求項1に記載のメモリ。
5. 前記電圧基準線結合リンクが、前記第1のI/O電圧基準線および前記第2のI/O電圧基準線を、前記第1の感度増幅器および前記第2の感度増幅器に結合された共通電圧基準ノードに結合する可溶性リンクであり、前記可溶性リンクが前記共通電圧基準ノードを無効にするためにとばされることが可能である、請求項1に記載のメモリ。
6. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するようにとばされることが可能な可溶性リンクである、請求項5に記載のメモリ。
7. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線への前記第1の電圧基準セルおよび前記第2のI/O電圧基準線への前記第2の電圧基準セルのうちの少なくとも1つを結合するためにオン状態に切り替えられることが可能であり、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するためにオフ状態に切り替えられることが可能な切替え可能デバイスである、請求項6に記載のメモリ。
8. 前記電圧基準線結合リンクが、前記第1のI/O電圧基準線および前記第2のI/O電圧基準線を、前記第1の感度増幅器および前記第2の感度増幅器に結合された共通電圧基準ノードに結合するためにオンに切り替えられ、前記共通電圧基準ノードを除去するためにオフに切り替えられることが可能な切替え可能デバイスである、請求項1に記載のメモリ。
9. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するようにとばされることが可能な可溶性リンクである、請求項8に記載のメモリ。
10. 前記第1の電圧基準セル選択可能リンクおよび前記第2の電圧基準セル選択可能リンクのうちの少なくとも1つが、前記第1のI/O電圧基準線への前記第1の電圧基準セルおよび前記第2のI/O電圧基準線への前記第2の電圧基準セルのうちの少なくとも1つを結合するためにオン状態に切り替えられることが可能であり、前記第1のI/O電圧基準線からの前記第1の電圧基準セルおよび前記第2のI/O電圧基準線からの前記第2の電圧基準セルのうちの少なくとも1つを絶縁するためにオフ状態に切り替えられることが可能な切替え可能デバイスである、請求項8に記載のメモリ。
11. 第3の電圧基準セル選択可能リンクにより第3のI/O電圧基準線に結合された第3の電圧基準セル、および前記第3のI/O電圧基準線に結合された第3の感度増幅器を有する第3のI/Oと、
    前記第3のI/O電圧基準線と、前記第1のI/O電圧基準線および前記第2のI/O電圧基準線のうちの少なくとも1つとの間の別の電圧基準線結合リンクとをさらに備え、
    前記第3の電圧基準セルが、第3の基準セル電圧出力で、前記所与の高読取り電圧と前記所与の低読取り電圧との間のおおよそ中間点の第3の基準電圧を発生させるように構成された、第3の電圧セル基準電圧出力を有する、
    請求項1に記載のメモリ。
12. 前記電圧基準線結合リンクが第1の切替え可能デバイスであり、前記別の電圧基準線結合リンクが第2の切替え可能デバイスであり、前記第2の切替え可能デバイスがオン導電状態に入ることができるのと同時に、前記第1の切替え可能デバイスがオン導電状態に入ることができて、前記第1の感度増幅器、前記第2の感度増幅器および前記第3の感度増幅器に結合された第1の共通電圧ノードの中に、前記第1のI/O電圧基準線、前記第2のI/O電圧基準線および前記第3のI/O電圧基準線を形成する、請求項11に記載のメモリ。
13. 前記第2の切替え可能デバイスがオン導電状態に入ることができるのと同時に、前記第1の切替え可能デバイスがオフ非導電状態に入ることができて、前記第1の共通電圧ノードを無効にし、前記第2の感度増幅器および前記第3の感度増幅器に結合され、前記第1のI/O電圧基準線および前記第1の感度増幅器から絶縁された第2の共通電圧基準ノードの中に、前記第2のI/O電圧基準線および前記第3のI/O電圧基準線を形成する、請求項12に記載のメモリ。
14. 前記電圧基準線結合リンクが第1の可溶性リンクであり、前記別の電圧基準線結合リンクが第2の可溶性リンクであって、前記第1のI/O電圧基準線、前記第2のI/O電圧基準線および前記第3のI/O電圧基準線を第1の共通電圧ノードの中に形成する、請求項11に記載のメモリ。
15. 前記第2の可溶性リンクが導電状態に入ることができるのと同時に、前記第1の可溶性リンクがとばされた状態に入ることができて、前記第1の共通電圧ノードを無効にし、前記第2の感度増幅器および前記第3の感度増幅器に結合され、前記第1のI/O電圧基準線および前記第1の感度増幅器から絶縁された第2の共通電圧基準ノードの中に、前記第2のI/O電圧基準線および前記第3のI/O電圧基準線を形成する、請求項14に記載のメモリ。
16. 前記第1の電圧基準セル選択可能リンクが第1の電圧基準セル可溶性リンクであり、前記第2の電圧基準セル選択可能リンクが第2の電圧基準セル可溶性リンクであり、前記第3の電圧基準セル選択可能リンクが第3の電圧基準セル可溶性リンクである、請求項15に記載のメモリ。
17. 前記第2の電圧基準セル選択可能リンクおよび前記第3の電圧基準セル選択可能リンクの各々がとばされていない状態に入ることができるのと同時に、前記第1の電圧基準セル選択可能リンクがとばされた状態に入ることができて、前記第1の電圧基準セルを前記第1の共通電圧ノードから絶縁するのと同時に、前記第2の電圧基準セルおよび前記第3の電圧基準セルを前記第1の共通電圧ノードに結合する、請求項16に記載のメモリ。

Images