JP5954185B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は半導体素子の製造方法に関する。

窒化物半導体は直接遷移型半導体の半導体材料であり、当初青色発光ダイオードの実用化により脚光を浴びたが、近年では、発光素子だけではなく、窒化物半導体を用いた電界効果トランジスタ等のパワーデバイスも実用化されるなど、種々の電子デバイスに使用されるようになってきている。この窒化物半導体を用いた窒化物半導体素子は、バルクＧａＮ結晶の製造が難しいことから、通常は、有機金属気相成長法（ＭＯＣＶＤ）を利用してサファイア基板の上に複数の窒化物半導体層を成長させることにより作製される。また、成長基板として用いるサファイア基板は絶縁体であることから、窒化物半導体素子においては、同一面側（サファイア基板の反対側の面）にｎ側及びｐ側の電極が形成される。
しかしながら、発光素子以外の電子デバイスに使用される場合、半導体素子構造を挟んだ両側に電極を形成した電極対向構造とすることが必要になる場合がある。また、発光素子であっても、放熱性を考慮して、サファイア基板に替えて、熱伝導率の高い基板を用いることが好ましい場合もある。

これらの要求に応えるため、特許文献１には、サファイア基板上に半導体積層構造体を形成した後、サファイア基板の反対側に目的に応じた支持基板を接合し、接合後、サファイア基板を除去することが開示されている。

この特許文献１では、半導体積層構造体上に支持基板が以下のように接合される。
まず、半導体積層構造体の表面に、電極を所定の形状に形成する。この電極は、例えば、半導体積層構造体の表面全体に、レジストを用いてフォトマスクを形成し、スパッタリング等によって電極膜を形成した後、レジストを除去する（リフトオフ）ことにより、所定の形状に電極を形成する。その後、さらに、電極の上にレジストを用いてフォトマスクを形成し、スパッタリング等によってＳｉＯ_２等の絶縁材料を積層した後、レジストを除去する（リフトオフ）。これにより、半導体積層構造体の表面の、電極が形成されていない部分に絶縁膜が形成される。言い換えると、電極と絶縁膜とが交互に設けられている。この絶縁膜により、電流の経路を制限することができる。

次に、電極と絶縁膜とが形成された半導体積層構造体上にさらに半導体側メタライズ層を形成し、その半導体側メタライズ層と支持基板に形成された支持基板側メタライズ層とを接合する。半導体積層構造体と支持基板とを接合した後、サファイア基板を除去する。ここで、電極は、上述の方法で、Ａｇを含む電極材料で形成されるが、より具体的には、銀（Ａｇ）の上に、Ｎｉ、Ｔｉ、Ｐｔ等の膜が形成された構造の電極が用いられ、Ｎｉ、Ｔｉ、Ｐｔ等の膜がＡｇのマイグレーションを防止している。

このように、銀を覆うＮｉ、Ｔｉ、Ｐｔ等の膜は、銀のマイグレーションを防止する働きがあるために、電極を形成した後に、Ｎｉ、Ｔｉ、Ｐｔ等の膜が除去されて銀が露出されるとマイグレーションを生じる虞がある。そこで、特許文献１では、絶縁膜を形成する工程で、Ｎｉ、Ｔｉ、Ｐｔ等の膜が除去されることがないように、電極上のレジスト（フォトマスク）を大きく形成するようにして、銀のマイグレーションを効果的に防止している。その結果、電極と絶縁膜とが離間領域を介して離れて形成される。

特開２００９−２３１３５６号公報

しかしながら、特許文献１の方法では、絶縁膜と電極と離間領域を介して離れて形成されるので、支持基板を貼り合わせた際に、例えば、半導体側メタライズ層と支持基板側メタライズ層の間に空洞（ボイド）が発生するという問題があった。

そこで、本発明は、半導体積層構造体と支持基板を貼り合わせたときに、半導体積層構造体と支持基板の間に生じる空洞（ボイド）の発生を抑えることができる半導体素子の製造方法を提供することを目的とする。

本発明に係る半導体素子の製造方法は、
半導体積層構造体の上面の一部に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜の外周端部をエッチングすることにより、前記絶縁膜の外周端部における傾斜角を大きくする工程と、
前記半導体積層構造体の上面において、前記絶縁膜が形成されていない領域に電極を形成する工程と、
支持基板を準備し、前記半導体積層構造体の電極形成面側と、前記支持基板と、を接合する工程と、
を含むことを特徴とする。
ここで、絶縁膜の外周端部とは、絶縁膜の外周に形成された厚さが徐々に減少する領域（傾斜領域）をいい、傾斜角とは、外周端部の傾斜面と半導体積層構造体上面とがなす角をいう。

以上のように構成された本発明に係る半導体素子の製造方法は、前記絶縁膜の外周端部をエッチングすることにより前記絶縁膜の外周端部における傾斜角を大きくする工程を含んでいるので、半導体積層構造体と支持基板を貼り合わせたときに、半導体積層構造体と支持基板の間に生じる空洞（ボイド）の発生を抑えることができる。

本発明に係る実施形態の半導体素子の断面図である。 本発明に係る実施形態の半導体素子の平面図である。 図１の断面図の一部を拡大して示す断面図である。 実施形態の半導体素子の製造工程の主要な工程に係る部分断面図である。 従来例に係る半導体素子の部分断面図である。 従来例に係る半導体素子の部分断面写真である。 実施例１に係る半導体素子の部分断面写真である。 実施例２に係る半導体素子の部分断面写真である。

以下、図面を参照しながら本発明にかかる実施の形態について説明する。
本発明に係る実施形態の半導体素子は、半導体積層構造体において、支持基板が接合される面に形成される電極と絶縁膜の構造及び形成方法が従来と異なる他は、従来例と同様に構成される。

実施形態の半導体素子は、図１に示すように、第１導電型半導体層３１、活性層３２、第２導電型半導体層３３を備える半導体積層構造体１と、支持基板５０とが接合されてなる。以下の説明において、半導体積層構造体１の支持基板５０が接合される側の面を第１主面といい、その反対側の面を第２主面という。実施形態の半導体素子において、半導体積層構造体１は、第１主面に、第１電極２１と第１絶縁膜１１とが形成されている。第２絶縁膜１２は、半導体積層構造体１の側面及び第２主面の外周部に延在するように形成されている。また、半導体積層構造体１の第２主面には、例えば、第１絶縁膜１１に対向するように第２電極２２が形成され、第１電極２１に対向するように第２絶縁膜１２が形成されている。図２には、半導体積層構造体１の第２主面の上方からみた第２電極２２と第２絶縁膜１２の平面形状を示している。さらに、半導体積層構造体１の第１主面側には、第１電極２１と第１絶縁膜１１とを介して半導体側メタライズ層５２が形成され、その半導体側メタライズ層５２と支持基板５０に形成された支持基板側メタライズ層５１とが接合される。尚、支持基板５０の裏面（支持基板側メタライズ層５１が形成されている面とは反対側の面）には、例えば、第３電極５５が形成される。

図５に、比較のために特許文献１に開示された方法により作製した半導体素子を模式的に示す。また、図６は、図５のボイド２ａ近辺の部分断面写真である。図５及び図６において、図１と同様のものには同様の符号を付して示している。図５の半導体素子は、半導体積層構造体１と支持基板５０とが接合されている点については実施形態の半導体素子と同様であるが、第１絶縁膜１１０及び第１電極２１ａの構成が明らかに異なっている。具体的には、第１絶縁膜１１０及び第１電極２１ａが離れて形成されており、さらに第１絶縁膜１１０の断面形状が図１に示す第１絶縁膜１１の断面形状と顕著に異なっている。すなわち、図１に示す第１絶縁膜１１の断面図における上底と下底の長さの差に比べて、図５に示す第１絶縁膜１１０の断面図における上底と下底の長さの差は大きくなっている。言い替えれば、台形形状の断面における脚（きゃく）の長さが顕著に異なっている。本明細書において、台形形状の平行な２本の対辺のうち、短い辺を上底、長い辺を下底とする。また、第１絶縁膜１１及び第１電極２１の第１主面側の面を上面、第２主面側の面（半導体積層構造体１と接する面）を下面と称する。

図３は、ボイド２（空孔）近辺を説明するための部分拡大図である。以下、図３を参照しながら、従来例との相違点にかかる第１絶縁膜１１の形状及び隣接する第１電極２１との関係について詳細に説明する。
実施形態の半導体素子において、第１絶縁膜１１は、図３に示すように、実質的に厚さが均一な中央領域１１ｍと、外側ほど厚さが徐々に減少する傾斜領域１１ｓとからなる。また、第１電極２１も同様に中央領域２１ｍと傾斜領域２１ｓとからなる。ここで、特に本実施形態では、第１絶縁膜１１において、半導体積層構造体１の表面に対する傾斜領域１１ｓの傾斜面の傾斜角θ１が、従来例に比較して大きく設定されている。同様に、第１電極２１において、半導体積層構造体１の表面に対する傾斜領域２１ｓの傾斜面の傾斜角θ２も、従来例に比較して大きく設定されている。これにより、第１絶縁膜１１の上面の端部（中央領域１１ｍ上面端部）と第１電極２１の上面の端部（中央領域２１ｍ上面端部）間の距離ｄが第１絶縁膜１１及び第１電極２１の厚さｔの５倍以下、好ましくは、２．５倍以下に設定され、第１絶縁膜１１と第１電極２１の間に形成される窪みの幅（＝距離ｄ）を小さくしている。その結果、第１絶縁膜１１及び第１電極２１上に半導体側メタライズ層５２を形成したとき、第１絶縁膜１１と第１電極２１間の半導体側メタライズ層５２表面に形成される窪みの幅も小さくできる。
したがって、支持基板５０に形成された支持基板側メタライズ層５１に半導体側メタライズ層５２を接合した際、支持基板側メタライズ層５１と半導体側メタライズ層５２の間に形成されるボイド２を小さくできる。

以下、図４を参照しながら本発明に係る半導体素子の製造方法について説明する。
１．半導体積層構造体作製工程
本方法では、まず、例えば、サファイア基板（図示せず）上に、例えば、複数の窒化物半導体層を成長させて半導体積層構造体１を作製する。
ここで、複数の窒化物半導体層は、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮからなる第１導電型半導体層、活性層、第２導電型半導体層である。

２．第１レジストマスクＲ１１形成工程
サファイア基板上に半導体積層構造体１を形成した後、図４（ａ）に示すように、半導体積層構造体１の上に、レジストを塗布して硬化させた後、所定のパターンになるようにパターンニングして第１レジストマスクＲ１１を形成する。
本工程において、レジストは、ネガ型を用いた方が好ましい。

３．第１絶縁膜１１形成工程
（３−１）絶縁膜形成
次に、第１レジストマスクＲ１１が形成された半導体積層構造体１の上全体に、例えば、ＳｉＯ_２からなる絶縁膜を形成する。これにより、図４（ｂ）に示すように、第１レジストマスクＲ１１が形成されていない半導体積層構造体１の表面（すなわち、第１レジストマスクＲ１１の開口部に露出した半導体積層構造体１の表面）と、第１レジストマスクＲ１１の上に絶縁膜が形成される。
この絶縁膜は、例えば、１００〜６４０ｎｍ範囲の厚さ、好ましくは４００〜６００ｎｍの範囲の厚さに形成され、特に、後述する第１電極２１と同じ厚さとするのが好ましい。また、ＳｉＯ_２の他、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＺｎＯ、ＺｒＯ_２、ＴｉＯ_２、Ｎｂ_２Ｏ_５、Ｔａ_２Ｏ_５により形成してもよい。

（３−２）第１レジストマスクＲ１１除去
次に、第１レジストマスクＲ１１をその上に形成された絶縁膜とともに除去する。
第１レジストマスクＲ１１の開口部を介して半導体積層構造体１表面に形成された絶縁膜の断面形状は、図４（ｂ）（ｃ）に示すように、台形になっている。また、この第１レジストマスクＲ１１の開口部に形成された絶縁膜の断面形状は、図４（ｂ）（ｃ）に示すように、上底と下底の長さに大きな差があり、脚の部分（傾斜した側面）が長くなっている。すなわち、形成した後に何も加工を施していない絶縁膜は、実質的に厚さが均一な中央領域１１ｍと、外側ほど厚さが徐々に減少する傾斜領域１１ｓｓとからなっていて、かつ傾斜領域１１ｓｓが後述の傾斜領域１１ｓに比較して大きくなっている。

（３−３）第１絶縁膜１１整形工程
次に、絶縁膜における中央領域１１ｍの上面に、第２レジストマスクＲ２１を形成する。そして、この第２レジストマスクＲ２１を用いて、絶縁膜の傾斜領域１１ｓｓを除去する。これにより、中央領域１１ｍと傾斜領域１１ｓからなる第１絶縁膜１１が形成される。
この傾斜領域１１ｓｓの除去は、ドライエッチングもしくはウエットエッチングにより行うことができる。ウエットエッチングを用いた場合は等方性エッチングとなるため、傾斜領域１１ｓにおける傾斜面の傾斜角θ１は、容易に４５度程度にできる。
また、エッチング方法及び条件により、傾斜領域１１ｓにおける傾斜面の傾斜角θ１を４５°程度、好ましくは、４５〜９０°程度に設定できる。この整形工程では、例えば、ドライエッチングとすることにより、傾斜角θ１を４５〜９０°にできる。

４．第１電極２１形成工程
（４−１）電極膜形成工程
次に、第２レジストマスクＲ２１が形成された半導体積層構造体１の上全体に、電極膜を形成する。これにより、図４（ｆ）に示すように、第２レジストマスクＲ２１が形成されていない半導体積層構造体１の表面（すなわち、第２レジストマスクＲ２１の開口部に露出した半導体積層構造体１の表面）と、第２レジストマスクＲ２１の上に電極膜が形成される。
この電極膜は、例えば、Ａｇ、Ｎｉ、Ｔｉ、Ｐｔを順次形成した積層構造の電極膜とし、電極膜の厚さは、第１絶縁膜１１と同じ厚さにする。

また、第１絶縁膜１１整形工程及び電極膜形成工程における第２レジストマスクＲ２１は、第１絶縁膜１１の上面端部からのはみ出し（オーバーハング）が大きくならないように、好ましくは、半導体積層構造体表面に対して垂直に近い端部形状とすることが好ましい。本工程では、例えば、ポジ型のフォトリソとすることにより、第２レジストマスクＲ２１の形状を順テーパ（台形）もしくは素子表面に対して垂直な端部形状とでき、傾斜角θ２を４５〜９０°程度にできる。
このように、本実施形態では、第２レジストマスクＲ２１を上述したような形状にすることにより、第２レジストマスクＲ２１の開口部に形成される電極膜端部（傾斜領域２１ｓ）における傾斜面の傾斜角θ２を大きくできる。

（４−２）第２レジストマスクＲ２１除去
次に、第２レジストマスクＲ２１をその上に形成された電極膜とともに除去する。
これにより、半導体積層構造体１表面における第１絶縁膜１１間に第１電極２１が形成される。

以上のような第１電極２１形成手順（リフトオフによる電極形成）によれば、直接、半導体積層構造体１表面に形成した電極膜を除去することがないので、半導体積層構造体１表面のダメージ（損傷）を小さくできる。すなわち、半導体積層構造体１表面にスパッタリングなどの方法で直接電極膜を形成し、その一部を除去すると、除去した後の半導体積層構造体１表面に電極膜を形成した際のスパッタリングによるダメージ（損傷）が残り、そのダメージ層の上に良質な膜の形成が困難になる。しかしながら、本実施形態の手順ではかかる問題が生じない。

５．半導体側メタライズ層５２形成工程
次に、半導体積層構造体１上に、第１電極２１と第１絶縁膜１１とを介して半導体側メタライズ層５２を形成する。
この半導体側メタライズ層５２は、例えば、Ｔｉ／Ｐｔ／Ａｕの順に、１００ｎｍ／３００ｎｍ／５００ｎｍの厚さに形成する。

６．支持基板５０準備工程
Ｓｉからなる基板の一方の主面に、支持基板側メタライズ層５１を形成する。支持基板側メタライズ層５１は、例えば、Ｔｉ／Ｐｔ／Ａｕをこの順に２ｎｍ／３００ｎｍ／５００ｎｍの厚さで形成する。

７．接合工程
半導体積層構造体１の半導体側メタライズ層５２と支持基板５０に形成された支持基板側メタライズ層５１とを熱圧着により接合する。

８．サファイア基板除去工程
レーザを照射して剥離、除去する（Ｌａｓｅｒ Ｌｉｆｔ Ｏｆｆ：ＬＬＯ）か、又は研削によりサファイア基板を除去する。

９．半導体積層構造体１分離工程
個々の半導体素子の分割領域に対応する半導体積層構造体１を、ＲＩＥ等のエッチングにより除去し、第１絶縁膜１１を露出させる。

１０．電極形成
サファイア基板を除去した半導体積層構造体１の第２主面に、レジストを用いてフォトマスクを形成し、スパッタリングによって例えばＴｉ／Ｐｔ／Ａｕをこの順に積層した後、レジストを除去（リフトオフ）して第２電極２２を所定のパターンに形成する。

１１．第２絶縁膜１２形成工程
第２電極２２をマスクにして、例えばウエットエッチングにより第２主面を凹凸加工し、第２絶縁膜１２を半導体積層構造体１の露出面全面（第２主面、側面）に形成する。凹凸加工により、光取り出しが向上する。

１２．第３電極５５形成工程
支持基板５０の第１主面側に、例えば、Ｔｉ／Ｐｔ／Ａｕをこの順に積層した第３電極５５を形成する。

１３．素子分割工程
ウエハをダイシングやブレイキング等により所定の箇所で個々に分割する。

以上の製造方法により形成された半導体素子において、第１絶縁膜１１は、傾斜領域１１ｓにおける傾斜面の傾斜角θ１が、従来例に比較して大きくできる。同様に、第１電極２１の傾斜領域２１ｓにおける傾斜面の傾斜角θ２も、従来例に比較して大きくできる。
したがって、第１絶縁膜１１の上面の端部（中央領域１１ｍ上面端部）と第１電極２１の上面の端部（中央領域２１ｍ上面端部）間の距離ｄを小さくでき、支持基板側メタライズ層５１と半導体側メタライズ層５２の間に形成されるボイド２（空孔）を小さくできる。その結果、支持基板側メタライズ層５１と半導体側メタライズ層５２とを強固に接着できる。

また、以上のように作製した半導体素子は、電極膜をエッチング又は加工する工程がないので、Ｎｉ、Ｔｉ、Ｐｔで覆われた銀が露出するおそれが無く、銀のマイグレーションを防止できる。

以下、本発明に係る実施例の半導体素子について説明する。
実施例１．
実施例１では、まず、例えば、サファイア基板上に、それぞれＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）からなる第２導電型半導体層３３、活性層３２、第１導電型半導体層３１を順に成長させて半導体積層構造体１を有するウエハを作製した。実施例１では、第１導電型半導体層３１をｐ型、第２導電型半導体層３３をｎ型とした。

次に、半導体積層構造体１上に、レジストを塗布して硬化させた後、所定のパターンになるようにパターンニングして第１レジストマスクＲ１１を形成した。

次に、第１レジストマスクＲ１１が形成された半導体積層構造体１の上全体に、ＳｉＯ_２からなる厚み４００ｎｍの絶縁膜を形成した。

次に、第１レジストマスクＲ１１をその上に形成された絶縁膜とともに除去した。

次に、絶縁膜における中央領域１１ｍの上面に、フォトリソにより第２レジストマスクＲ２１を絶縁膜１１ｍの上面端部からはみ出さないよう、すなわち、絶縁膜１１ｍより一回り小さな形状に形成した。

そして、この第２レジストマスクＲ２１を用いて、ウエットエッチングの方法にて、絶縁膜の傾斜領域１１ｓｓを除去した。
以上のようにして、第１絶縁膜１１を形成した。

次に、第２レジストマスクＲ２１が形成された半導体積層構造体１の上全体に、Ａｇ／Ｎｉ／Ｔｉ／Ｐｔを１００ｎｍ／１００ｎｍ／１００ｎｍ／１００ｎｍの厚さに順次形成することにより、電極膜を形成した。

次に、第２レジストマスクＲ２１をその上に形成された電極膜とともに除去して第１電極２１を形成した。

次に、半導体積層構造体１上に、第１電極２１と第１絶縁膜１１とを介して、Ｔｉ／Ｐｔ／Ａｕからなる半導体側メタライズ層５２をスパッタリングにより形成した。

別途、Ｓｉからなる支持基板の一方の主面に、Ｔｉ／Ｐｔ／Ａｕをこの順に積層した支持基板側メタライズ層５１を２ｎｍ／３００ｎｍ／５００ｎｍの厚さに形成した。

さらに、半導体積層構造体１の半導体側メタライズ層５２と支持基板５０に形成された支持基板側メタライズ層５１とを熱圧着により接合した。

次に、固体レーザを用いたＬＬＯによりサファイア基板を除去した。

そして、個々の半導体素子の分割領域に対応する半導体積層構造体１を、ＲＩＥエッチングにより除去し、第１絶縁膜１１を露出させた（半導体積層構造体１の分離）。続いて、半導体積層構造体１の第２主面に、レジストを用いてフォトマスクを形成し、スパッタリングによってＴｉ／Ｐｔ／Ａｕをこの順に積層した後、レジストを除去（リフトオフ）して第２電極２２を形成した。

次に、第２電極２２をマスクにして、ウエットエッチングにより第２主面を凹凸加工し、第２絶縁膜１２を半導体積層構造体１の露出面全面に形成した。

次に、支持基板５０の第１主面側に、Ｔｉ／Ｐｔ／Ａｕをこの順に積層した第３電極５５を２ｎｍ／２５０ｎｍ／５００ｎｍの厚さに形成した。

以上の方法により得られたウエハをダイシングやブレイキング等により所定の箇所で個々に分割することにより、１ｍｍ四方の半導体素子を作製した。

実施例１の半導体素子のボイド近辺の部分断面写真を図７に示す。本発明の製造方法により作製した半導体素子において、第１絶縁膜１１と第１電極２１との間の距離（すなわち、ｄ_１とｄ_２との間の距離）の平均は、１．１μｍであり、ボイドの発生を抑制することができた。

実施例２．
実施例２として、第１電極２１を７０ｎｍのＡｇと８０ｎｍのＮｉとをこの順に積層することにより形成し、第１絶縁膜１１を１５０ｎｍのＳｉＯ_２により形成した以外は、実施例１と同様にして、実施例２の半導体素子を作製した。

実施例２の半導体素子のボイド近辺の部分断面写真を図８に示す。以上のようにして作製した半導体素子は、実施例１の半導体素子より第１絶縁膜１１と第１電極２１の厚さを薄くしたことから、ボイドをより小さいものにできた。

１ 半導体積層構造体
１１ 絶縁膜
１１ｍ 絶縁膜の中央領域
１１ｓ 絶縁膜の傾斜領域
２１ 電極
２１ｍ 電極の中央領域
２１ｓ 電極の傾斜領域
３１ 第１導電型半導体層（ｐ型半導体層）
３２ 活性層（発光層）
３３ 第２導電型半導体層（ｎ型半導体層）
５０ 支持基板、
５１ 支持基板側メタライズ層
５２ 半導体側メタライズ層
５５ 第３電極
θ１ 傾斜領域１１ｓの傾斜角
θ２ 傾斜領域２１ｓの傾斜角
Ｒ１１ 第１レジストマスク
Ｒ２１ 第２レジストマスク

Claims (6)

1. 半導体積層構造体の上面の一部に、絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜の外周端部をエッチングすることにより、前記絶縁膜の外周端部における傾斜角を大きくする工程と、
   前記半導体積層構造体の上面において、前記絶縁膜が形成されていない領域に電極を形成する工程と、
   支持基板を準備し、前記半導体積層構造体の電極形成面側と、前記支持基板と、を接合する工程と、
   を含むことを特徴とする半導体素子の製造方法。
2. 前記絶縁膜の外周端部をエッチングする前に、前記絶縁膜上面にマスクを設けることを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記電極は、銀を含むことを特徴とする請求項１又は２に記載の半導体素子の製造方法。
4. 前記電極は積層であり、前記銀を含む層が前記半導体積層構造体に接していることを特徴とする請求項３に記載の半導体素子の製造方法。
5. 前記接合する工程の前に、前記絶縁膜と前記電極の上に半導体積層構造体側メタライズ層を設けることを特徴とする請求項１乃至４のいずれか一項に記載の半導体素子の製造方法。
6. 前記接合する工程の前に、前記支持基板の一方の面に支持基板側メタライズ層を設けることを特徴とする請求項１乃至５のいずれか一項に記載の半導体素子の製造方法。

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