JP2012028547A - 半導体素子およびその製造方法 - Google Patents

Abstract

【課題】実施形態は、素子領域が接合金属層を介して設けられた支持基板からチップを切り出す際に発生する、捲れ等の欠陥を抑制することができる半導体素子およびその製造方法を提供する。
【解決手段】実施形態に係る半導体素子は、支持基板と、前記支持基板の上に接合金属層を介して接続された積層体を有する半導体素子であって、前記積層体に含まれる最下層から最上層までを有する素子部と、前記素子部を囲んでその周辺に設けられた周辺部と、を備える。前記周辺部は、前記積層体に含まれる前記最下層から最上層までのうちの一部であって、前記接合金属層に接する半導体層の少なくとも一部を含む。
【選択図】図１

Description

本発明の実施形態は、半導体素子およびその製造方法に関する。

半導体素子の多くは、基板の上にエピタキシャル成長された半導体層を用いて製作される。エピタキシャル成長された半導体層は、半導体のバルク結晶に比べて欠陥が少なく高品質であるため、半導体素子の特性を向上させることができる。

一方、エピタキシャル成長に用いられる基板は、主として、薄膜の半導体層を機械的に支持する役割を果たし、半導体素子の特性を向上させるために積極的に機能することは少ない。むしろ、半導体素子の高性能化を阻害する要因となる場合がある。例えば、緑〜赤色の波長範囲の光を放出するＩｎＧａＡｌＰ系半導体を材料とする発光素子では、格子定数が近いＧａＡｓ基板を成長基板として用いる。しかし、ＧａＡｓ結晶には、緑〜赤色の光を吸収し、発光強度を低下させてしまう問題がある。

そこで、ＧａＡｓ基板の上に高品質のＩｎＧａＡｌＰ系半導体層を成長し、その後、発光層を含む複数の半導体層の積層体を他の基板に移し替える技術が用いられる。例えば、発光層の放出光を反射する接合金属層を介在させて、シリコン等の支持基板に積層体を貼り付けることができる。これにより、基板の光吸収をなくし、発光素子の発光強度を向上させることができる。

しかしながら、接合金属層が設けられた支持基板をダイシングする切断工程では、切り出されたチップの端部において、捲れ等の欠陥が発生し易く歩留りが低下する場合がある。そこで、表面に接合金属層が設けられた支持基板からチップを切り出す際に、捲れ等の欠陥の発生を抑制することができる半導体素子およびその製造方法が求められている。

特開２０１０−２８１４０号公報

本発明の実施形態は、素子部が接合金属層を介して設けられた支持基板からチップを切り出す際に発生する、捲れ等の欠陥を抑制することができる半導体素子およびその製造方法を提供する。

実施形態に係る半導体素子は、支持基板と、前記支持基板の上に接合金属層を介して接続された積層体と、を有する半導体素子であって、前記積層体に含まれる最下層から最上層までを有する素子部と、前記素子部を囲んでその周囲に設けられた周辺部と、を備える。前記周辺部は、前記積層体に含まれる前記最下層から最上層のうちの一部であって、前記接合金属層に接する半導体層の少なくとも一部を含む。

一実施形態に係る半導体素子を示す模式図である。（ａ）は、半導体素子の構造を模式的に示す断面図であり、（ｂ）は、半導体素子の表面を示す平面写真である。 一実施形態に係る半導体素子の製造過程を示す模式断面図である。 図２に続く製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 一実施形態に係る半導体素子の断面を示している。（ａ）は、周辺部を中心とした模式断面図であり、（ｂ）は、ダイシング後における半導体素子の端部ＡのＳＥＭ像である。 比較例に係る半導体素子の断面を示している。（ａ）は、周辺部を中心とした模式断面図であり、（ｂ）は、ダイシング後における半導体素子の端部ＢのＳＥＭ像である。 一実施形態の変形例に係る半導体素子の製造過程を示す模式断面図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。

図１は、本実施形態に係る半導体素子１００を示す模式図である。図１（ａ）は、図１（ｂ）中に示すIa−Ia断面の構造を模式的に示し、図１（ｂ）は、半導体素子１００のチップ表面を示す平面写真である。
半導体素子１００は、例えば、発光ダイオードであり、支持基板２７の上に接合金属層４０を介して貼り付けられた積層体２５を有する。

図１（ａ）に示すように、半導体素子１００は、積層体２５に設けられた素子部５０と、素子部５０を囲んで設けられた周辺部６０と、を備えている。
素子部５０は、積層体２５の最下層であるｐ形コンタクト層２４から最上層であるｎ形電流拡散層１６までを含む。すなわち、素子部５０は、発光光を放出する発光層２０を含んでいる。そして、接合金属層４０は、発光層２０が放出する光を反射する金属を含んでいる。一方、周辺部６０は、積層体２５の最上層から最下層の間に含まれる複数の層のうちの一部であって、接合金属層４０に接する半導体層であるｐ形コンタクト層２４の少なくとも一部を含んでいる。

以下、図１（ａ）を参照して、半導体素子１００を具体的に説明する。
半導体素子１００では、発光層２０を有する積層体２５と、支持基板２７と、が接合金属層４０を介して接合されている。接合金属層４０は、積層体２５の一方の主面２５ａに付設された第１の接合金属層２６と、支持基板２７に付設された第２の接合金属層２８とを含み、第１の接合金属層２６と第２の接合金属層２８は、接合界面３２において接合されている。第２の接合金属層２８は、導電性を有する支持基板２７を介してｐ側電極２９へ接続されている。

積層体２５の他方の主面２５ｂは、例えばｎ形コンタクト層１４を介してｎ側電極３４に接続されている。そして、ｐ側電極２９からｎ側電極３４へ電流が流されることにより、発光層２０に電流が注入され、発光層２０のバンドギャップ波長に応じた波長の発光光が放出される。

図１（ａ）において、積層体２５は、ｎ側電極３４側から、ｎ形電流拡散層１６、ｎ形クラッド層１８、発光層２０、ｐ形クラッド層２２、及びｐ形コンタクト層２４を有しており、例えば、ＩｎＧａＡｌＰ系半導体材料を用いることができる。
支持基板２７には、例えば、シリコンウェーハを用いることができる。

なお、「ＩｎＧａＡｌＰ系半導体」とは、Ｉｎ_ｘ（Ｇａ_ｙＡｌ_１−ｙ）_１−ｘＰ（ただし、０≦ｘ≦１、０≦ｙ≦１）なる組成式で表される半導体材料であり、ｐ形不純物やｎ形不純物が添加されたものも含むものとする。この場合、発光光の波長は、発光層２０に含まれるＩｎＧａＡｌＰの組成を変えることにより、緑〜赤色の範囲で選択することができる。

さらに、積層体２５には、Ｂ_ｘＩｎ_ｙＧａ_ｚＡｌ_{１−ｘ−ｙ−ｚ}Ｎ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる組成式で表される窒化物半導体を用いることもできる。この場合、発光光の波長は、紫外〜緑色の範囲で選択することができる。

次に、半導体素子１００の製造過程を、図２〜図４を参照して説明する。
図２（ａ）は、ＧａＡｓ基板３０の上に、積層体２５および第１の接合金属層２６が形成された状態を示す模式断面図である。

ＧａＡｓ基板３０上に、例えば、ＧａＡｓバッファ層（図示せず）、ｎ形ＧａＡｓコンタクト層１４（不純物濃度１×１０^１８ｃｍ^−３、厚さ０．１μｍ）を形成する。
続いて、積層体２５を構成するｎ形Ｉｎ_０．５（Ｇａ_０．３Ａｌ_０．７）_０．５Ｐからなる電流拡散層１６（不純物濃度４×１０^１７ｃｍ^−３、厚さ２μｍ）、ｎ形ＩｎＡｌＰからなるｎ形クラッド層１８（不純物濃度４×１０^１７ｃｍ^−３、厚さ０．６μｍ）、発光層２０、ＩｎＡｌＰからなるｐ形クラッド層２２（不純物濃度２×１０^１７ｃｍ^−３、厚さ０．６μｍ）、ｐ形Ｇａ_０．５Ａｌ_０．５Ａｓからなるｐ形コンタクト層２４（不純物濃度９×１０^１８ｃｍ^−３，厚さ０．４μｍ）を、順に積層する。

これらの半導体層は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法などを用いて結晶成長することができる。
発光層２０は、不純物濃度が約１×１０^１７ｃｍ^−３のｐ形ＭＱＷ（Multi Quantum Well）構造とすることができる。ＭＱＷは、井戸層である約１０ｎｍ幅のＩｎ_０．５（Ｇａ_０．９４Ａｌ_０．０６）_０．５Ｐと、バリア層である約２０ｎｍ幅のＩｎ_０．５（Ｇａ_０．４Ａｌ_０．６）_０．５Ｐと、を交互に積層して形成することができる。
この場合、発光光として、ピーク波長が略６２４ｎｍ、ドミナント波長が略６１５ｎｍの赤色光を得ることができる。

続いて、ｐ形コンタクト層２４の上に、Ａｕ（厚さ０．０５μｍ）、ＡｕＺｎ（０．３％のＺｎを含有、厚さ０．２μｍ）、Ａｕ（厚さ０．６μｍ）を、この順序で積層し、第１の接合金属層２６を形成する。

次に、図２（ｂ）に示すように、例えば、（１００）の面方位を有するｐ形シリコンからなる支持基板２７（不純物濃度１×１０^１９ｃｍ^−３、厚さ２００μｍ）に、第１の接合金属層２６および第２の接合金属層２８を介して、積層体２５を接合させる。

支持基板２７の一方の面には、Ｔｉ（厚さ０．１μｍ）／Ｐｔ（厚さ０．１２μｍ）／Ａｕ（厚さ０．２μｍ）からなる第２の接合金属層２８を蒸着法などにより形成する。
続いて、図２（ｂ）に示すように、第１の接合金属層２６と、第２の接合金属層２８と、を重ね合わせ、例えば、真空中で加圧しながら約３００℃に加熱して、積層体２５と支持基板２７とを接合する。

次に、図３（ａ）に示すように、ＧａＡｓ基板３０を、例えば、ウェットエッチング法を用いて除去する。この後、例えば、支持基板２７および積層体２５を、４００℃でシンターし、第１の接合金属層２６と第２の接合金属層２８との間のＡｕ層の界面３２の接着強度をさらに高めることができる。

第１の接合金属層２６と第２の接合金属層２８とが重ね合わされ、それぞれのＡｕ層が圧着されることにより接合金属層４０が形成される。接合金属層４０に含まれるＡｕ層は、発光層２０から放出される光を上方に反射する金属であり、発光強度を向上させる。

続いて、図３（ｂ）に示すように、ｎ側電極３４を形成する。
例えば、ｎ形コンタクト層１４の表面にリフトオフ法などを用いて、ＡｕＧｅ（Ｇｅを約３％含有、厚さ５０ｎｍ）／Ａｕ（厚さ１００ｎｍ）／Ｍｏ（厚さ１５０ｎｍ）／Ａｕ（厚さ１５０ｎｍ）／Ｍｏ（厚さ５０ｎｍ）／Ａｕ（厚さ６００ｎｍ）を順に積層してｎ側電極３４を形成する。
続いて、例えば、ｎ側電極３４をマスクとして、ｎ形コンタクト層１４をエッチングする。

次に、図４（ａ）に示すように、周辺部６０を形成するためのレジストマスク４１を、積層体２５の表面の素子部５０となる部分に形成する。
続いて、図４（ｂ）に示すように、例えば、ウェットエッチング法を用いて、素子部５０の周りの周辺部６０となる部分をエッチングする。この際、接合金属層４０に接するｐ形コンタクト層２４を残すようにエッチングすることができる。

具体的には、ｎ形電流拡散層１６、および、ｎ形クラッド層１８、発光層２０、ｐ形クラッド層２２を順にエッチングして除去する。この際、接合金属層４０の上にｐ形コンタクト層２４が残るように、エッチング時間を調整する。
例えば、液温を−３０〜３０℃の範囲に調整したＨＣｌ＋Ｈ_２Ｏ_２＋Ｈ_２Ｏの混合液で、１０〜６０分間エッチングする。

さらに、ＩｎＡｌＰからなるｐ形クラッド層２２をエッチングする際に、ＩｎＡｌＰのエッチング速度が、ｐ形Ｇａ_０．５Ａｌ_０．５Ａｓのエッチング速度よりも速いエッチング液を用いることができる。これにより、接合金属層４０の上にｐ形Ｇａ_０．５Ａｌ_０．５Ａｓからなるｐ形コンタクト層２４を残すことが容易となる。

接合金属層４０の上に残されたｐ形コンタクト層２４は、例えば、当初の厚さ０．４μｍよりも薄くエッチングされても良い。さらに、接合金属層４０の上に残される半導体層は、ｐ形コンタクト層２４に限られず、例えば、ｐ形コンタクト層２４に加えて、ｐ形クラッド層２２を残しても良い。

次に、支持基板２７の裏面側にＴｉ（厚さ０．１μｍ）／Ｐｔ（厚さ０．１２μｍ）／Ａｕ（厚さ０．２μｍ）を順に積層したｐ側電極２９を形成する。
続いて、例えば、ダイシングソーを用いて周辺部６０を切断し、素子部５０を含む個々のチップに分離する。

図５は、半導体素子１００の断面を例示する模式図およびＳＥＭ像である。図５（ａ）は、周辺部６０を中心とした模式断面図であり、（ｂ）は、個々のチップに分離された半導体素子１００の端部Ａを示すＳＥＭ像である。

図５（ａ）に示すように、周辺部６０の中央の切断部Ｃを、例えば、ダイシングソーで切断する。
ダイシング条件は、例えば、ダイシングブレードの送り速度を５〜２０ｍｍ／ｓｅｃとし、回転数を２５０００〜５００００ｒｐｍとすることができる。ダイシングブレードの冷却水の供給量は、０．５〜１．０リットル／ｍｉｎとすることができる。

図５（ｂ）は、図５（ａ）中に示す端部ＡのＳＥＭ像である。支持基板２７、接合金属層４０、および、接合金属層４０の上に残されたｐ形コンタクト層２４の切断面が示されている。

一方、図６は、比較例に係る半導体素子１５０の断面を例示する模式図およびＳＥＭ像である。図６（ａ）は、周辺部６０を中心とした模式断面図であり、図６（ｂ）は、個々のチップに分離された半導体素子１５０の端部Ｂを示すＳＥＭ像である。

図６（ａ）に示すように、半導体素子１５０では、周辺部６０において、ｐ形コンタクト層２４の全てがエッチングにより除去され、接合金属層４０の表面が露出している。

図６（ｂ）に示すように、ダイシングソーで分離された半導体素子１５０のチップ端部Ｂでは、支持基板２７の表面においてクラックが生じている。さらに、接合金属層４０が巻き上げられた形状となっており、所謂Ａｕ捲れ（メクレ）が発生していることがわかる。

これに対し、図５（ｂ）に示すチップ端部Ａでは、図６（ｂ）のようなメクレは無く、良好な形状に切断されていることが分かる。
すなわち、接合金属層４０の上に半導体層（ｐ形コンタクト層２４）を残すことにより、ダイシング加工時において、Ａｕメクレ等の欠陥の発生を抑えることが可能となり、チップの品質を向上させることができる。

図７は、本実施形態の変形例に係る半導体素子２００の製造過程を示す模式断面図である。
図７（ａ）に示すように、接合金属層４０の上にｐ形コンタクト層２４を残して周辺部６０を形成した後、素子部５０を覆うレジストマスク４２を形成する。
続いて、例えば、ダイシングソーを用いて周辺部６０を切断し、素子部５０を含む個々のチップに分割する。

その後、レジストマスク４２をエッチングマスクとして、周辺部６０の表面に残されたｐ形コンタクト層２４を除去する。ｐ形コンタクト層２４のエッチングには、例えば、ウェットエッチング法を用いることができる。
具体的には、ダイシングシート（図示しない）の上で支持基板２７を切断し、個々のチップに分離した後、ダイシングシートをエッチング液に浸漬することにより、ダイシングシートに接着したチップのｐ形コンタクト層２４をエッチングすることができる。

これにより、図７（ｂ）に示すように、周辺部６０の一部にｐ形コンタクト層２４ａを残して、接合金属層４０の表面を露出させることができる。
一方、素子部５０は、レジストマスク４２で保護されているため、発光層２０、ｎ側電極３４等がエッチング液に浸食されることがなく、半導体素子２００の特性を劣化させることはない。
レジストマスク４２は、例えば、ウェット処理、または、酸素アッシング処理を用いることにより、除去することができる。

本変形例に係る半導体素子２００では、チップ端部において、接合金属層４０の表面を露出させる。これにより、例えば、チップを樹脂封じする際の樹脂とチップとの間の密着性を改善し、チップ端部におけるボイド等の欠陥の発生を防ぐことができる。
なお、図７（ｂ）に表した具体例においては、周辺部６０の一部にｐ形コンタクト層２４ａを残したが、本実施形態はこれには限定されない。例えば、周辺部６０において、ｐ形コンタクト層２４ａをほぼ全てエッチング除去してもよい。あるいは、ｐ形コンタクト層２４ａをさらにオーバーエッチし、素子部５０の一部にまでｐ形コンタクト層２４ａをエッチング除去したものも、本実施形態の範囲に包含される。

なお、上記の実施形態では、半導体発光素子を例に挙げて説明したが、例えば、ＧａＮ系窒化物半導体を材料とするＦＥＴ（Field Effect Transistor）などの電子デバイスに適用することも可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、本願明細書において、「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{（１−ｘ−ｙ−ｚ）}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。

１４・・・ｎ形コンタクト層、 １６・・・ｎ形電流拡散層、 １８・・・ｎ形クラッド層、 ２０・・・発光層、 ２２・・・ｐ形クラッド層、 ２４、２４ａ・・・ｐ形コンタクト層、 ２５・・・積層体、 ２５ａ、２５ｂ・・・主面、 ２６、２８、４０・・・接合金属層、 ２７・・・支持基板、 ２９・・・ｐ側電極、 ３０・・・ＧａＡｓ基板、 ３２・・・接合界面、 ３４・・・ｎ側電極、 ４１、４２・・・レジストマスク、 ５０・・・素子部、 ６０・・・周辺部、 １００、１５０、２００・・・半導体素子

Claims (5)

1. 支持基板と、前記支持基板の上に接合金属層を介して接続された積層体と、を有する半導体素子であって、
   前記積層体に含まれる最下層から最上層までを有する素子部と、
   前記素子部を囲んでその周囲に設けられ、前記積層体に含まれる前記最下層から最上層までのうちの一部であって、前記接合金属層に接する半導体層の少なくとも一部を含む周辺部と、
   を備えたことを特徴とする半導体素子。
2. 前記素子部における前記積層体は、発光層を含み、
   前記接合金属層は、前記発光層が放出する光を反射する金属を含むことを特徴とする請求項１記載の半導体素子。
3. 前記支持基板は、シリコンウェーハであることを特徴とする請求項１または２に記載の半導体素子。
4. 支持基板の上に接合金属層を介して接続された積層体を有する半導体素子の製造方法であって、
   成長基板の上に形成された前記積層体と、前記支持基板とを、前記接合金属層を介在させて接合する工程と、
   前記成長基板を除去する工程と、
   前記積層体を選択的にエッチングして、前記積層体の最下層から最上層までを有する素子部と、前記素子部を囲んでその周囲に設けられ前記積層体の前記最下層から最上層までのうちの一部であって、前記接合金属層に接する半導体層の少なくとも一部を含む周辺部と、を形成する行程と、
   を備えたことを特徴とする半導体素子の製造方法。
5. 前記周辺部を切断して分離した前記素子部を含むチップの前記周辺部に残された前記最下層から最上層までのうちの一部を除去する工程をさらに備えたことを特徴とする請求項４記載の半導体素子の製造方法。