JP5942785B2 - 半導体光素子を作製する方法 - Google Patents

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Description

本発明は、半導体光素子を作製する方法に関する。
非特許文献１には、マッハツェンダ変調器が記載されている。このマッハツェンダ変調器は、半導体基板上に設けられたハイメサ形状の半導体層を備える。ハイメサ形状の半導体層は、保護層で埋め込まれている、このため、この半導体層の側面には保護層が設けられる。
K. Tsuzuki, T. Ishibashi, T. Ito, S. Oku, Y. Shibata,R. Iga, Y. Kondo and Y. Tohmori, 40 Gbit/s n/i/n InP Mach-Zehnder modulator with a p voltage of 2.2 V, Electronics Letters Online 2nd, October 2003, Vol. 39 No. 20.
発明者は、マッハツェンダ変調器のコンタクト開口のばらつきに影響を与える要因について検討している。埋込用樹脂の膜厚の面内分布及びエッチングレートの面内分布が、コンタクト開口のばらつきに影響を与える。発明者の知見によれば、例えばウエハ上に埋込用樹脂を塗布するとき、均一ではない埋込用樹脂厚分布が形成される。一方、ウエハ上の埋込用樹脂をエッチングするとき、そのエッチングレートは、上記のような埋込用樹脂の膜厚分布とは独立した面内分布を示す。発明者の実験によれば、このような面内分布（埋込用樹脂膜厚の面内分布及びエッチングレートの面内分布）が、コンタクト開口のばらつきに影響を与える。
本発明は、マッハツェンダ変調器のアーム導波路へのコンタクト開口の均一性を高めることができる、半導体光素子を作製する方法を提供することを目的とする。
本発明に係る発明は、半導体光素子を作製する方法に関する。この方法は、（ａ）当該マッハツェンダ変調器を有する半導体チップのための複数の区画を含む区画配列を作製するウエハサイズを決定する工程と、（ｂ）前記ウエハサイズを有するウエハ上の第１配列構造の配列上に塗布された埋込用樹脂の膜厚を測定して、該膜厚の面内分布を得る工程と、（ｃ）前記ウエハサイズを有するウエハ上の第２配列構造の配列上に塗布された埋込用樹脂の厚さを測定して、埋込用樹脂厚とトレンチ幅との相関関係を得る工程と、（ｄ）前記ウエハサイズを有するウエハ上の埋込用樹脂のエッチングレートを測定して、該エッチングレートの面内分布を測定する工程と、（ｅ）前記膜厚の面内分布、前記エッチングレートの面内分布及び前記相関関係を用いて、前記区画配列内の区画の各々において、導波路メサを規定するトレンチ幅を決定して、ウエハ上におけるトレンチ幅マップを形成する工程と、（ｆ）前記ウエハサイズを有する素子用ウエハと該素子用ウエハ上に導波路構造のための半導体積層とを有するエピタキシャル基板上に、前記トレンチ幅マップに基づくトレンチ幅のパターンを有するマスクを形成する工程と、（ｇ）前記マスクを用いて前記半導体積層をエッチングして、当該マッハツェンダ変調器のアーム導波路のための導波路メサを規定するトレンチの配列を含むトレンチ構造を形成する工程と、（ｈ）前記トレンチ構造上に樹脂を塗布して、前記トレンチ構造を埋め込む工程と、（ｉ）前記導波路メサへのコンタクト開口の配列を前記トレンチ構造の前記樹脂のエッチングにより形成する工程とを備え、前記第１配列構造は、あるトレンチ幅を有するトレンチにより規定され導波路のための半導体メサを含み、前記第２配列構造は、互いに異なるトレンチ幅のトレンチにより規定され導波路のための半導体メサを含む。
半導体光素子を作製する方法（以下「作製方法」と記す）によれば、当該マッハツェンダ変調器のアーム導波路へのコンタクト開口の均一性を得ることができる。
発明者の検討によれば、例えばウエハ上の埋込用樹脂を塗布するとき、均一ではない埋込用樹脂厚分布が形成される。一方、ウエハ面内のエッチングレートは、上記のような埋込用樹脂の膜厚分布とは独立した面内分布を示す。
これらの面内分布とは別に、上記の第２配列構造を用いた検討によれば、埋込用樹脂で埋め込まれるトレンチ構造のトレンチ幅の違いに起因して該埋込用樹脂の膜厚の差異を示す。また、第１配列構造を用いることにより、導波路のための半導体メサを規定するトレンチ構造上の埋込用樹脂の膜厚分布を得ることができる。第１配列構造及び第２配列構造上の埋込用樹脂の膜厚分布の違いを利用するとき、下地の構造を利用して埋込用樹脂の膜厚を調整できる。この調整の考慮に、ウエハ面内のエッチングレートに係る面内分布を加えることができれば、コンタクト開口のばらつきを低減できる。
このばらつきの低減は、マッハツェンダ変調器を有する半導体チップのための複数の区画を含む区画配列を素子用ウエハの面内に規定する際に、半導体メサを規定するトレンチ構造のトレンチ幅を第２配列構造からの知見に基づき区画配列の区画において変更することにより可能になる。
本発明に係る作製方法では、前記樹脂はＢＣＢ樹脂を含むことができる。この作製方法によれば、導波路構造を埋め込む樹脂としてＢＣＢ樹脂を好適に用いることができる。
本発明に係る作製方法は、前記トレンチ構造を形成した後に、前記トレンチ構造上に前記樹脂を塗布する前に、前記トレンチ構造上に絶縁膜を形成する工程と、前記樹脂のエッチングを行った後に、前記絶縁膜のエッチングを行って前記導波路メサの表面を部分的に露出させる工程とを備えることができる。本発明に係る作製方法では、前記絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜を含むことができる。この作製方法によれば、絶縁膜として、シリコン酸化膜（例えばＳｉＯ２）、シリコン酸窒化膜（例えばＳｉＯＮ）、又はシリコン窒化膜（例えばＳｉＮ）を用いることができる。
本発明に係る作製方法では、前記トレンチ構造は、第１半導体テラス、前記導波路メサ、当該マッハツェンダ変調器の一対のアーム導波路の他方の別の導波路メサ、及び第２半導体テラスを含み、前記第１半導体テラス、前記導波路メサ、前記別の導波路メサ、及び前記第２半導体テラスは、当該マッハツェンダ変調器のアーム導波路の延在方向に交差する方向に、順に配列されており、前記第１半導体テラスと前記導波路メサとの間隔及び前記第２半導体テラスと前記別の導波路メサとの間隔は前記トレンチ幅にとられ、前記素子用ウエハの区画配列うちの一区画における前記トレンチ幅は、前記素子用ウエハの前記区画配列うちの別の区画における前記トレンチ幅と異なることができる。
この作製方法によれば、トレンチ幅の調整は、第１半導体テラスと導波路メサとの間隔、及び第２半導体テラスと別の導波路メサとの間隔に対して為される。
本発明に係る作製方法では、前記素子用ウエハの区画配列うちの一区画において、第１半導体テラスと前記導波路メサとの間隔は第１トレンチ幅を有し、前記素子用ウエハの前記区画配列うちの別の区画において、前記第１半導体テラスと前記導波路メサとの間隔は第２トレンチ幅を有し、前記第１トレンチ幅は前記第２トレンチ幅と異なることができる。
この作製方法によれば、ウエハ面内に配列され半導体チップのための区画の配列において、その一の区画のトレンチ幅は別の区画のトレンチ幅と異なる。この違いにより、一の区画におけるコンタクト開口及び別の区画におけるコンタクト開口に関して、高い均一性を達成できる。
本発明に係る作製方法では、前記マスクは、前記トレンチ内にダミー導波路メサを形成するためのパターンを有し、前記トレンチ構造は、前記トレンチのダミー導波路メサを含み、前記ダミー導波路メサは、前記導波路メサの方向に延在し、前記ダミー導波路メサの幅は前記導波路メサの幅より小さいことができる。
この作製方法によれば、トレンチ内には、樹脂が充填される。この樹脂体の熱膨張率は、半導体の熱膨張率と異なるので、面内において、拡大されたトレンチ幅が用いられるとき、この熱膨張率の違いから、樹脂体の剥がれが生じる可能性が高まる。しかしながら、トレンチ内にダミー導波路メサを延在させることにより、トレンチは複数のサブトレンチから成り、またトレンチ幅により調整される樹脂厚にあまり影響を与えることなく、個々のトレンチ内の樹脂体の体積を小さくできる。これにより、熱膨張率の違いに起因する樹脂体剥がれの可能性を低減できる。
本発明に係る作製方法では、前記ダミー導波路メサと前記導波路メサとの間隔は、３μｍ以上であることができる。
この作製方法によれば、ダミー導波路メサと導波路メサとの電気的、及び光学的な結合は、マッハツェンダ変調器の動作特性を低下させる可能性がある。電気的な結合を小さくするために、ダミー導波路メサと導波路メサとの間隔を３μｍ以上の距離で離すことが好ましい。
本発明に係る作製方法では、前記トレンチ構造を形成する際に、互いに異なるトレンチ幅を規定する単一のマスク部材を用いて前記トレンチ幅マップに従ったマスクパターンを形成する露光を行って、前記マスクを作成することができる。
この作製方法によれば、トレンチ幅を素子用ウエハの区画において変更することは、マスクアライナーを用いた露光用のマスクパターンにより実現される。
本発明に係る作製方法では、前記トレンチ構造を形成する際に、互いに異なるトレンチ幅を規定する複数のレチクルを用いて前記トレンチ幅マップに従ったマスクパターンを形成する露光を行って、前記マスクを作成することができる。
この作製方法によれば、トレンチ幅を素子用ウエハの区画において変更することは、ステップアンドリピート露光を用いた露光用レチクルのパターンにより実現される。
本発明に係る発明は、半導体光素子を作製する方法に関する。この方法は、（ａ）当該半導体光素子を有する半導体チップのための複数の区画を含む区画配列を作製するウエハサイズを決定する工程と、（ｂ）前記ウエハサイズを有するウエハ上の第１配列構造の配列上に塗布された埋込用樹脂の膜厚を測定して、該膜厚の面内分布を得る工程と、（ｃ）前記ウエハサイズを有するウエハ上の第２配列構造の配列上に塗布された埋込用樹脂の厚さを測定して、埋込用樹脂厚とトレンチ幅との相関関係を得る工程と、（ｄ）前記ウエハサイズを有するウエハ上の埋込用樹脂のエッチングレートを測定して、該エッチングレートの面内分布を測定する工程と、（ｅ）前記膜厚の面内分布、前記エッチングレートの面内分布及び前記相関関係を用いて、前記区画配列内の区画の各々において、導波路メサを規定するトレンチ幅を決定して、ウエハ上におけるトレンチ幅マップを形成する工程と、（ｄ）前記ウエハサイズを有する素子用ウエハと該素子用ウエハ上に当該半導体光素子のための導波路構造のための半導体積層とを有するエピタキシャル基板上に、前記トレンチ幅マップに基づくトレンチ幅のパターンを有するマスクを形成する工程と、（ｅ）前記マスクを用いて前記半導体積層をエッチングして、当該半導体光素子のための導波路メサを規定するトレンチの配列を含むトレンチ構造を形成する工程と、（ｆ）前記トレンチ構造上に樹脂を塗布して、前記トレンチ構造を埋め込む工程と、（ｇ）前記導波路メサへのコンタクト開口の配列を前記トレンチ構造上の前記樹脂のエッチングにより形成する工程とを備え、前記第１配列構造は、あるトレンチ幅を有するトレンチにより規定され導波路のための半導体メサを含み、前記第２配列構造は、互いに異なるトレンチ幅のトレンチにより規定され導波路のための半導体メサを含む。
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
以上説明したように、本発明によれば、マッハツェンダ変調器のアーム導波路へのコンタクト開口の均一性を高めることができる、半導体光素子を作製する方法を提供できる。
図１は、本発明の背景を説明する、光導波路上のコンタクト開口の断面を示す図面である。 図２は、本発明の概要を説明する、ダミーテラスにより規定される光導波路上の樹脂の断面を示す図面である。 図３は、本実施の形態に係るマッハツェンダ変調器を作製する方法における主要な工程を示す図面である。 図４は、本実施の形態に係るマッハツェンダ変調器を作製する方法における主要な工程を示す図面である。 図５は、本実施の形態に係るショットマップの一例を示す図面である。 図６は、本実施の形態に係る製造方法における主要な工程を模式的に示す図面である。 図７は、本実施の形態に係る製造方法における主要な工程を模式的に示す図面である。 図８は、本実施の形態に係る製造方法における主要な工程を模式的に示す図面である。 図９は、本実施の形態に係るマッハツェンダ変調器の構成を示す平面図である。 図１０は、本実施の形態に係るマッハツェンダ変調器のアーム導波路を横切る断面を示す図面である。 図１１は、ショットサイズ内のエリアにマッハツェンダ変調器のための半導体チップの区画ＭＺと、テストエレメントグループチップの区画ＴＥＧとを含むレチクルを示す図面である。 図１２は、第１配列構造及び第２配列構造の作成のためのＴＥＧパターンを示す図面である。 図１４は、導波路メサ上のＢＣＢ樹脂厚の面内分布を示す図面である。 図１４は、トレンチ間隔と、導波路メサ上のＢＣＢ樹脂厚との相関関係を示す図面である。 図１５は、ＩｎＰウエハ、下地のエピタキシャル膜構造、ＳｉＮ保護層及びＢＣＢ樹脂体を含む基板生産物のウエハ中心付近に位置するショットを通りオリエンテーションフラット（ＯＦ）に平行な方向のショット毎のＢＣＢエッチングレート分布を示す図面である。 図１６は、導波路メサ上のＢＣＢをすべてエッチングする時間の導出値の面内分布を示す図面である。 図１７は、ＩｎＰウエハ、下地のエピタキシャル膜構造、ＳｉＮ保護層及びＢＣＢ樹脂体を含む基板生産物上の中心付近に位置するショットを通りオリエンテーションフラットに平行な方向のショット毎のオーバーエッチング量の面内分布を示す図面である。 図１８は、実施例におけるショット配置の例を示す図面である。 図１９は、オーバーエッチング量の面内分布を示す図面である。 図２０は、半導体メサを覆っている保護層とＢＣＢ樹脂との界面で発生する可能性のあるは剥がれを模式的に示す図面である。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、マッハツェンダ変調器を作製する方法、及び半導体光素子を作製する方法に係る本発明の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図１及び図２を参照しながら、本発明の概要を説明する。半導体光素子のためのハイメサ構造を有する半導体にベンゾシクロブテン（ＢＣＢ）を塗布すると、導波路の近傍の下地形状に応じて半導体メサ上のＢＣＢの膜厚やメサ側面上のＢＣＢの膜厚がウエハ面内で異なる。ウエハ上にメサ幅やメサ間隔が異なるときにも、ＢＣＢの膜厚がウエハ面内で異なる。また、このようなＢＣＢ埋込領域をエッチングする際には、ウエハ面内でＢＣＢのエッチングレート差が生じる。これらＢＣＢ膜厚分布及びエッチングレートの分布がウエハ全体に存在する。半導体メサにコンタクトを形成するために半導体メサ上のＢＣＢ樹脂に開口を形成するとき、ＢＣＢ樹脂の塗布及びＢＣＢのエッチングは、ウエハ単位で行われるので、ＢＣＢ膜厚分布及びエッチングレートの分布は製造ばらつきの原因となり、ウエハ面内の位置によってＢＣＢの開口形状が異なるものとなる。
例えば、ウエハ中心部より外周部のＢＣＢのエッチングレートが大きい場合において、メサ上部のＢＣＢ樹脂に帯状の開口を形成するとき、ウエハ中心部分と外周部分の代表的な形状を模式的に図１に示す。
図１の（ａ）部は、ウエハ中心付近における断面を示す。半導体メサの上面にＢＣＢ樹脂の開口が形成されており、ほぼ理想的な形状が形成されている。これは、ウエハ中心部のメサ上のＢＣＢ樹脂が適切にエッチングされて帯状の開口が形成された時点でエッチングを停止させるエッチング条件を用いているからである。ウエハ中心部ではＢＣＢ開口部におけるＢＣＢの高さとメサの高さが同程度である。一方、図１の（ｂ）部は、ウエハ周辺付近における断面を示す。ウエハ外周部ではＢＣＢ開口部におけるＢＣＢ樹脂の高さがメサ高さよりも低くなっている。これは、ウエハ外周部のエッチングレートが、ウエハ中心部よりも大きいので、ＢＣＢのエッチングが過剰になっていることを示す。
また、半導体メサ上のＢＣＢ樹脂の膜厚は、半導体メサの深さによっても変化する。例えば、半導体メサの深さが大きいとき、半導体メサ上のＢＣＢ樹脂が薄くなる。このため、異なるメサ深さの半導体メサをＢＣＢ樹脂で埋め込む構造を有するウエハにおいて、半導体メサ上のＢＣＢ樹脂を同時に開口するとき、半導体メサ上のＢＣＢ樹脂が薄いウエハ部分の開口付近が過剰にエッチングされる。
半導体メサ幅より幅広の電極を作製する場合、ＢＣＢ樹脂が過剰にエッチングされる形態ではエッチングされたＢＣＢ表面と半導体メサの上面とに段差が形成される。この段差により、電極の段切れが発生する可能性がある。また、ＢＣＢ開口の形状がウエハ面内において分布するとき、デバイス特性のばらつきを引き起こす可能性がある。これ故に、ウエハ面内において、エッチングされたBCB面と導波路メサの上面とがほぼ同じ高さになることが望ましい。
図２は、半導体光素子のための導波路のための半導体メサをトレンチによって規定する形態の断面を示す。トレンチは、半導体メサと半導体テラスとによって規定される。半導体メサ及び半導体テラスをＢＣＢ樹脂で埋め込むとき、発明者の知見によれば、導波路メサ上のＢＣＢ樹脂の膜厚は、トレンチ幅（導波路と、該導波路の脇にある半導体テラスとの間のトレンチの幅）に応じて変化する。一例の構造では、導波路の高さは３μｍであり、導波路幅は１．５μｍである。半導体積層のエッチングにより導波路を含むトレンチ構造を作製した後に、ウエハ全体に絶縁膜（例えばＳｉＯ２）を成膜する。この後に、トレンチ構造を埋め込むようにＢＣＢ樹脂を塗布する。導波路メサと半導体テラスとの間隔を狭めると、導波路上のＢＣＢ膜厚が厚くなる。逆に、導波路メサと半導体テラスとの間隔を広げると、導波路上のＢＣＢ膜厚が薄くなる。
光導波路を含む光学デバイスには、様々な導波路メサ幅や様々な導波路メサ間隔が存在するので、導波路構造を埋め込むＢＣＢ樹脂の厚さを全ての導波路メサにおいて揃えることは煩雑であると考えられる。
しかしながら、発明者は、導波路メサと半導体テラスとの間隔に応じて、導波路上のＢＣＢ膜厚を変化させることができることに着目している。導波路メサの近くに意図的に半導体テラス（ここでは「ダミーテラス」と呼ぶ）を配置することにより、導波路上のＢＣＢ膜厚を調整できることを見出した。つまり、所望のＢＣＢ膜厚を得るために、ウエハ面内の場所に応じて、導波路メサとダミーテラスとの間隔を変化させることにより、ウエハ面内の導波路メサ上のＢＣＢ膜厚分布を制御できる。これは、ウエハ面内でメサ上のＢＣＢ膜厚のばらつきを小さくできることを示している。
加えて、又は、上記と独立して、ＢＣＢのエッチングレートに面内分布が不可避であるとき、あらかじめエッチングレートの差異を補うようにＢＣＢ膜厚を変化させることができる。このＢＣＢ膜厚を厚く、または、薄くすることによって、エッチング後のＢＣＢの開口形状のばらつきをウエハ面内にわたって小さくして、その均一性を高めることができる。
ダミーテラスの利用は、上記のような技術的な寄与を提供することができる。所望のＢＣＢ膜厚を達成するために、ダミーテラスが導波路メサから離れると、トレンチ中のＢＣＢの体積が増える。ＢＣＢ堆積の増加により、ＢＣＢの応力も増大する可能性がある。常にではないが、応力により、ＢＣＢがダミーテラスの側面や導波路メサの側面からはがれる可能性がある。
導波路メサ上のＢＣＢに開口を形成すると、開口付近のＢＣＢが剥がれやすくなることがある。ＢＣＢのはがれは、その後のレジストワークを困難にする。また、ＢＣＢはがれは、配線の断線を引き起こすことがある。発明者の検討によれば、ＢＣＢのはがれを防ぐためには、ダミーテラスと導波路メサとの間にダミー導波路メサ又はダミーメサを設けることが有効である。この構造では、これらのメサの幅が太いとき、導波路メサ上のＢＣＢ樹脂の膜厚に影響を与える。この影響を低減するために、ダミー導波路メサ及びダミーメサの幅は導波路メサの幅以下であることが望ましく、また導波路メサの幅より細いことが好ましい。また、追加されたダミー導波路と本来の導波路路との容量結合により、デバイス特性に影響する可能性がある。容量結合を防ぐために、ダミー導波路メサは、導波路メサから３μｍ以上の間隔で離されることが好ましい。ここで、ダミー導波路メサは、導波路として使用することを目的とせず作成されるものであり、例えばダミーメサ及びダミー導波路メサに、導波路メサのようなクラッド及びコアは必須ではないが、本実施の形態では、導波路メサのためのエピ構造を流用するので、ダミーメサ及びダミー導波路メサは導波路構造を有している。
実施の形態を詳細に説明する。図３及び図４は、本実施の形態に係る半導体光素子を作製する方法における主要な工程を示す図面である。引き続く説明では、樹脂埋込の導波路メサ上に開口を有する構造を形成する製造方法により作製される半導体光素子としてマッハツェンダ変調器について説明する。
図３に示されるように、工程Ｓ１０１では、当該マッハツェンダ変調器を有する半導体チップのための複数の区画を含む区画配列を作製するウエハサイズを決定する。図５は、露光のためのショット、及び半導体チップのための複数の区画を含む区画配列を示す。図５を参照すると、ウエハ１５が示されている。ウエハ１５の主面１５ａには、露光のためのショット１１のマップが示されている。ショット１１は、例えばフォトリソグラフに縮小投影露光を用いるときの露光の単位に対応する。ショット１１の各々は、半導体チップのための複数の区画１３を含むことができる。ショット１１は、単一の区画からなることができ、或いは複数の区画からなることができる。ウエハサイズが決定されるとき、ウエハ主面１５ａ上に、複数の区画１３を含む区画配列を決定できる。
工程Ｓ１０２では、トレンチ幅マップを作成するための測定を行う。決定されたウエハサイズを有するいくつかのウエハを準備する。ウエハは例えば半絶縁性ＩｎＰウエハであることができる。
工程Ｓ１０３では、マッハツェンダ変調器のアーム導波路のための導波路メサを規定するトレンチの配列を含むトレンチ構造と、これを埋め込む樹脂の厚さに関連する測定を行う。図６の（ａ）部に示されるように、この測定のために準備されたウエハ１５上に、第１クラッド層１７ａ、コア層１７ｂ及び第２クラッド層１７ｃを順に成長して、エピタキシャル基板Ｅ１を作製する。エピタキシャル基板Ｅ１は、ウエハ１５及び半導体積層１７を含む。
工程Ｓ１０４では、エピタキシャル基板Ｅ１上に、第１配列構造及び第２配列構造を形成する。第１配列構造及び第２配列構造の各々は、トレンチにより規定され導波路のための半導体メサを含む。図６の（ｂ）部に示されるように、半導体メサ１９ａ、１９ｂ、トレンチ２０、及びダミーテラス２１を形成する。これらの形成は、マスク及びエッチングにより行われる。次いで、図６の（ｃ）部に示されるように、半導体メサ１９ａ、１９ｂの素子領域２３ａをダミーテラス２１のダミー領域２３ｂから分離するために導電性の第１クラッド層を除去して、素子分離領域２３ｃを形成する。これによって素子分離が行われる。素子分離のための領域の形成は、マスク及びエッチングにより行われる。
第１配列構造は、あるトレンチ幅（単一のトレンチ幅）を有するトレンチにより規定され導波路のための半導体メサを含む。この第１配列構造は、ウエハ主面１５ａの全体にわたって、同一幅のトレンチにより規定される半導体メサを各区画１３が含むように設けられる。この配列を用いて、トレンチ及び半導体メサを含む下地構造物上の樹脂厚の面内分布を測定できる。また、この第２配列構造は、複数の互いに異なるトレンチ幅のトレンチによりそれぞれ規定される導波路のための半導体メサを含む。この第２配列構造は、ウエハ主面１５ａの全体にわたって、導波路のための半導体メサを複数の区画１３が含むように設けられることができる。
図６の（ｄ）部に示されるように、工程Ｓ１０５では、導波路メサ及びダミーテラスを含む第１配列構造及び第２配列構造を覆うように、絶縁膜２５を形成する。絶縁膜２５は例えばＳｉＯ２を含むことができる。絶縁膜２５を形成した後に、工程Ｓ１０６では、第１配列構造及び第２配列構造を埋め込むように樹脂を塗布して樹脂体２７を形成する。塗布される樹脂は例えばＢＣＢ樹脂であることができる。
工程Ｓ１０７では、決定されたウエハサイズを有するウエハ１５上の第１配列構造の配列上に塗布された埋込用樹脂２７の膜厚を測定して、該膜厚の面内分布を得る。この測定では、ウエハ主面１５ａの全体にわたって、ダミーテラス、トレンチ及び半導体メサを含む下地構造上の塗布される樹脂の面内分布を測定する。第１配列構造を用いて、別の導波路メサの配列を含む下地構造を覆う樹脂の厚さの面内分布を得ることができる。
工程Ｓ１０８では、決定されたウエハサイズを有するウエハ１５上の第２配列構造の配列上に塗布された埋込用樹脂２７の厚さを測定して、埋込用樹脂２７の厚さとトレンチ幅ＷＴとの相関関係を得る。第２配列構造を用いて、半導体メサを規定するための複数の異なる互いに異なるトレンチ幅ＷＴによりそれぞれ規定された構造上の樹脂の厚さの分布を測定できる。この測定により、トレンチ幅と樹脂厚との相関関係を得ることができる。
工程Ｓ１０９では、決定されたウエハサイズを有するウエハ上の埋込用樹脂のエッチングレートを測定して、該エッチングレートの面内分布を測定する。この測定のために別のウエハ（符号「１５」として参照する）を準備する。このウエハ１５上に、図７の（ａ）部に示されるように、第１クラッド層１７ａ、コア層１７ｂ及び第２クラッド層１７ｃを順に成長して、エピタキシャル基板Ｅ１と同様の構造を有する別のエピタキシャル基板Ｅ２を作製する。別のエピタキシャル基板Ｅ２は、ウエハ１５及び半導体積層１７を含む。
工程Ｓ１１０では、導波路のための下地構造を形成することなく、図７の（ｂ）部に示されるように、エピタキシャル基板Ｅ２の表面上に絶縁膜２９を形成する。絶縁膜２９は例えばＳｉＯ２を含むことができる。絶縁膜２９を形成した後に、工程Ｓ１１１では、エピタキシャル基板Ｅ２の平坦な表面上の絶縁膜２９上に樹脂を塗布して樹脂体３１を形成する。塗布される樹脂は例えばＢＣＢ樹脂であることができる。
工程Ｓ１１２では、コンタクト開口に対応する開口の配列を規定するマスク３３を樹脂体３１上に形成する。このマスク３３はレジストマスクを含む。マスク３３は開口３３ａの配列を有する。
工程Ｓ１１３では、マスク３３を用いて樹脂体３１をエッチングする。このエッチング条件として、樹脂体３１へのコンタクト開口の形成のために条件を用いることができる。マスク３３の開口３３ａには、面内のエッチングレートの分布に応じた深さの凹部が形成される。
工程Ｓ１１４では、エッチングされた樹脂体３１ａにおける凹部３１ｂの配列の深さを測定して、凹部深さの面内分布を得る。凹部深さの面内分布から、エッチングレートの面内分布を計算することができる。凹部深さの面内分布はエッチングレートの面内分布と実質的に等価であると考えられる。
工程Ｓ１０７で得られた膜厚の面内分布、工程Ｓ１０８で得られた相関関係、及び工程Ｓ１１４で得られたで得られたエッチングレート面内分布を用いて、工程Ｓ１１５では、区画配列内の区画の各々において、導波路メサを規定するトレンチ幅を決定して、素子用ウエハ上におけるトレンチ幅マップを形成する。このトレンチ幅マップの実行により、マッハツェンダ変調器のアーム導波路へのコンタクト開口の均一性を高めることができる。
このトレンチ幅マップを実行するために、工程Ｓ１１６では、縮小投影露光用のレチクル又はマスクアライナー用のフォトマスクを準備する。
マッハツェンダ変調器の導波路メサのためのトレンチ構造（トレンチ構造４７）を形成する際に、互いに異なるトレンチ幅を規定する単一のフォトマスク部材を用いて、トレンチ幅マップに従ったマスクパターンを形成する露光を行って、エピタキシャル基板上にマスクを作成することができる。素子用ウエハの区画においてトレンチ幅を分布させることは、マスクアライナーを用いた露光用フォトマスクのマスクパターンにより実現される。
或いは、マッハツェンダ変調器の導波路メサのためのトレンチ構造（トレンチ構造４７）を形成する際に、互いに異なるトレンチ幅を規定する複数のレチクルを用いてトレンチ幅マップに従ったマスクパターンを形成する露光を行って、マスクを作成することができる。トレンチ幅を素子用ウエハの区画において変更することは、ステップアンドリピート露光を用いた露光レチクルのパターンにより実現される。
工程Ｓ１１７では、決定されたウエハサイズを有する素子用ウエハ４１を準備する。工程Ｓ１１８では、この素子用ウエハ４１上に、図８の（ａ）部に示されるように、第１クラッド層１７ａ、コア層１７ｂ及び第２クラッド層１７ｃを順に成長して、エピタキシャル基板Ｅ３を作製する。エピタキシャル基板Ｅ３は、素子用ウエハ４１と、該素子用ウエハ４１上に導波路構造のための半導体積層４３とを有する。
工程Ｓ１１９では、図８の（ｂ）部に示されるように、導波路メサ及びダミーテラスのためのパターンを有するマスク４５をエピタキシャル基板Ｅ３上に形成する。このマスク４５は、エピタキシャル基板Ｅ３の半導体積層上において、トレンチ幅マップに基づくトレンチ幅のパターンを有する。工程Ｓ１２０では、図８の（ｂ）部に示されるように、このマスク４５を用いて半導体積層４３をエッチングして、エピタキシャル基板Ｅ３上の半導体積層４３からトレンチ構造４７を形成する。トレンチ構造４７は、導波路メサ４９ａ、４９ｂ、ダミーテラス５３、及びトレンチ溝５５ａ、５５ｂを含む。トレンチ構造４７は、トレンチ幅マップに従ったトレンチ幅の分布を有する。エッチングの後にマスク４５を除去する。トレンチ構造４７はダミー導波路メサ５１を含むことができ、ダミー導波路メサ５１はトレンチ５５内に設けられ、導波路メサ４９ｂとダミーテラス５３との間に延在することができる。ダミー導波路メサ５１は、トレンチ５５をトレンチ溝５５ａ、５５ｂに分ける。必要な場合には、図８の（ｃ）部に示されるように、素子分離形成のためのマスク形成を行い、このマスクを用いたエッチングを行う。素子分離溝５７をトレンチ５５（トレンチ溝５５ａ）内に形成して、ダミーテラス５３から導波路メサ４９を電気的に分離する。
工程Ｓ１２０の結果、マスク４５を用いた半導体積層４３のエッチングにより、トレンチ構造４７が形成される。このトレンチ構造４７は、当該マッハツェンダ変調器のアーム導波路のための導波路メサ４９ａ、４９ｂを規定するトレンチ５５の配列を含む。
工程Ｓ１２１では、図８の（ｄ）部に示されるように、トレンチ構造４７上に絶縁膜５９を形成する。絶縁膜５９は、シリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜を含むことができる。この作製方法によれば、絶縁膜５９として、シリコン酸化膜（例えばＳｉＯ２）、シリコン酸窒化膜（例えばＳｉＯＮ）、又はシリコン窒化膜（例えばＳｉＮ）を用いることができる。工程Ｓ１２１の結果、トレンチ構造４７を形成した後に、トレンチ構造４７上に樹脂を塗布する前に、導波路メサ上において所望の膜厚を有するように、トレンチ構造４７上に絶縁膜５９が形成される。
工程Ｓ１２２では、図８の（ｄ）部に示されるように、トレンチ幅マップに基づくトレンチ構造４７上の絶縁膜５９を覆うように樹脂を塗布して、樹脂体６１を形成する。樹脂体６１の厚さは、トレンチ幅マップに基づくトレンチ幅に応じた面内分布を有する。この面内分布は、導波路メサ上の開口を所望の形状で形成することを可能にする。工程Ｓ１２２の結果、トレンチ構造４７上に樹脂を塗布して形成された樹脂体６１が、トレンチ構造４７を埋め込む。
図８に示されるように、マスク４５がトレンチ内にダミー導波路メサ５１を形成するためのパターンを有することができる。このとき、トレンチ構造４７は、トレンチのダミー導波路メサ５１を含む。ダミー導波路メサ５１は、導波路メサ４９ａ、４９ｂの方向に延在し、本実施例では、ダミー導波路メサ５１の幅は導波路メサ４９ａ、４９ｂの幅より小さい。樹脂の塗布により、トレンチ幅内には樹脂体６１が充填される。この樹脂体６１の熱膨張率は半導体の熱膨張率と異なるので、トレンチ幅の拡大が行われるとき、この熱膨張率の違いから、樹脂体６１の剥がれが生じる可能性が生じる。しかしながら、トレンチ内にダミー導波路メサ５１を延在させることにより、トレンチ幅により調整した樹脂厚にあまり影響を与えることなく、トレンチ内の樹脂体積を小さく分けることができる。これにより、熱膨張率の違いに起因する樹脂体６１が剥がれの可能性を低減できる。ダミー導波路メサ５１と導波路メサ４９ｂとの間隔は３μｍ以上であることができる。ダミー導波路メサ５１と導波路メサ４９ｂとの電気的な結合は、マッハツェンダ変調器の動作特性を低下させる可能性がある。電気的、及び光学的な結合を小さくするために、ダミー導波路メサ５１と導波路メサ４９ｂとの間隔を３μｍ以上の距離で離すことが好ましい。
工程Ｓ１２３では、図８の（ｅ）部に示されるように、樹脂体６１上にマスク６３を形成する。マスク６３は、導波路メサ４９ａ、４９ｂ上に位置する開口６３ａを有する。この開口６３ａは、コンタクト開口を形成するために設けられる。
工程Ｓ１２４では、図８の（ｅ）部に示されるように、マスク６３を用いて樹脂体６１をエッチングして、エッチングされた樹脂体６５を形成する。エッチングされた樹脂体６５はコンタクト開口６５ａ、６５ｂを有しており、コンタクト開口６５ａ、６５ｂは、それぞれ、導波路メサ４９ａ、４９ｂ上に位置するする。さらに、導波路メサ４９ａ、４９ｂ上の絶縁膜５９をエッチングで除去して、導波路メサ４９ａ、４９ｂの上面４９ｃ、４９ｄを露出させる。この工程Ｓ１２４の結果、導波路メサ４９ａ、４９ｂへのコンタクト開口６５ａ、６５ｂの配列が、トレンチ構造４７の樹脂体６１のエッチングにより形成される。工程Ｓ１２４の結果、樹脂のエッチングを行った後に、絶縁膜５９のエッチングを行って導波路メサ４９ａ、４９ｂの表面を部分的に露出させる。
工程Ｓ１２５では、図９に示されるように、電極６７ａ、６７ｂをエッチングされた樹脂体６５上に形成する。電極６７ａ、６７ｂは、それぞれ、導波路メサ４９ａ、４９ｂ上に位置するコンタクト開口６１ｂを介して、導波路メサ４９ａ、４９ｂの上面４９ｃ、４９ｄに接触を成す。この結果、図９に示されるようなマッハツェンダ変調器７０が作製される。
このようなマッハツェンダ変調器７０を作製する方法によれば、当該マッハツェンダ変調器７０のアーム導波路６９ａ、６９ａへのコンタクト開口の均一性を得ることができる。マッハツェンダ変調器７０は、アーム導波路６９ａ、６９ａの一端に接続された光カプラ（例えばＭＭＩ）６８ａ、及びアーム導波路６９ａ、６９ａの他端に接続された光カプラ（例えばＭＭＩ）６８ｂを含む。
発明者の検討によれば、例えばウエハ１５上に埋込用樹脂６１を塗布するとき、均一ではない埋込用樹脂厚分布が形成される。一方、ウエハ面内のエッチングレートは、上記のような埋込用樹脂の膜厚分布とは独立した面内分布を示す。
これらの面内分布とは別に、上記の第２配列構造を用いた検討によれば、埋込用樹脂で埋め込まれるトレンチ構造のトレンチ幅の違いに起因して該埋込用樹脂の膜厚に差異が生じる。また、第１配列構造を用いることにより、導波路のための半導体メサを規定するトレンチ構造上の埋込用樹脂の膜厚分布を得ることができる。第１配列構造及び第２配列構造上の埋込用樹脂の膜厚分布の違いから、下地の構造を利用して埋込用樹脂膜厚の調整量を見積もることができる。この調整量の考慮に、ウエハ面内のエッチングレートに係る面内分布を加えることができれば、コンタクト開口のばらつきを低減できる。また、エッチングレートの面内分布を打ち消すように上記の調整量を変更することができる。
このばらつき低減は、マッハツェンダ変調器７０を有する半導体チップのための複数の区画を含む区画配列を素子用ウエハの面内に規定する際に、半導体メサを規定するトレンチ構造のトレンチ幅を第２配列構造からの知見に基づき区画配列の区画において変更することにより可能になる。
図１０は、図９に示されたI−I線にそってとられた断面を示す図面である。図１０を参照すると、トレンチ構造４７は、第１半導体テラス５３、当該マッハツェンダ変調器の一対のアーム導波路６９ａ、６９ｂの一方の導波路メサ４９ａ、一対のアーム導波路６９ａ、６９ｂの他方の導波路メサ４９ｂ、及び第２半導体テラス５４を含む。第１半導体テラス５３、導波路メサ４９ａ、導波路メサ４９ｂ、及び第２半導体テラス５４は、当該マッハツェンダ変調器７０のアーム導波路６９ａ、６９ｂの延在方向に交差する方向に、順に配列されている。第１半導体テラス５３と導波路メサ４９ｂとの間隔は、トレンチ幅マップに従うトレンチ幅にとられることができ、第２半導体テラス５４と導波路メサ４９ｂとの間隔はトレンチ幅マップに従うトレンチ幅にとられることができる。トレンチ幅の調整は、半導体テラス５３と導波路メサ４９ｂとの間隔、及び半導体テラス５４と導波路メサ４９ａとの間隔に対して為される。
トレンチ幅の調整がウエハ全体にわたって行われているので、素子用ウエハ４１の区画配列うちの一区画において、半導体テラス５３と導波路メサ４９ｂとの間隔は第１トレンチ幅を有すると共に、素子用ウエハ４１の区画配列うちの別の区画において、第１半導体テラス５３と導波路メサ４９ｂとの間隔は第２トレンチ幅を有する。このとき、第１トレンチ幅は第２トレンチ幅と異なることになる。この作製方法によれば、半導体チップのための、ウエハ面内に配列された区画において、その一の区画のトレンチ幅は別の区画のトレンチ幅と異なる。この違いにより、一の区画におけるコンタクト開口及び別の区画におけるコンタクト開口に関して、高い均一性を達成できる。
（実施例）
まず、ＢＣＢの開口形状をウエハ面内で均一にするための、トレンチ幅を補正したマスクの設計方法を説明する。本実施例では、ステッパーを使用した露光について説明する。しかしながら、その説明は、マスクアライナーを用いる露光にも適用可能である。
トレンチ幅と導波路メサ上のＢＣＢの膜厚の関係を取得するために、導波路メサ高さと導波路メサ幅と導波路メサ上のＢＣＢ膜厚を決める。以下に一例を示す。
メサ高さ：３μｍ。
アイソレーションメサ深さ：０．８μｍ。
導波路メサ幅：１．５μｍ。
導波路メサ上のＢＣＢ膜厚：３μｍ。
使用するレチクルは、２種類のパターンを含む。単一のレチクルは、ウエハ面内でＢＣＢ膜厚分布を測定するために、導波路メサ脇のトレンチ幅を固定したパターン（例えば、トレンチ幅は１３０μｍ）を含み、またトレンチ幅と導波路メサ上ＢＣＢ膜厚の関係を測定するためにトレンチ幅を離散的に徐々に変化させたパターン（例えば、トレンチ幅を２０μｍ間隔で２０μｍから２４０μｍまで変化させたパターン）を含む。この２種類のパターンは別々のレチクルに作製してもよいが、利便性のため一緒に作製したほうがよい。
次に、２枚のウエハを用意する。これらのウエハ上に、有機金属気相成長法によって半導体基板上に第１クラッド層、コア層、第２クラッド層の順に形成して、エピタキシャル基板を準備する（例えば図６の（ａ）部）。ウエハは、半絶縁性の半導体基板であり、ＩｎＰ等のIII−Ｖ族化合物半導体からなる。第１クラッド層は、ＩｎＰ等のIII−Ｖ族化合物半導体からなる。コア層は、例えば、ＡｌＧａＩｎＡｓ等のIII−Ｖ族化合物半導体からなる。第２クラッド層は、例えばＩｎＰ等のIII−Ｖ族化合物半導体からなる。
まず、２枚のエピタキシャル基板の一方を加工し、導波路を形成する（例えば図６の（ｂ）部）。エピタキシャル成長の後に、導波路形成のためのマスク用のＳｉＮからなる絶縁層をエピタキシャル層上に堆積し、この後に、導波路のためのパターンを有するレジストマスクを形成する。絶縁層は、例えば化学気相成長法によって形成することができる。レジストマスクは、例えばスピン塗布法によって絶縁層上の全面にレジスト層を形成した後にフォトリソグラフィによりレジスト層にパターン形成することにより形成される。このとき、露光用のレチクルは、トレンチ幅を補正していないパターンを有する。本実施例では、ショットサイズが９ｍｍ×９ｍｍであり、３インチウエハ上において、図５に示されるショットマップを用いる。レチクルは、図１１に示されるように、ショットサイズ９ｍｍ×９ｍｍのエリアにマッハツェンダ変調器のための半導体チップの区画ＭＺと、テストエレメントグループチップの区画ＴＥＧとを含む。また、区画ＴＥＧは、２種類のパターンを有する。第１配列構造のための第１パターン７２は、図１２の（ａ）部に示されるように、同一のトレンチ幅を有する導波路メサ及び半導体テラスを規定しており、導波路メサと半導体テラス導波路との間隔（トレンチ幅）を一定にするようなメサ及び半導体テラスの交互の配列を含む。この第１パターン７２は、例えばあるトレンチ幅を有するトレンチにより規定され導波路のための半導体メサを含む第１配列構造の作成でのために利用される。第２配列構造のための第２パターン７３は、図１２の（ｂ）部に示されるように、互いに異なるトレンチ幅を有する導波路メサ及び半導体テラスを規定しており、導波路メサと半導体テラス導波路との間隔（トレンチ幅）を徐々に変化させるようなメサ及び半導体テラスの交互の配列を含む。第２パターン７３は、例えば互いに異なるトレンチ幅のトレンチにより規定され導波路のための半導体メサを含む第２配列構造の作成でのために利用される。
続いて、例えばＣＦ４ガスを含むエッチングガスを用いて反応性イオンエッチング法により絶縁層をエッチングして、レジストマスクのパターンを絶縁層に転写する。これにより、絶縁膜マスクが形成される。その後に、Ｏ２ガスを用いたアッシング処理、及び有機溶剤による溶解処理等によってレジストマスクを除去する。
絶縁膜マスクとして用いて、例えば反応性イオンエッチング法等のドライエッチング法によって第２クラッド層とコア層をエッチングすると共に第１クラッド層の一部をエッチングする。エッチングの後に、絶縁膜マスクをバッファードフッ酸で除去する。この工程により、導波路メサを形成する。
次に、露出した第１クラッド層の一部を基板までエッチングして、素子分離メサを形成する（例えば図６の（ｃ）部）。このために、まず、導波路を形成した基板生産物に、ＳｉＮからなる絶縁層を堆積すると共に、この絶縁層上にレジストマスクを形成する。続いて、例えばＣＦ４ガスを含むエッチングガスを用いて反応性イオンエッチング法によりレジストマスクで絶縁層をエッチングして、レジストパターンを絶縁層に転写する。その後、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去する。
次いで、パターニングされた絶縁層をマスクとして用いて、例えば反応性イオンエッチング法等のドライエッチング法によって、第１クラッド層と基板の一部をエッチングする。続いて、マスクとして用いた絶縁層をバッファードフッ酸で除去する。このようにして素子分離メサを形成する。
続いて、素子分離メサと、素子分離メサ上の導波路メサの半導体が露出する全面に、ＳｉＯ２からなる保護層を形成する（図６の（ｄ）部）。保護層の形成には、例えば化学気相成長法が適用されることができる。保護層の厚さは、例えば２００ｎｍ〜４００ｎｍであることができる。
保護層で覆われた素子分離メサ及び導波路メサを、例えばスピン塗布法によって上の全面にベンゾシクロブテン（ＢＣＢ）からなる樹脂層をその表面が平坦になるように形成する（図６の（ｄ）部）。導波路メサ上のＢＣＢの厚さは、例えば１．５μｍ〜３．０μｍであることができる。本実施例では、ＢＣＢは、導波路メサ上のＢＣＢ厚が３μｍになるように塗布される。このようにして、基板生産物が作製される。
ＩｎＰウエハ、下地の導波路構造、ＳｉＮ保護層及びＢＣＢ樹脂体を含む基板生産物のへき開を、ウエハ中心のショットを通りオリエンテーションフラット（ＯＦ）に平行な方向に行う。このへき開の断面に現れる各ショットの導波路メサ上のＢＣＢ膜厚及びトレンチ間隔を測定する。図１３は、導波路メサ上のＢＣＢ樹脂厚の面内分布を示す図面である。図１４は、トレンチ間隔と、導波路メサ上のＢＣＢ樹脂厚との相関関係を示す図面である。
続いて、残りの１枚のエピタキシャル基板の加工を行う。エピタキシャル基板の露出する全面にＳｉＯ２等からなる保護層を形成する（図７の（ｂ）部）。この保護層の形成は、例えば化学気相成長法によって行なわれる。保護層の厚さは、例えば２００ｎｍ〜４００ｎｍであることができる。
次に、この保護層の全面上に例えばスピン塗布法によってＢＣＢからなる樹脂層をその表面を平坦化するように形成する（図７の（ｃ）部）。導波路メサ上のＢＣＢの厚さは、例えば１．５μｍ〜３．０μｍであることができる。本実施例では、導波路メサ上のＢＣＢ厚が３μｍになるように塗布される。
このＢＣＢ樹脂層上にレジストマスクを形成する（図７の（ｄ）部）。レジストマスクは、導波路上の領域に位置する開口パターンを有する。これらの開口パターンは導波路に沿って形成されている。このようなレジストマスクの形成は、樹脂層上全面にレジスト層を塗布した後に、フォトリソグラフィによってレジスト層をパターン形成することにより行なわれる。
次に、ＣＦ４ガスとＯ２ガスを含むエッチングガスで反応性イオンエッチング法によりレジストマスクを用いて樹脂層をエッチングして、深さ２μｍ程度の凹部を形成する（図７の（ｅ）部）。エッチングの後に、有機溶剤による溶解処理等によってレジストマスクを除去する。その後に、ウエハ面内に配列された凹部のＢＣＢ厚を段差計で測定して、ショット毎のエッチングレートを導出する。図１５は、ＩｎＰウエハ、下地のエピタキシャル膜構造、ＳｉＮ保護層及びＢＣＢ樹脂体を含む基板生産物におけるウエハ中心のショットを通りオリエンテーションフラット（ＯＦ）に平行な方向のショット毎のＢＣＢエッチングレートの面内分布を示す図面である。
図１６は、導波路メサ上のＢＣＢ膜厚分布と、ＢＣＢエッチングレートとから、導波路メサ上のＢＣＢをすべてエッチングする時間を導出した値の面内分布を示す図面である。導出した結果に基づき、ウエハ面内で最もエッチング時間がかかる場所のメサ上のＢＣＢ膜厚が、ＢＣＢ膜厚の目標値（本実施例では３μｍ）より薄い場合や厚い場合には、ＢＣＢ塗布時のスピン回転数を調整して、目標のＢＣＢ膜厚の範囲内の膜厚を実現する。本実施例では、例えば導波路メサ上のＢＣＢ厚が２．９μｍ〜３．１μｍの範囲を目標値の達成としている。必要に応じて、目標のＢＣＢ膜厚の範囲の膜厚を達成するようにＢＣＢ塗布時の回転数を調整する。その場合は、ＢＣＢ塗布時のスピナーの回転数を調整しながら、上記工程を繰り返すことがよい。この調整のために、予め異なるスピン回転数で塗布したＢＣＢ膜を含むサンプルを用意することが好ましい。
次の工程に進む。図１６を参照すると、導波路上のＢＣＢをすべてエッチングして開口を形成できるまでの時間がわかる。これを利用して、その時間だけエッチングをした場合に、それぞれのショットの導波路上メサのＢＣＢがどれだけオーバーエッチングされるかの面内分布を図１７のように導出できる。図１７は、ＩｎＰウエハ、下地のエピタキシャル膜構造、ＳｉＮ保護層及びＢＣＢ樹脂体を含む基板生産物上の、ウエハ中心のショットを通りオリエンテーションフラット（ＯＦ）に平行な方向のショット毎のオーバーエッチング量の面内分布を示す図面である。ＢＣＢのオーバーエッチング量が多いエリアでは、その後の工程で電極を形成した場合段切れする可能性があるので、オーバーエッチング量は、適切な範囲に収める必要がある。ＢＣＢのオーバーエッチング量は、例えば１５０ｎｍ以下であることが好ましく、さらには１００ｎｍ以下であることが好ましい。
この実施例では、一ショットが９ｍｍ×９ｍｍであるので、３インチウエハでは外側の２つのショットのＢＣＢオーバーエッチング量が１００ｎｍを超えている。外側のショットのトレンチ幅の補正を行うことが良い。また、図１４から、導波路メサ上のＢＣＢ膜厚が３μｍ程度にするためにトレンチ幅を読み取ると、ウエハ中心からの距離が２７ｍｍのショットではトレンチ幅が１００．９μｍ、であり、１８ｍｍのショットではトレンチ幅が１１１．７μｍであり、−１８ｍｍのショットではトレンチ幅が１１６．５μｍ、であり、−２７ｍｍのショットではトレンチ幅が9９７．３μｍであることが良い。レチクルの枚数を減らすために、ＢＣＢ膜厚の分布が小さいエリアは、例えばウエハ中心からの距離の絶対値（半径）が同じエリアは、そのエリアの平均による値を代表値として扱うことができる。この場合では、ウエハ中心からの距離が１８ｍｍ（−１８ｍｍ及び＋１８ｍｍ）のショットでは、１１４．１μｍであることができ、ウエハ中心からの距離が２７ｍｍ（−２７ｍｍ及び＋２７ｍｍ）のショットでは、９９．１μｍであることができる。
これらのマッピング情報をもとに、個々のショットに応じてトレンチ幅を変更できるように、異なるトレンチ幅を有する複数のレチクルを作製する。これらのレチクルを用いて、見直したマッピング情報に対応するトレンチ幅を有する導波路メサを作製し、そのトレンチ構造上のＢＣＢを塗布した後に、ＢＣＢ開口を行う。
このための２枚のウエハを用意する。これらの半導体基板には、有機金属気相成長法によって第１クラッド層、コア層、及び第２クラッド層の順に形成して、エピタキシャル基板を作製する。これまでと同様に導波路を作製した後に、エピタキシャル成長後にウエハ上にＳｉＮからなる絶縁層を形成する。レジスト層を例えばスピン塗布法によって絶縁層上の全面にレジスト層を形成した後に、フォトリソグラフィにより所定のパターンを形成する。このときのレチクルとしては、トレンチ幅を補正していないレチクルとトレンチ幅を補正したレチクルとをウエハ毎に使い分ける。本実施例では、３インチウエハ上に、９ｍｍ×９ｍｍサイズのショットを、図１８に示されるショット配置を従って実現する。トレンチ幅を補正するウエハでは、図１８の（ａ）部に示されるように、ウエハ中心から半径０ｍｍまでのショットにおいてはトレンチ幅１３０μｍのレチクルＳ１を用い、ウエハ中心から半径１９ｍｍのショットではトレンチ幅が１１４．１μｍのレチクルＳ２を用い、ウエハ中心から半径２７ｍｍのショットではトレンチ幅が９９．１μｍのレチクルＳ３を用いる。一方、トレンチ幅を補正しないウエハでは、図１８の（ｂ）部に示されるように、すべてのショットでトレンチ幅１３０μｍのレチクルＳ１を用いる。
次いで、例えばＣＦ４ガスを含むエッチングガスを用いて反応性イオンエッチング法を行って、レジストマスクを用いて絶縁層をエッチングする。絶縁層には、レジストパターンが転写される。その後に、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去する。
続いて、パターン形成された絶縁層をマスクとして用いて、例えば反応性イオンエッチング法等のドライエッチング法によって第２クラッド層及びコア層と、第１クラッド層の一部とをエッチングする。絶縁膜マスクをバッファードフッ酸で除去する。このようにして導波路メサが形成される。
次に、露出した第１クラッド層の一部を基板までエッチングして、素子分離メサを形成する。このように導波路を形成した基板生産物に、ＳｉＮからなる絶縁層とレジストマスクを順に形成する。続いて、例えばＣＦ４ガスをエッチングガスとして用いた反応性イオンエッチング法により、レジストマスクとして絶縁層をエッチングする。レジストパターンが絶縁層に転写される。レジストマスクは、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によって除去される。さらに、パターニングされた絶縁層をマスクとして用いて、例えば反応性イオンエッチング法等のドライエッチング法によって、第１クラッド層と基板の一部をエッチングして、素子分離メサが形成される。この後に、絶縁膜マスクをバッファードフッ酸で除去する。
次に、導波路メサ及び素子分離メサの全面にＳｉＯ２の絶縁材料からなる保護層を形成する。保護層の形成は、例えば、化学気相成長法によって行うことができる。保護層の厚さは、例えば２００ｎｍ〜４００ｎｍであることができる。次に、例えばスピン塗布法によって保護層上の全面にＢＣＢ樹脂層をその表面が平坦化するように形成する。導波路メサ上のＢＣＢの厚さは、例えば１．５μｍ〜３．０μｍであることができる。本実施例では、導波路メサ上のＢＣＢの厚さが３μｍになるように塗布する。
続いて、ＢＣＢ樹脂層上にレジストマスクを形成する。レジストマスクは、導波路上の領域に開口を形成するためのパターンを有する。開口パターンは導波路メサに沿って帯状に形成されている。このようなレジスト形成は、レジスト塗布及びフォトリソグラフィによって行われることができる。
次に、ＣＦ４ガスとＯ２ガスを含むエッチングガスの反応性イオンエッチング法により、レジストマスクを用いて、ＢＣＢ樹脂層をエッチングして、その下の保護層を露出させる。その後に、有機溶剤による溶解処理等によってレジストマスクを除去する。
そして、ウエハ中心のショットを通りＯＦに平行な方向に基板生産物をへき開する。この劈開断面におけるＢＣＢのオーバーエッチング量を断面ＳＥＭを用いて測長した。図１９は、オーバーエッチング量の面内分布を示す図面である。トレンチ幅を補正しなかった場合は、最大で４５０ｎｍ程度オーバーエッチングしているけれども、トレンチ幅を補正した場合には最大で９２ｎｍ程度のオーバーエッチング量である。ＢＣＢオーバーエッチング量はウエハ面内で１００ｎｍ以下となり、後の工程において電極の段切れを避けて電極形成することができる。
本実施例では、ステッパーを用いた方法を記載したが、マスクアライナを使用した時も同様の方法でマスクを作製できる。マスクアライナを使用した場合は、単一のマスク内で徐々にトレンチ幅を変えることができることが利点である。
本実施例では、導波路メサと半導体テラスの間にダミー半導体メサを設けていないけれども、導波路メサと半導体テラスの間隔が広い場合には、ＢＣＢで埋め込んだ後に導波路メサ上のＢＣＢに開口を形成するとき、図２０に示されるように、半導体メサを覆っている保護層とＢＣＢとの界面においてはがれが発生することがある。この実施例においては、導波路メサと半導体テラスの間隔が１００μｍ以上離れているとき、部分的にＢＣＢのはがれが観察されることがある。そこで、導波路メサと半導体テラスと間に、例えばほぼ中央に、幅３μｍのダミー半導体メサを設けて、再度ＢＣＢ開口を形成するときには、ＢＣＢのはがれは観察されていない。ダミー半導体メサの幅が３μm以下であるとき、導波路メサ上ＢＣＢ膜厚に影響がない。マッハツェンダ変調器のアーム導波路へのコンタクト開口は帯状の形状を有しており、本実施の形態の作製方法は、特にこのような形状の開口の均一性を高めることができる。
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
本実施の形態によれば、マッハツェンダ変調器のアーム導波路へのコンタクト開口の均一性を高めることができる、半導体光素子を作製する方法を提供できる。
１１…ショット、１５…ウエハ、１５ａ…ウエハ主面、１７…半導体積層、１７ａ…第１クラッド層、１７ｂ…コア層、１７ｃ…第２クラッド層、Ｅ１、Ｅ１、Ｅ３…エピタキシャル基板、１９ａ、１９ｂ…半導体メサ、２０…トレンチ、２１…ダミーテラス、１３…区画、２５…絶縁膜、２７…埋込用樹脂、ＷＴ…トレンチ幅。

Claims (11)

  1. 半導体光素子を作製する方法であって、
    マッハツェンダ変調器を有する半導体チップのための複数の区画を含む区画配列を作製するウエハサイズを決定する工程と、
    前記ウエハサイズを有するウエハ上の第１配列構造の配列上に塗布された埋込用樹脂の膜厚を測定して、該膜厚の面内分布を得る工程と、
    前記ウエハサイズを有するウエハ上の第２配列構造の配列上に塗布された埋込用樹脂の厚さを測定して、埋込用樹脂厚とトレンチ幅との相関関係を得る工程と、
    前記ウエハサイズを有するウエハ上の埋込用樹脂のエッチングレートを測定して、該エッチングレートの面内分布を測定する工程と、
    前記膜厚の面内分布、前記エッチングレートの面内分布及び前記相関関係を用いて、導波路メサを規定するトレンチ幅を前記区画配列内の区画の各々において決定して、ウエハ上におけるトレンチ幅マップを形成する工程と、
    前記ウエハサイズを有する素子用ウエハと、該素子用ウエハ上に当該マッハツェンダ変調器のための導波路構造のための半導体積層とを有するエピタキシャル基板上に、前記トレンチ幅マップに基づくトレンチ幅のパターンを有するマスクを形成する工程と、
    前記マスクを用いて前記半導体積層をエッチングして、当該マッハツェンダ変調器のアーム導波路のための導波路メサを規定するトレンチの配列を含むトレンチ構造を形成する工程と、
    前記トレンチ構造上に樹脂を塗布して、前記トレンチ構造を埋め込む工程と、
    前記導波路メサへのコンタクト開口の配列を前記トレンチ構造上の前記樹脂のエッチングにより形成する工程と、
    を備え、
    前記第１配列構造は、あるトレンチ幅を有するトレンチにより規定され導波路のための半導体メサを含み、
    前記第２配列構造は、互いに異なるトレンチ幅のトレンチにより規定され導波路のための半導体メサを含む、半導体光素子を作製する方法。
  2. 前記樹脂はＢＣＢ樹脂を含む、請求項１に記載された半導体光素子を作製する方法。
  3. 前記トレンチ構造を形成した後に、前記トレンチ構造上に前記樹脂を塗布する前に、前記トレンチ構造上に絶縁膜を形成する工程と、
    前記樹脂のエッチングを行った後に、前記絶縁膜のエッチングを行って前記導波路メサの表面を部分的に露出させる工程と、
    を備える、請求項１又は請求項２に記載された半導体光素子を作製する方法。
  4. 前記絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜を含む、請求項３に記載された半導体光素子を作製する方法。
  5. 前記トレンチ構造は、第１半導体テラス、前記導波路メサ、当該マッハツェンダ変調器の一対のアーム導波路の他方である別の導波路メサ、及び第２半導体テラスを含み、
    前記第１半導体テラス、前記導波路メサ、前記別の導波路メサ、及び前記第２半導体テラスは、当該マッハツェンダ変調器のアーム導波路の延在方向に交差する方向に、順に配列されており、
    前記第２半導体テラスと前記別の導波路メサとの間隔及び前記第１半導体テラスと前記導波路メサとの間隔は前記トレンチ幅にとられ、
    前記素子用ウエハの区画配列うちの一区画における前記トレンチ幅は、前記素子用ウエハの前記区画配列うちの別の区画における前記トレンチ幅と異なる、請求項１〜請求項４のいずれか一項に記載された半導体光素子を作製する方法。
  6. 前記トレンチ構造は、前記導波路メサと第１半導体テラスとによって規定されるトレンチ溝の配列を含み、
    前記素子用ウエハの区画配列うちの一区画において、前記第１半導体テラスと前記導波路メサとの間隔は第１トレンチ幅を有し、
    前記素子用ウエハの前記区画配列うちの別の区画において、前記第１半導体テラスと前記導波路メサとの間隔は第２トレンチ幅を有し、
    前記第１トレンチ幅は前記第２トレンチ幅と異なる、請求項１〜請求項５のいずれか一項に記載された半導体光素子を作製する方法。
  7. 前記マスクは、前記トレンチ内にダミー導波路メサを形成するためのパターンを有し、
    前記トレンチ構造は、前記トレンチのダミー導波路メサを含み、
    前記ダミー導波路メサは、前記導波路メサの方向に延在し、
    前記ダミー導波路メサの幅は前記導波路メサの幅より小さい、請求項１〜請求項６のいずれか一項に記載された半導体光素子を作製する方法。
  8. 前記ダミー導波路メサと前記導波路メサとの間隔は、３μｍ以上である、請求項７に記載された半導体光素子を作製する方法。
  9. 前記トレンチ構造を形成する際に、互いに異なるトレンチ幅を規定する単一のマスク部材を用いて前記トレンチ幅マップに従ったマスクパターンを形成する露光を行って、前記マスクを作成する、請求項１〜請求項８のいずれか一項に記載された半導体光素子を作製する方法。
  10. 前記トレンチ構造を形成する際に、複数の互いに異なるトレンチ幅をそれぞれ規定する複数のレチクルを用いて前記トレンチ幅マップに従ったマスクパターンを形成する露光を行って、前記マスクを作成する、請求項１〜請求項８のいずれか一項に記載された半導体光素子を作製する方法。
  11. 半導体光素子を作製する方法であって、
    当該半導体光素子を有する半導体チップのための複数の区画を含む区画配列を作製するウエハサイズを決定する工程と、
    前記ウエハサイズを有するウエハ上の第１配列構造の配列上に塗布された埋込用樹脂の膜厚を測定して、該膜厚の面内分布を得る工程と、
    前記ウエハサイズを有するウエハ上の第２配列構造の配列上に塗布された埋込用樹脂の厚さを測定して、埋込用樹脂厚とトレンチ幅との相関関係を得る工程と、
    前記ウエハサイズを有するウエハ上の埋込用樹脂のエッチングレートを測定して、該エッチングレートの面内分布を測定する工程と、
    前記膜厚の面内分布、前記エッチングレートの面内分布及び前記相関関係を用いて、前記区画配列内の区画の各々において、導波路メサを規定するトレンチ幅を決定して、ウエハ上におけるトレンチ幅マップを形成する工程と、
    前記ウエハサイズを有する素子用ウエハと該素子用ウエハ上に当該半導体光素子のための導波路構造のための半導体積層とを有するエピタキシャル基板上に、前記トレンチ幅マップに基づくトレンチ幅のパターンを有するマスクを形成する工程と、
    前記マスクを用いて前記半導体積層をエッチングして、当該半導体光素子のための導波路メサを規定するトレンチの配列を含むトレンチ構造を形成する工程と、
    前記トレンチ構造上に樹脂を塗布して、前記トレンチ構造を埋め込む工程と、
    前記導波路メサへのコンタクト開口の配列を前記トレンチ構造上の前記樹脂のエッチングにより形成する工程と、
    を備え、
    前記第１配列構造は、あるトレンチ幅を有するトレンチにより規定され導波路のための半導体メサを含み、
    前記第２配列構造は、互いに異なるトレンチ幅のトレンチにより規定され導波路のための半導体メサを含む、半導体光素子を作製する方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5942785B2 (ja) * 2012-10-31 2016-06-29 住友電気工業株式会社 半導体光素子を作製する方法
US9939581B2 (en) 2013-12-18 2018-04-10 Nec Corporation Semiconductor optical waveguide, method for manufacturing the same, and optical communication device using the same
JP6409299B2 (ja) * 2014-03-27 2018-10-24 日本電気株式会社 光変調用素子および光変調器
FR3040499B1 (fr) * 2015-08-24 2017-10-13 St Microelectronics Crolles 2 Sas Circuit integre comprenant un dispositif actif de confinement d'un flux lumineux
JP2017187579A (ja) * 2016-04-04 2017-10-12 住友電気工業株式会社 マッハツェンダー変調器、マッハツェンダー変調器を作製する方法
US10475669B2 (en) * 2017-02-06 2019-11-12 Sumitomo Electric Industries, Ltd. Method for fabricating Mach-Zehnder modulator, Mach-Zehnder modulator
US11175520B2 (en) * 2018-02-09 2021-11-16 Mitsubishi Electric Corporation Optical semiconductor device and method for manufacturing the same
JP7568974B2 (ja) 2021-02-26 2024-10-17 日本電信電話株式会社 光導波路デバイスの製造方法および製造システム
CN117524880B (zh) * 2023-11-16 2024-07-23 深圳市昇维旭技术有限公司 半导体器件的制作方法及半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194390A (ja) * 2006-01-19 2007-08-02 Eudyna Devices Inc 半導体発光装置の製造方法
JP4817306B2 (ja) * 2006-06-02 2011-11-16 株式会社リコー 面発光型半導体レーザウェハの製造方法及び半導体レーザアレイの製造方法
JP2008010484A (ja) * 2006-06-27 2008-01-17 Opnext Japan Inc 半導体光素子及び光送信モジュール
JP2008205025A (ja) * 2007-02-16 2008-09-04 Fujitsu Ltd 光半導体素子及びその製造方法
JP2011134870A (ja) * 2009-12-24 2011-07-07 Sumitomo Electric Ind Ltd リッジ型半導体レーザー及びリッジ型半導体レーザーの製造方法
JP5718008B2 (ja) * 2010-09-24 2015-05-13 古河電気工業株式会社 半導体導波路アレイ素子の製造方法
JP5942785B2 (ja) * 2012-10-31 2016-06-29 住友電気工業株式会社 半導体光素子を作製する方法

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