CN108231686A - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN108231686A CN108231686A CN201810020500.XA CN201810020500A CN108231686A CN 108231686 A CN108231686 A CN 108231686A CN 201810020500 A CN201810020500 A CN 201810020500A CN 108231686 A CN108231686 A CN 108231686A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- type doping
- type
- semiconductor regions
- predetermined altitude
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 249
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims description 39
- 230000008569 process Effects 0.000 claims description 13
- 238000012360 testing method Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 230000003628 erosive effect Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 11
- 238000001259 photo etching Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- TZRXHJWUDPFEEY-UHFFFAOYSA-N Pentaerythritol Tetranitrate Chemical compound [O-][N+](=O)OCC(CO[N+]([O-])=O)(CO[N+]([O-])=O)CO[N+]([O-])=O TZRXHJWUDPFEEY-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 239000002033 PVDF binder Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920002981 polyvinylidene fluoride Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
Abstract
本公开涉及半导体器件及其制造方法。在一个实施例中，本公开涉及制造半导体器件的方法，该方法可以包括：(a)提供衬底；(b)在衬底上形成半导体层；(c)对所述半导体层的第一半导体区域进行N型掺杂；(d)对所述半导体层的第二半导体区域进行P型掺杂；(e)将第二半导体区域去除预定高度d；(f)对N型掺杂的第一半导体区域和去除预定高度d后的P型掺杂的第二半导体区域同时进行图案化，以分别形成N型栅极和P型栅极。
Description
技术领域
本公开涉及半导体领域，具体来说，涉及半导体器件及其制造方法。
背景技术
在半导体工艺中，由于N型半导体栅极和P型半导体栅极的刻蚀速度不同，因此存在N/P栅极形貌差异。因此，本领域中一直存在对具有改善的N/P栅极形貌差异的需求。
发明内容
本公开的一个目的是提供一种本领域的新技术。
根据本公开的第一方面，提供了一种制造半导体器件的方法，包括：提供衬底；在衬底上形成半导体层；对所述半导体层的第一半导体区域进行N型掺杂；对所述半导体层的第二半导体区域进行P型掺杂；将第二半导体区域去除预定高度d；对N型掺杂的第一半导体区域和去除预定高度d后的P型掺杂的第二半导体区域同时进行图案化，以分别形成N型栅极和P型栅极。
根据本公开的第二方面，提供了一种半导体器件，包括衬底；衬底上的N型掺杂的半导体材料形成的N型栅极，N型栅极的高度为d1；衬底上的P型掺杂的半导体材料形成的P型栅极，P型栅极的高度为d2；其中d2比d1小预定高度d，其中预定高度d对应于当对高度都为d1的所述N型掺杂的半导体材料和所述P型掺杂的半导体材料同时进行刻蚀时，当所述N型掺杂的半导体材料被刻蚀完成时所述P型掺杂的半导体材料还剩余的高度。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1A-图1D是示出现有技术中的形成N型栅极和P型栅极时存在的问题的示意图。
图2示出了根据本公开示例性实施例的半导体器件制造方法的流程图。
图3A-图3F分别示出了在根据本公开一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面示意图。
图4A-图4F分别示出了在根据本公开另一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面示意图。
图5A-图5F分别示出了在根据本公开又一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面示意图。
图6A-图6F分别示出了在根据本公开又另一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面示意图。
图7A-图7J分别示出了在根据本公开一个具体示例来制造半导体器件的一个方法示例的各个步骤处的器件截面示意图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
在光刻处理的曝光过程中，由于干涉和衍射等光学效应，导致投影到晶圆上的图案与设计的掩模板上的图案不一样。而随着半导体工艺的发展，半导体器件的关键尺寸变得越来越小，因此光学效应的影响也越来越大。因此，在半导体工艺中，倾向于使用较少次数的光刻步骤以使得从掩模板转移到半导体器件上的图案的失真尽可能小。由此，在半导体栅极制造工艺中，一般是采用较大尺寸级别的不同的光刻工艺进行掺杂注入以形成N型和P型半导体层，然后再经过同一掩模板同时对掺杂后的N型和P型半导体层进行图案化，随后通过同一步骤进行栅极刻蚀以形成N型和P型栅极。
由于半导体栅极工艺中的纵横比一般较大，因此通常使用干法刻蚀的方法对N型半导体层和P型半导体层进行同时刻蚀。然而，由于不同类型掺杂的半导体层刻蚀速率不同，导致N型半导体层刻蚀完成时而P型半导体层刻蚀还未完成，进而导致N型与P型形貌有差异，容易有底部凹陷或底部突出的形貌。
图1A-图1D是示出现有技术中的形成N型栅极和P型栅极时存在的问题的示意图。如图1A所示，在半导体衬底100的表面处形成栅极电介质层101，然后通过采用不同的光刻工艺对栅极电介质层101上形成的半导体层进行掺杂注入从而形成N型半导体层102和P型半导体层103。之后，在图1B中，在N型半导体层102和P型半导体层103上形成抗蚀剂层104，并以抗蚀剂层104为掩模，同时对N型半导体层102和P型半导体层103进行刻蚀以形成N型栅极和P型栅极。
然而，如图1B所示，一般而言，例如在干法刻蚀工艺中，N型半导体层102的刻蚀速率大于P型半导体层103的刻蚀速率，从而导致如图1C所示，当N型半导体层102已经刻蚀完成时，P型半导体层103还剩余高度d，这有可能导致P型栅极发生短路或与其它部件接通的等情况。如图1D所示，等到P型半导体层103刻蚀完成时，N型半导体层102已经被底切(undercut)刻蚀，从而导致N型栅极存在接触不良、断路等风险。
因此，本申请的发明人提出了一种新的技术。
本发明的申请人意识到，如果在N型半导体层和P型半导体层同时刻蚀以形成N型栅极和P型栅极之前，增加一步刻蚀步骤，调节P型半导体层的厚度，使得在该增加的刻蚀步骤中的P型半导体层的刻蚀量与栅极刻蚀时N/P半导体层刻蚀差异量一致，则这样在栅极刻蚀时N/P半导体层同时完成，从而能够改善N/P栅极形貌差异。此外通过这样的步骤，还可以降低栅极刻蚀工艺难度，提供工艺稳定性。
图2示出了根据本公开示例性实施例的半导体器件制造方法的流程图。
在步骤S210处，提供衬底。在一些实施方式中，衬底可以为半导体衬底，由适合于半导体器件的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有其它的半导体器件构件，例如，隔离(诸如浅沟槽隔离(STI))、阱、栅极电介质层和/或在早期处理步骤中形成的其它构件，为了不混淆本发明，在此并未示出这些构件。
在步骤S220中，在衬底上形成半导体层。半导体层可以包括但不限于多晶硅、单晶硅、多晶锗、单晶锗、锗硅复合材料等。
在步骤S230中，对半导体层的第一半导体区域进行N型掺杂。在一个具体示例中，通过例如光刻工艺暴露出第一半导体区域，随后通过等离子体注入等方法，用例如磷或砷等的N型掺杂剂对第一半导体区域进行N型掺杂。光刻工艺例如包括涂覆抗蚀剂层、软烘、曝光、曝光后烘烤、显影等步骤。
在步骤S240中，对半导体层的第二半导体区域进行P型掺杂。在一个具体示例中，通过例如光刻工艺暴露出的第二半导体区域，通过等离子体注入等方法，用例如硼等的P型掺杂剂对第二半导体区域进行P型掺杂。
在步骤S250中，将第二半导体区域去除预定高度d。该预定高度d对应于当对高度都为步骤S220中的半导体层的高度的所述N型掺杂的第一半导体区域和所述P型掺杂的第二半导体区域同时进行刻蚀时，在所述N型掺杂的第一半导体区域被刻蚀完成时所述P型掺杂的第二半导体区域还剩余的高度。
在步骤S260中，对N型掺杂的第一半导体区域和去除了预定高度d后的P型掺杂的第二半导体区域同时进行图案化，以形成N型栅极和P型栅极。由于在步骤S260之前已经将P型掺杂的第二半导体区域去除了预定高度d，因此当对N型掺杂的第一半导体区域和P型掺杂的第二半导体区域同时进行图案化以形成N型栅极和P型栅极时，N型掺杂的第一半导体区域和P型掺杂的第二半导体区域的刻蚀工艺同时完成。
由于本发明目的之一在于在同时刻蚀N型掺杂的第一半导体区域和P型掺杂的第二半导体区域之前将第二半导体区域去除预定高度d。因此本发明的方法不限于以如上流程来执行。例如，可以在步骤S260和步骤S220之间以任意顺序执行步骤S230、S240和S250。优选地，在步骤S260和步骤S220之间以任意顺序连续执行步骤S240和S250，这是因为在步骤S240中，存在暴露半导体层的第二半导体区域而覆盖半导体层的其它区域的掩模，从而可以对第二半导体区域进行P型掺杂，而且该掩模还可以在步骤S250中使用以通过干法刻蚀等方法将第二半导体区域去除预定高度d。
在一个具体实施例中，预定高度d可以由下式得出：
其中，THK是在步骤S220中形成的半导体层的厚度，也即是第一半导体区域和第二半导体区域的厚度。ERN是在步骤S260的N型掺杂的第一半导体区域的刻蚀速率，并且ERP是在步骤S260的P型掺杂的第二半导体区域的刻蚀速率。
此外，由此可以得知在步骤S250中将第二半导体区域去除预定高度d所需的时间T。
其中ERin是在步骤S250中将第二半导体区域刻蚀预定高度d时的刻蚀速率。
在步骤S240之前执行步骤S250的情况下，也就是在对第二半导体区域进行P型掺杂之前去除第二半导体区域的预定高度d时，ERin对应于对未掺杂的半导体层进行刻蚀的速率。在这种情况下，可以通过干法刻蚀、湿法刻蚀等方法将第二半导体区域回刻预定高度d。在这种情况下，ERin一般不等于ERP。事实上，选择的工艺条件、刻蚀方法以及工艺参数等不同，则T也不同。
在步骤S240之后执行步骤S250的情况下，也就是在对第二半导体区域进行P型掺杂之后去除第二半导体区域的预定高度d时，ERin对应于对P型掺杂的第二半导体区域进行刻蚀的速率。在一个具体的示例中，在步骤S250和步骤S260中采用相同的刻蚀工艺，因此速率ERP等于速率ERin。而在另一个示例中，在步骤S250和步骤S260中使用不同的工艺条件对P型掺杂的第二半导体区域进行刻蚀，此时速率ERP与速率ERin可能不同。
将确定N型掺杂的第一半导体区域的刻蚀速率ERN、P型掺杂的第二半导体区域的刻蚀速率、步骤S250中刻蚀第二半导体区域的速率ERin的步骤重复3次以上，可以更加精确地确定预定高度d和在步骤S250中将第二半导体区域刻蚀预定高度d所需的时间T。
图3A-图3F示出了在根据本公开的一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面图。该方法示例例如是按照如图2所示的步骤S210→S220→S230→S240→S250→S260来制造半导体器件。
首先，在图3A中，形成衬底300。在一些实施例中，衬底300可以是半导体衬底，诸如Si、SiC、SiGe等。在另一些实施例中，衬底300也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底300中可以形成有其它的半导体器件构件，例如，隔离(诸如浅沟槽隔离(STI))、阱。此外，衬底300上可以形成有栅极电介质层，栅极电介质层例如可以是氧化物层(诸如SiO2、HfO2、Al2O3等)、氮化物层(诸如Si3N4等)以及有机物层(诸如，聚偏氟乙烯(PVDF))。为了不混淆本发明，在此并未示出这些构件。
之后，如图3B所示，在衬底300上形成半导体层。可以通过热生长、化学气相沉积(CVD)、原子层沉积(ALD)等方法形成半导体层。半导体层可以包括但不限于多晶硅、单晶硅、多晶锗、单晶锗、锗硅复合材料等。为了使本发明更加清楚，在图3B中，只示出了要进行N型掺杂然后进行图案化以形成N型栅极的第一半导体区域302和要进行P型掺杂然后进行图案化以形成P型栅极的第二半导体区域303。本领域技术人员可以理解，衬底300上形成的半导体层中可以包括若干第一半导体区域302和第二半导体区域303，并且第一半导体区域302和第二半导体区域303之间可以包括半导体层的其它部分。
在图3C中，通过例如光刻步骤，使得抗蚀剂层304覆盖在第二半导体区域303上并且暴露第一半导体区域302。随后通过等离子体注入等方法，用诸如磷或砷等的N型掺杂剂对第一半导体区域302进行N型掺杂。之后去除抗蚀剂层304。
在图3D中，通过例如光刻步骤，使得抗蚀剂层305覆盖在第一半导体区域302上并且暴露第二半导体区域303。随后通过等离子体注入等方法，用诸如硼等的P型掺杂剂对第二半导体区域303进行P型掺杂。之后保留抗蚀剂层305。
在图3E中，保留的抗蚀剂层305保护N型掺杂后的第一半导体区域302，而暴露出P型掺杂后的第二半导体区域303。之后，通过干法刻蚀或湿法刻蚀工艺将P型掺杂后的第二半导体区域303刻蚀为比N型掺杂后的第一半导体区域302低预定高度d。其中预定高度d对应于当如图3D所示的N型掺杂的第一半导体区域302和P型掺杂的第二半导体区域303同时被刻蚀时，在N型掺杂的第一半导体区域302被刻蚀完成时P型掺杂的第二半导体区域303还剩余的高度。
在图3F中，通过例如光刻工艺，用抗蚀剂层306覆盖要形成N型栅极的N型掺杂的第一半导体区域302和要形成P型栅极的P型掺杂的第二半导体区域303，之后去除未被抗蚀剂层306保护的N型掺杂的第一半导体区域302和P型掺杂的第二半导体区域303的部分。例如以氯气(Cl2)、溴化氢(HBr)和氧气(O2)作为反应气体，通过干法刻蚀的方法去除未被抗蚀剂层306保护的部分。此外，在图3F中使用的刻蚀工艺与在图3E中使用的刻蚀工艺可以相同，也可以不同。
图4A-图4F示出了在根据本公开的另一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面图。该方法示例例如是按照如图2所示的步骤S210→S220→S230→S250→S240→S260来制造半导体器件。
图4A-图4C的步骤与图3A-图3C的步骤类似，并且形成类似的结构，因此在此不赘述图4A-图4C相关的工艺。
本实施例中的图4D和图4E所示的步骤与图3D和3E所示的步骤按相反顺序来执行。也就是说，在本实施例中，首先将未掺杂的第二半导体区域403去除预定高度d，然后对去除了预定高度d后的第二半导体区域403进行P型掺杂。而在图3D-图3E所示的实施例中，首先对与第一半导体区域302等高的第二半导体区域303进行P型掺杂，然后对P型掺杂后的第二半导体区域303进行刻蚀。
因此，图4D中的第二半导体区域403的刻蚀速率ERin是未掺杂的半导体层403的刻蚀速率。在该步骤中，可以采用与图3E所示的不同的刻蚀工艺来刻蚀未掺杂的第二半导体区域403。
图4F所示的步骤以及形成的结构与图3F的相同，因此在此不再进行描述。此外，在图4F中使用的刻蚀工艺与在图4D中使用的刻蚀工艺一般不同。
图5A-图5F示出了在根据本公开的又一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面图。该方法示例例如是按照如图2所示的步骤S210→S220→S240→S250→S230→S260来制造半导体器件。
该实施例与图3A-3F所示的实施例的不同之处在于，在对第二半导体区域503进行P型掺杂，然后将P型掺杂后的第二半导体区域503去除预定高度d之后，才对第一半导体区域502进行N型掺杂。
因此，图5D中的第二半导体区域503的刻蚀速率ERin是P型掺杂的第二半导体区域503的刻蚀速率。因此，在图5D中使用的刻蚀工艺与图5F中使用的刻蚀工艺可以相同。
图6A-图6F示出了在根据本公开的又另一个示例性实施例来制造半导体器件的一个方法示例的各个步骤处的器件截面图。该方法例如是按照如图2所示的步骤S210→S220→S250→S240→S230→S260来制造半导体器件。
该实施例与图3A-3F所示的实施例的不同之处在于，在将未掺杂的第二半导体区域603去除预定高度d，将去除预定高度d之后的第二半导体区域603进行P型掺杂之后，然后才对第一半导体区域602进行N型掺杂。
因此，图6C中的第二半导体区域603的刻蚀速率ERin是未掺杂的第二半导体区域603的刻蚀速率。因此，一般在图6C所示的步骤和图6F所示的步骤中采用不同的刻蚀工艺。
图7A-图7J分别示出了在根据本公开一个具体示例来制造半导体器件的一个方法示例的各个步骤处的器件截面示意图。图7A-图7J示出了对应于图3所示的实施例公开的方法步骤的具体示例。
在图7A中，形成衬底700。衬底700可以是半导体衬底(诸如Si、SiC、SiGe等)，也可以是绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。
在图7B中，可以通过热生长、化学气相沉积(CVD)、原子层沉积(ALD)等方法形成衬垫氧化物层701和SiN层702。在图7C中，通过干法刻蚀工艺或湿法刻蚀工艺等在衬底700、衬垫氧化物层701和SiN层702的叠层中形成开口703。随后在图7D所示的步骤中，通过化学气相沉积(CVD)、化学机械抛光(CMP)等步骤形成浅沟槽隔离(STI)结构704，并去除SiN层702。
在图7E中，通过热氧化、化学气相沉积等方法形成栅极氧化物层705，栅极氧化物层705例如可以由SiO2、HfO2等材料来形成。之后在栅极氧化物层705上沉积半导体层706，半导体层706可以包括但不限于多晶硅、单晶硅、多晶锗、单晶锗、锗硅复合材料等。在该具体示例中，半导体层706为多晶硅层。在图7F中，可以通过光刻等步骤，形成暴露多晶硅层706的第一区域708的光致抗蚀剂层707。随后使用光致抗蚀剂层707作为掩模，通过诸如等离子体注入等方法，用诸如磷或砷的N型掺杂剂对第一区域708进行掺杂，从而形成N型掺杂的第一区域708。
在图7G中，可以通过光刻等步骤，形成暴露多晶硅层706的第二区域710的光致抗蚀剂层709。随后使用光致抗蚀剂层709作为掩模，通过诸如等离子体注入等方法，用诸如硼的P型掺杂剂对第二区域710进行掺杂，从而形成P型掺杂的第二区域710。
在图7H中，仍然以光致抗蚀剂层709作为掩模，通过湿法刻蚀或干法刻蚀的工艺，将P型掺杂的第二区域710刻蚀了预定高度d。之后在图7I中，通过光刻等工艺，在多晶硅层706上形成光致抗蚀剂层711。该光致抗蚀剂层711保护要形成N型栅极的N型掺杂的第一区域708和要形成P型栅极的P型掺杂的第二区域710。然后在图7J所示的步骤中，通过例如干法刻蚀工艺，去除未被保护的部分，从而形成N型栅极708和P型栅极710。由于在同时对N型掺杂的第一区域708和P型掺杂的第二区域710进行刻蚀之前已经将P型掺杂的第二区域710去除了预定高度d，因此，即使P型掺杂的第二区域710的刻蚀速率比N型掺杂的第一区域708的刻蚀速率慢，也能够同时完成N型掺杂的第一区域708和P型掺杂的第二区域710的刻蚀以同时形成N型栅极和P型栅极。
通过以上方法，不会由于P型区域的不完全的刻蚀而使得P型栅极存在与其它部件导通的风险，也不会由于N型区域的底切现象而使N型栅极存在断路的风险。此外，根据本发明的实施例获得的半导体器件中，N型栅极比P型栅极高预定高度d。
根据本公开的实施例，提供了一种制造半导体器件的方法，所述方法可以包括：(a)提供衬底；(b)在衬底上形成半导体层；(c)对所述半导体层的第一半导体区域进行N型掺杂；(d)对所述半导体层的第二半导体区域进行P型掺杂；(e)将第二半导体区域去除预定高度d；(f)对N型掺杂的第一半导体区域和去除预定高度d后的P型掺杂的第二半导体区域同时进行图案化，以分别形成N型栅极和P型栅极。
根据一个方面，可以在步骤(c)之后执行步骤(d)；以及随后可以在步骤(e)中，利用在上述步骤(d)中用于对所述第二半导体区域进行P型掺杂的掩模，来将第二半导体区域去除预定高度d。
根据一个方面，可以在步骤(c)之后执行步骤(e)；以及随后可以在步骤(d)中，利用在上述步骤(e)中用于将第二半导体区域去除预定高度d的掩模，来对所述第二半导体区域进行P型掺杂。
根据一个方面，可以在步骤(d)之后执行步骤(e)中，并且可以在步骤(e)中，利用在上述步骤(d)中用于对所述第二半导体区域进行P型掺杂的掩模，来将第二半导体区域去除预定高度d；以及随后可以执行步骤(c)。
根据一个方面，可以在步骤(e)之后执行步骤(d)，并且在步骤(d)中，利用在上述步骤(e)中用于将第二半导体区域去除预定高度d的掩模，来对所述第二半导体区域进行P型掺杂；以及随后执行步骤(c)。
根据一个方面，计算步骤(e)中的预定高度d可以包括以下步骤：(g)测试N型掺杂的第一半导体区域的刻蚀速度ERN，测试P型掺杂的第二半导体区域的刻蚀速度ERP，以及确定所述半导体层的厚度THK；(h)计算预定高度d，其中
根据一个方面，所述方法还包括计算将第二半导体区域去除预定高度d所需的时间T的步骤，该步骤包括：(i)测试将第二半导体区域去除预定高度d时的刻蚀速率ERin，(j)计算时间T，其中
根据一个方面，在步骤(e)之前执行步骤(d)的情况下，刻蚀速率ERin可以对应于P型掺杂的第二半导体区域的刻蚀速率，并且在步骤(e)和步骤(f)采用相同的工艺条件的情况下，ERin可以等于ERP；在步骤(e)之后执行步骤(d)的情况下，刻蚀速率ERin可以对应于未掺杂的所述半导体层的刻蚀速率。
根据一个方面，可以重复步骤(g)至(j)三次以上，以计算时间T的平均值。
根据本公开的实施例，提供了一种半导体器件，所述半导体器件可以包括：衬底，衬底上的N型掺杂的半导体材料形成的N型栅极，N型栅极的高度为d1，衬底上的P型掺杂的半导体材料形成的P型栅极，P型栅极的高度为d2，其中d2比d1小预定高度d，其中预定高度d对应于当对高度都为d1的所述N型掺杂的半导体材料和所述P型掺杂的半导体材料同时进行刻蚀时，当所述N型掺杂的半导体材料被刻蚀完成时所述P型掺杂的半导体材料还剩余的高度。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其它取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦合”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其它各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
Claims (10)
1.一种制造半导体器件的方法，其特征在于所述方法包括：
(a)提供衬底；
(b)在衬底上形成半导体层；
(c)对所述半导体层的第一半导体区域进行N型掺杂；
(d)对所述半导体层的第二半导体区域进行P型掺杂；
(e)将第二半导体区域去除预定高度d；
(f)对N型掺杂的第一半导体区域和去除预定高度d后的P型掺杂的第二半导体区域同时进行图案化，以分别形成N型栅极和P型栅极。
2.根据权利要求1所述的方法，其特征在于：
在步骤(c)之后执行步骤(d)；以及
随后在步骤(e)中，利用在上述步骤(d)中用于对所述第二半导体区域进行P型掺杂的掩模，来将第二半导体区域去除预定高度d。
3.根据权利要求1所述的方法，其特征在于：
在步骤(c)之后执行步骤(e)；以及
随后在步骤(d)中，利用在上述步骤(e)中用于将第二半导体区域去除预定高度d的掩模，来对所述第二半导体区域进行P型掺杂。
4.根据权利要求1所述的方法，其特征在于：
在步骤(d)之后执行步骤(e)，并且在步骤(e)中，利用在上述步骤(d)中用于对所述第二半导体区域进行P型掺杂的掩模，来将第二半导体区域去除预定高度d；以及
随后执行步骤(c)。
5.根据权利要求1所述的方法，其特征在于：
在步骤(e)之后执行步骤(d)，并且在步骤(d)中，利用在上述步骤(e)中用于将第二半导体区域去除预定高度d的掩模，来对所述第二半导体区域进行P型掺杂；以及
随后执行步骤(c)。
6.根据权利要求1-5中任一项所述的方法，其特征在于，
计算步骤(e)中的预定高度d包括以下步骤：
(g)测试N型掺杂的第一半导体区域的刻蚀速度ERN，测试P型掺杂的第二半导体区域的刻蚀速度ERP，以及确定所述半导体层的厚度THK；
(h)计算预定高度d，其中
7.根据权利要求6所述的方法，其特征在于所述方法还包括计算将第二半导体区域去除预定高度d所需的时间T的步骤，该步骤包括：
(i)测试将第二半导体区域去除预定高度d时的刻蚀速率ERin，
(j)计算时间T，其中
8.根据权利要求7所述的方法，其特征在于，
在步骤(e)之前执行步骤(d)的情况下，刻蚀速率ERin对应于P型掺杂的第二半导体区域的刻蚀速率，并且在步骤(e)和步骤(f)采用相同的工艺条件的情况下，刻蚀速率ERin等于刻蚀速率ERP；
在步骤(e)之后执行步骤(d)的情况下，刻蚀速率ERin对应于未掺杂的所述半导体层的刻蚀速率。
9.根据权利要求7所述的方法，其特征在于，
重复步骤(g)至(j)三次以上，以计算时间T的平均值。
10.一种半导体器件，其特征在于所述半导体器件包括：
衬底；
衬底上的N型掺杂的半导体材料形成的N型栅极，N型栅极的高度为d1；
衬底上的P型掺杂的半导体材料形成的P型栅极，P型栅极的高度为d2；
其中d2比d1小预定高度d，其中预定高度d对应于当对高度都为d1的所述N型掺杂的半导体材料和所述P型掺杂的半导体材料同时进行刻蚀时，当所述N型掺杂的半导体材料被刻蚀完成时所述P型掺杂的半导体材料还剩余的高度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810020500.XA CN108231686A (zh) | 2018-01-10 | 2018-01-10 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810020500.XA CN108231686A (zh) | 2018-01-10 | 2018-01-10 | 半导体器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108231686A true CN108231686A (zh) | 2018-06-29 |
Family
ID=62640535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810020500.XA Pending CN108231686A (zh) | 2018-01-10 | 2018-01-10 | 半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108231686A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112331615A (zh) * | 2021-01-06 | 2021-02-05 | 晶芯成(北京)科技有限公司 | 半导体器件的形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101295674A (zh) * | 2007-04-24 | 2008-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN102867743A (zh) * | 2012-09-17 | 2013-01-09 | 上海华力微电子有限公司 | 改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法 |
| US20130234252A1 (en) * | 2012-03-06 | 2013-09-12 | United Microelectronics Corporation | Integrated circuit and method for fabricating the same |
-
2018
- 2018-01-10 CN CN201810020500.XA patent/CN108231686A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101295674A (zh) * | 2007-04-24 | 2008-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| US20130234252A1 (en) * | 2012-03-06 | 2013-09-12 | United Microelectronics Corporation | Integrated circuit and method for fabricating the same |
| CN102867743A (zh) * | 2012-09-17 | 2013-01-09 | 上海华力微电子有限公司 | 改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112331615A (zh) * | 2021-01-06 | 2021-02-05 | 晶芯成(北京)科技有限公司 | 半导体器件的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9236269B2 (en) | Field effect transistor (FinFET) device with a planar block area to enable variable Fin pitch and width | |
| CN1959957B (zh) | 使用应变硅用于晶体管的集成设计方法和结构 | |
| CN104658892B (zh) | 用于集成电路图案化的方法 | |
| US20150147868A1 (en) | Locally isolated protected bulk finfet semiconductor device | |
| CN105097649B (zh) | 半导体结构的形成方法 | |
| CN103715258A (zh) | 用于半导体器件的源极/漏极堆叠件压力源 | |
| GB2128400A (en) | Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same | |
| CN103247575B (zh) | 鳍式场效应晶体管（FinFET）器件的图案化工艺 | |
| JP5942785B2 (ja) | 半導体光素子を作製する方法 | |
| US20150348913A1 (en) | Planar metrology pad adjacent a set of fins in a fin field effect transistor device | |
| CN102299054B (zh) | 用于薄膜电阻器生产的硬掩膜 | |
| CN109192699A (zh) | 用于制造半导体装置的方法 | |
| CN103390551B (zh) | 半导体装置图案化结构的制作方法 | |
| US9219002B2 (en) | Overlay performance for a fin field effect transistor device | |
| US10121711B2 (en) | Planar metrology pad adjacent a set of fins of a fin field effect transistor device | |
| US20110068436A1 (en) | Methods and structures for enhancing perimeter-to-surface area homogeneity | |
| CN108231686A (zh) | 半导体器件及其制造方法 | |
| TWI546859B (zh) | 半導體裝置之圖案化結構及其製作方法 | |
| TWI567785B (zh) | 半導體裝置圖案化結構之製作方法 | |
| CN105633070A (zh) | 一种半导体器件及其制作方法 | |
| TWI389176B (zh) | 圖案化方法 | |
| CN106601610A (zh) | 一种形成小间距鳍体的方法 | |
| US6949795B2 (en) | Structure and method of fabricating a transistor having a trench gate | |
| TW201532186A (zh) | 形成半導體主動區和隔離區域之雙圖案方法 | |
| CN115346912B (zh) | 浅沟槽隔离结构的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20180629 |