KR101687127B1 - 광자 및 전자 구조를 위한 반도체 기판 및 제조 방법 - Google Patents

광자 및 전자 구조를 위한 반도체 기판 및 제조 방법 Download PDF

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Abstract

전자 디바이스와 광자 디바이스의 집적에 적합한 격리 구역을 갖는 기판을 형성하는 방법이 제공된다. 공통 레티클 및 포토리소그래피 기술은 기판 내 제1 및 제2 구역을 식각하기 위한 개구부를 정의하는 마스크를 제조하도록 사용되며, 제2 트렌치 격리 구역을 위한 개구부는 제1 트렌치 격리 구역을 위한 개구부보다 더 넓다. 제1 및 제2 트렌치 격리 구역은 마스크를 통해 기판 내 식각되고 산화물 재료로 채워진다. 산화물 재료는 제2 트렌치 격리 구역의 저부로부터 제거된다. 제2 트렌치 격리 구역은 제1 트렌치 격리 구역보다 더 깊게 추가적으로 식각되고, 그 후 산화물 재료로 채워진다. 전기적 디바이스는 기판 상에 형성되어 제1 트렌치 격리 구역에 의해 전기적으로 격리될 수 있고 광자 디바이스는 제2 트렌치 격리 구역 위에 형성되어 기판으로부터 광학적으로 격리될 수 있다.

Description

광자 및 전자 구조를 위한 반도체 기판 및 제조 방법{SEMICONDUCTOR SUBSTRATE FOR PHOTONIC AND ELECTRONIC STRUCTURES AND METHOD OF MANUFACTURE}
본 명세서에서 설명되는 실시예는 공통 반도체 기판 및 그 기판 상에 제조된 전자 및 광자 디바이스를 격리시키는 그 형성 방법에 관한 것이다.
광자 디바이스와 전자 디바이스를 동일 반도체 기판 상에 집적하는 것이 현재 동향이다. 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판은 그러한 집적을 위한 지지 기판으로서 사용될 수 있다. 그렇지만, SOI 기판 위에 구축되는 도파관과 같은 광자 구조는 전자 디바이스의 전기적 격리에 전형적으로 요구되는 더 얇은 매립 산화물(BOX)에 비해 광학적 격리를 위한 SOI 기판 내 두꺼운 BOX를 요구함이 일반적이다. 예를 들어, BOX 밑 지지 실리콘에 대한 광자 도파관 코어의 에바네센트 결합을 방지하기 위하여, BOX 재료는 비교적 두꺼워야하며, 예를 들어, 1.0 ㎛보다 더 크고 종종 2.0 ㎛ 내지 3.0 ㎛ 두께이어야 한다. BOX 재료가 그러한 두께를 가질 때, 그것은 기저 실리콘으로의 열 흐름을 억제하는데, 후자는 전자 및 광자 디바이스 양자에 대한 열 방산기로서 역할한다. 그에 비해, 고속 논리 회로와 같은 소정 전자 디바이스가 광자 디바이스와 동일한 SOI 기판 상에 집적될 때, SOI 기판의 BOX는 더 얇아져야하며, 예를 들어, 100 내지 200 ㎚의 범위 내에 있어야 한다. 그러한 BOX 절연체는, 전자 디바이스에는 양호한 SOI 기판을 제공하지만, SOI 기판의 기저 지지 실리콘에 대한 도파관 코어의 광학적 결합을 방지하기에는 불충분하여, 바람직하지 못한 광학 신호 손실을 야기한다. 따라서, 전자 및 광자 디바이스를 위한 기판의 서로 다른 구역에 서로 다른 깊이를 갖는 적합한 전기적 및 광학적 격리를 갖는 비-SOI 기판 또는 SOI 기판을 제공하도록 복합 다중-마스크 프로세스가 요구된다.
부가적으로, SOI 기판이 동일 기판 상에 전자 디바이스 및 광자 디바이스의 제조에 종종 사용되기는 하지만, SOI 기판은 비-SOI 기판에 비해 생산에 상대적으로 비용이 들고 또한 종종 공급이 한정될 수 있다.
따라서, 전자 및 광자 디바이스를 격리시키기 위한 서로 다른 깊이의 격리 구역을 갖는 공통 반도체 기판을 제공하도록 단순화된 방법이 필요하다.
도 1은 본 발명의 일 실시예에 따라 초기 제조 스테이지를 도시하는 실리콘 기판의 단면도;
도 2는 도 1에 도시된 것에 후속하는 제조 스테이지에서 기판의 단면도;
도 3은 도 2에 도시된 것에 후속하는 제조 스테이지에서 기판의 단면도;
도 4는 도 3에 도시된 것에 후속하는 제조 스테이지에서 기판의 단면도;
도 5는 도 4에 도시된 것에 후속하는 제조 스테이지에서 기판의 단면도;
도 6은 도 5에 도시된 것에 후속하는 제조 스테이지에서 기판의 단면도;
도 7은 도 6에 도시된 것에 후속하는 제조 스테이지에서 기판의 단면도; 및
도 8은 깊은 트렌치를 형성함에 있어서 측벽의 폭과 트렌치의 폭 간 관계의 예시도.
이하의 상세 설명에 있어서는, 그 일부를 형성하고, 실시될 수 있는 특정 실시예가 예로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예는 당업자가 그것들을 만들고 사용 가능하게 하도록 충분히 상세하게 설명되고, 본 발명의 취지 및 범위로부터 벗어남이 없이 구조적, 논리적 또는 절차적 변경이 개시된 특정 실시예에 이루어질 수 있다고 이해될 것이다.
본 명세서에서 설명되는 실시예는 전기 디바이스에 대한 얕은 트렌치 전기적 격리 및 광자 디바이스, 예를 들어, 도파관, 검파기, 탭, 스플리터, 변조기, 복조기 및 다른 광자 디바이스에 대한 깊은 트렌치 광학적 격리로 광자 디바이스와 전자 회로 양자가 형성될 수 있는 반도체 기판 구조를 형성하기 위한 단순화된 방법을 제공한다.
설명되는 실시예는 제1 및 제2 트렌치 격리 구역 개구부를 갖는 공통 식각 마스크를 형성하도록 공통 레티클을 사용한다. 제2 트렌치 격리 구역 개구부는 제1 트렌치 격리 구역 개구부보다 더 넓다. 마스크-정의된 제1 및 제2 트렌치 격리 구역 개구부는 각각 반도체 기판 내 제1 및 제2 트렌치를 식각하는데 사용된다. 제1 및 제2 트렌치는 처음에 동일 깊이로 식각되고 산화물로 채워진다. 산화물은 제1의 더 좁은 트렌치를 완전하게 채우고 제2의 더 넓은 트렌치를 부분적으로 채운다. 산화물은 제2 트렌치의 저부로부터 제거되고, 이어서 제2 트렌치는 제1 트렌치보다 더 깊게 되도록 추가적으로 식각되고, 그 후 산화물로 채워진다. 그 후 기판은 평탄화되고 내부에 얕은 트렌치 격리 영역과 깊은 트렌치 격리 영역 양자를 갖는다. 격리 영역은 실리콘-온-인슐레이터 구성을 갖지 않는 반도체 기판에 형성될 수 있다. 전자 디바이스는 전기적 절연을 제공하는 얕은 격리 트렌치를 갖는 기판 구역 내에 제조된다. 광자 디바이스는 광자 디바이스와 기저 기판 사이에 광학적 절연을 제공하는 깊은 트렌치 격리 영역 위에 제조된다.
실시예가 이제 도 1 내지 도 7을 참조하여 설명될 것이다. 도 1은 트렌치 격리 형성의 초기 스테이지에서의 반도체, 예를 들어, 실리콘 또는 폴리실리콘, 기판(101)을 예시하고 있다. 패드 산화물(103), 예를 들어, 실리콘 이산화물은 후속하여 형성되는 하드 마스크(105)로부터 기판을 보호하기 위해 기판(101)의 상부 표면 상에 성장 또는 퇴적된다. 예를 들어 실리콘 질화물로 형성된 하드 마스크(105)는 패드 산화물(103) 위에 퇴적된다. 도 2에 도시된 바와 같이, 하드 마스크(105)가 얕은 트렌치 격리 영역을 형성하는데 사용하도록 제1 트렌치(107)를 식각하기 위한 제1의 더 좁은 개구부 그리고 더 깊은 트렌치 격리 영역을 형성하는데 사용하도록 제2 트렌치(109)를 식각하기 위한 제2의 더 넓은 개구부를 갖게 되도록 하드 마스크(105)를 패터닝하기 위해 포토리소그래피 기술이 단일 레티클과 사용될 수 있다. 트렌치(107)를 식각하기 위한 제1 개구부는 각각 약 20 ㎚ 내지 약 150 ㎚ 폭일 수 있다. 제2 트렌치(109)는 약 2 ㎛ 내지 약 10 ㎛ 폭일 수 있다. 제2 트렌치(109)가 광자 디바이스 예를 들어 도파관/실리콘 이산화물, 예를 들어, 마스크(105)를 클래딩한 실리콘으로 형성된 실리콘 이산화물을 격리시키도록 사용될 것이므로, 제2 개구부는 약 300 ㎚ 내지 약 2 ㎛의 광자 디바이스 폭에 대해 약 2 ㎛ 내지 약 4 ㎛ 범위의 폭을 가질 수 있다. 습식 또는 건식 식각은 패터닝된 하드 마스크(105) 내의 제1 및 제2 개구부를 통해 실리콘 기판(101) 내의 제1 트렌치(107) 및 제2 트렌치(109)를 공동으로 식각하도록 사용될 수 있다. 식각 트렌치(107, 109)는 하드 마스크(105) 내의 제1 및 제2 개구부의 폭에 대응하는 폭을 가질 것이다. 식각된 트렌치(107, 109)의 깊이는 약 200 ㎚ 내지 약 300 ㎚일 수 있다.
도 2에 도시된 바와 같이 제1 트렌치(107)와 제2 트렌치(109)가 식각되고 나면, 얇은 트렌치 격리 산화물(111), 예를 들어, 실리콘 이산화물이, 도 3에 도시된 바와 같이, 기판(101) 위에 퇴적되고 그리고/또는 성장되어 제1 트렌치(107)와 제2 트렌치(109)를 채우고 하드 마스크(105) 위에 놓인다. 산화물은 트렌치의 깊이의 약 절반, 예를 들어, 약 100 ㎚ 내지 약 150 ㎚의 두께를 가질 수 있다. 도 4에 도시된 바와 같이, 더 좁은 제1 트렌치(107)는 산화물(111)에 의해 완전하게 채워지는 한편, 더 넓은 제2 트렌치는 산화물(111)에 의해 부분적으로 채워진다.
도 4에 도시된 바와 같이, 산화물(111)은 그 후 하드 마스크(105)의 레벨로 평탄화될 수 있고, 산화물(111)은 그 후 이방성 습식 식각 또는 플라즈마 건식 식각을 사용하여 제2 트렌치(109)의 저부(112)로부터 선택적으로 제거되어, 트렌치(109)의 측벽에 측벽 스페이서(111a)로서 산화물(111)의 작은 부분을 남길 수 있다. 트렌치(107)의 폭은 제2 트렌치의 저부(112)로부터의 산화물의 제거가, 완전하게는 아니더라도, 적어도 부분적으로 산화물로 채워진 트렌치(107)를 남기게 되도록 되어야 한다. 이러한 식각은 트렌치(109)의 추가적 식각을 위해 기판(101)을 노출시킨다.
도 8은 실리콘 기판(101)의 노출을 달성하도록 사용될 수 있는 측벽 스페이서(111a)의 폭(w)과 트렌치의 폭(W) 간 관계를 예시하고 있다. W > 2w일 때, 기판(101)은 추가적 식각을 위하여 트렌치(109)를 통해 노출된다. 그리하여, 일례에 있어서 측벽 스페이서 폭(w)이 100 ㎚이면, 제2 트렌치(109)는 기판(101)의 노출을 보장하기 위해 적어도 200 ㎚의 폭(w)을 가질 수 있다. 반대로, W < 2w이면, 산화물(111)은 기판(101)을 노출시키기에 충분히 식각되지 않을 것이다.
측벽 스페이서(111a)는 제2 트렌치(109)에서 산화물(111)의 제거로부터의 아티팩트임을 유념해야 한다. 선택된 습식 및/또는 건식 식각 조건에 의존하여, 측벽 스페이서(111a)는 기판(101)을 노출시키도록 식각 동안 완전하게 제거될 수 있다.
도 5에 도시된 바와 같이, 산화물(111)을 방해하지 않는 플라즈마 건식 식각 또는 추가적 이방성 습식 식각이 제2 트렌치(109)를 제1 트렌치(107)의 것보다 더 깊은 깊이로, 예를 들어, 제1 트렌치(107)의 것의 적어도 2배의 깊이로 식각하도록 측벽 산화물 스페이서(111a)(존재하는 경우) 및 하드 마스크(105) 제2 개구부를 식각 마스크로서 사용하여 제2 트렌치(109) 상에 수행될 수 있다. 광자 디바이스 격리에 대하여, 제2 트렌치(109)의 깊이는 약 1.2 ㎛ 내지 약 1.5 ㎛ 범위 내에 있을 수 있다. 측벽 산화물 스페이서(111a)가 존재하지 않으면, 이러한 추가적 식각은 오직 하드 마스크(105) 제2 개구부에 의해 정의된다.
제2 트렌치(109)가 도 5와 관련하여 설명된 방식으로 추가적으로 식각된 후에, 제2 산화물, 예를 들어, 실리콘 이산화물이 기판(101) 위에 퇴적되어 제2 트렌치(109)를 채울 수 있고 그 후 구조 전체는 기판(101)의 표면 위 산화물과 더불어 산화물 패드(103) 및 하드 마스크(105)도 제거하도록 CMP 또는 다른 기지의 평탄화 기술을 사용하여 기판(101)의 표면으로 평탄화된다. 대안으로, 산화물 하드 마스크(105) 및 패드 산화물(103)은 인산 기판 식각에 의해 제거될 수 있다. 결과적으로 평탄화된 구조가 도 6에 예시되어 있다.
도 6의 기판(101)은 후속 제조 전자 디바이스를 전기적으로 격리시키기 위한 제1의 얕은 트렌치 격리 영역(113), 및, 그들 위에 제조되는 광자 디바이스를 반도체 기판(101)으로부터 광학적으로 격리시키기 위한 제2의 더 깊은 트렌치 격리 영역(115)을 갖는다. 도 6의 기판은 동일 기판(101) 상에 CMOS 회로와 광자 디바이스 및 회로 양자의 제조를 위해 사용될 수 있다. 도 6은 또한 CMOS 디바이스 및 회로와 광자 디바이스 및 회로가 형성될 수 있는 기판(101) 상의 각각의 구역을 표현하는 점선(114)을 도시하고 있다.
도 7은 부분적으로 제조된 CMOS/광자 집적 회로 구조의 일례를 도시하고 있다. 반도체 기판(101)은 도핑된 소스(119) 및 드레인(121) 영역 및 게이트 산화물(125) 위의 게이트(123), 및 그 위에 제조된 게이트 산화물 측벽(129)을 갖는 트랜지스터(117)를 갖는다. 얕은 제1 트렌치 격리 구역(113)은 트랜지스터(117)를 기판(101) 상에 제조된 다른 전자 디바이스로부터 격리시킨다. 도 7은 또한 격리 더 깊은 트렌치 격리 영역(115) 상에 그리고 그 위에 실리콘 도파관 코어(131)로서 형성된 광자 디바이스를 도시하고 있다. 도파관 코어(131)는, 약 3.47인, 실리콘보다 더 낮은 굴절률을 갖는 둘러싸는 클래딩을 요구한다. 이러한 클래딩은 도파관 코어(131)의 위의 그리고 그 양측 상의 산화물 재료(133)에 의해 그리고 제2의 더 깊은 트렌치 격리 영역(115)에 의해 제공된다. 제2 트렌치 구역(115)에 대한 산화물, 및 도파관 코어(131)를 둘러싸는 산화물은, 예를 들어, 약 1.54의 굴절률을 갖는다. 다른 굴절률을 갖는 다른 재료도 사용될 수 있다. 산화물 재료(133)는 실리콘 이산화물 또는 BPSG 산화물 재료(133)일 수 있고, 그 재료는 또한 기판(101) 위에 제조되는 전자 디바이스와 광자 디바이스를 전기적으로 상호접속시키도록 사용되는 하나 이상의 금속층(135)과 연관된 층간 유전체(ILD) 구조의 일부분으로서 사용될 수 있다.
설명된 실시예는 식각을 위한 하드 마스크 구조를 형성하도록 단일 레티클을 사용하여 동일 기판 상에 전자 디바이스와 광자 디바이스 양자의 집적에 적합한 얕은 트렌치 격리 영역 및 깊은 트렌치 격리 영역을 갖는 비-SOI 기판을 형성하는 방법을 제공한다.
방법 및 구조의 예시적 실시예가 설명되고 있기는 하지만, 본 발명의 취지 또는 범위로부터 벗어남이 없이 다양한 수정이 이루어질 수 있으므로 위의 그러한 설명은 본 발명을 한정하려는 것으로 받아들여져서는 안 된다. 따라서, 본 발명은 첨부한 청구항들의 범위에 의해서만 제한될 뿐이다.
신규한 것으로 청구되고 미국 특허증에 의해 보호받기를 바라는 것은 다음과 같다:

Claims (36)

  1. 반도체 기판 내 여러 다른 깊이를 갖는 격리 영역을 형성하는 방법으로서, 상기 방법은,
    반도체 기판 위에 식각 마스크 재료를 형성하는 단계;
    상기 식각 마스크 재료를 패터닝하여 제1 및 제2 트렌치 격리 구역을 형성하기 위한 제1 및 제2 개구부를 정의하도록 포토리소그래피 프로세스에서 단일 레티클을 사용하는 단계로서, 상기 제2 개구부는 상기 제1 개구부보다 더 넓은 상기 사용하는 단계;
    상기 패터닝된 식각 마스크 재료를 사용하여 상기 반도체 기판 내 제1 및 제2 트렌치 격리 구역을 식각하는 단계;
    상기 제1 및 제2 트렌치 격리 구역의 각각 내 격리 재료를 형성하는 단계;
    상기 반도체 기판을 노출시키도록 상기 제2 트렌치 격리 구역의 저부에서 격리 재료를 제거하는 한편, 상기 제1 트렌치 격리 구역 내 트렌치 격리 재료를 남기는 단계;
    상기 제2 트렌치 격리 구역의 깊이가 상기 제1 트렌치 격리 구역의 깊이를 초과하도록, 상기 제2 트렌치 격리 구역에서 상기 노출된 반도체 기판을 추가적으로 식각하는 단계;
    상기 추가적으로 식각된 제2 트렌치 격리 구역 내에 트렌치 격리 재료를 형성하는 단계;
    제1 트렌치 격리 구역에 의해 전기적으로 격리되는 상기 반도체 기판 상에 전자 디바이스를 형성하는 단계; 및
    광자 디바이스가 상기 반도체 기판으로부터 광학적으로 격리되도록 상기 제2 트렌치 격리 구역 내 상기 트렌치 격리 재료 위에 상기 광자 디바이스를 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 트렌치 격리 구역의 식각은 상기 추가적 식각을 위한 식각 마스크를 형성하는 격리 재료를 상기 제2 트렌치 격리 구역의 측벽 상에 남기는 방법.
  3. 제1항에 있어서, 상기 트렌치 격리 재료가 상기 추가적으로 식각된 제2 트렌치 격리 구역 내에 형성된 후에 상기 반도체 기판의 상위 표면의 레벨로 평탄화하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서, 상기 반도체 기판은 실리콘 기판을 포함하는 방법.
  5. 제3항에 있어서, 상기 식각 마스크 재료와 기판 간 패드 산화물을 형성하는 단계를 더 포함하되, 상기 단일 레티클 및 포토리소그래피 프로세스는 상기 식각 마스크 재료 및 패드 산화물을 패터닝하는 방법.
  6. 제5항에 있어서, 상기 패드 산화물은 실리콘 이산화물을 포함하는 방법.
  7. 제1항에 있어서, 상기 식각 마스크 재료는 실리콘 질화물을 포함하는 방법.
  8. 제1항에 있어서, 상기 트렌치 격리 재료는 실리콘 이산화물을 포함하는 방법.
  9. 제1항에 있어서, 상기 제2 트렌치 격리 구역 내 상기 격리 재료는 상기 트렌치 격리 재료의 일부가 상기 제2 트렌치 격리 구역의 측벽에 남아 상기 노출된 반도체 기판의 상기 추가적 식각을 위한 마스크로서 사용되도록 상기 트렌치 격리 재료를 제거하여 상기 반도체 기판을 노출시키도록 이방성 식각되는 방법.
  10. 제1항에 있어서, 상기 격리 재료는 이방성 식각으로 상기 제2 트렌치 격리 구역으로부터 제거되는 방법.
  11. 제1항에 있어서, 상기 격리 재료는 플라즈마 식각으로 상기 제2 트렌치 격리 구역으로부터 제거되는 방법.
  12. 제1항에 있어서, 상기 추가적 식각은 상기 제1 트렌치 격리 구역보다 적어도 2배 깊은 제2 트렌치 격리 구역을 산출하는 방법.
  13. 제12항에 있어서, 상기 제1 트렌치 격리 구역은 200 ㎚ 내지 300 ㎚ 깊이인 방법.
  14. 제12항에 있어서, 상기 제2 트렌치 격리 구역은 1.2 ㎛ 내지 1.5 ㎛ 깊이인 방법.
  15. 제1항에 있어서, 상기 제2 트렌치 격리 구역의 폭은 상기 제1 트렌치 격리 구역의 폭보다 더 넓은 방법.
  16. 제2항에 있어서, 상기 제2 트렌치 격리 구역의 폭은 상기 제2 트렌치 격리 구역의 측벽 상의 격리 재료의 폭의 2배보다 더 큰 방법.
  17. 회로 구조를 형성하는 방법으로서, 상기 방법은,
    반도체 기판 위에 제공되는 식각 마스크를 패터닝하도록 포토리소그래피 프로세스에서 단일 레티클을 사용하는 단계로서, 상기 패터닝은 상기 반도체 기판 내 제1 및 제2 트렌치 격리 구역을 식각하기 위한 개구부를 정의하고, 상기 제2 트렌치 격리 구역을 식각하기 위한 상기 개구부는 상기 제1 트렌치 격리 구역을 식각하기 위한 상기 개구부보다 더 넓은, 상기 단일 레티클을 사용하는 단계;
    상기 제1 및 제2 트렌치 격리 구역을 제공하도록 상기 식각 마스크 내 상기 제1 및 제2 개구부를 사용하여 상기 반도체 기판으로부터 반도체 재료를 제거하는 단계;
    상기 제1 및 제2 트렌치 격리 구역 내 유전체 재료를 제공하는 단계;
    상기 반도체 기판을 노출시키도록 상기 제2 트렌치 격리 구역으로부터 상기 유전체 재료를 제거하는 단계;
    상기 제2 트렌치 격리 구역이 상기 제1 트렌치 격리 구역보다 더 깊게 되도록 상기 노출된 기판을 추가적으로 식각하는 단계;
    상기 추가적으로 식각된 제2 트렌치 격리 구역을 유전체 재료로 채우는 단계;
    상기 제1 및 제2 트렌치 격리 구역을 상기 반도체 기판의 레벨로 평탄화하는 단계;
    상기 제1 트렌치 격리 구역에 의해 전기적으로 격리되는 상기 반도체 기판 상에 전자 디바이스를 형성하는 단계; 및
    상기 평탄화된 제2 트렌치 격리 구역 상에 광자 디바이스를 형성하는 단계를 포함하는 방법.
  18. 제17항에 있어서, 상기 제1 트렌치 격리 구역은 20 ㎚ 내지 150 ㎚의 폭을 갖는 방법.
  19. 제17항에 있어서, 상기 제2 트렌치 격리 구역은 2 ㎛ 내지 10 ㎛의 폭을 갖는 방법.
  20. 제19항에 있어서, 상기 제2 트렌치 격리 구역은 2 ㎛ 내지 4 ㎛의 폭을 갖는 방법.
  21. 제17항에 있어서, 상기 제2 트렌치 격리 구역은 상기 제1 트렌치 격리 구역보다 적어도 2배 깊게 식각되는 방법.
  22. 제17항에 있어서, 상기 광자 디바이스의 위에 그리고 양측 상에 광학적 격리 구역을 제조하는 단계를 더 포함하는 방법.
  23. 제17항에 있어서, 상기 광자 디바이스는 도파관, 검파기, 탭, 스플리터, 변조기 및 복조기로 이루어진 그룹으로부터 선택되는 방법.
  24. 제22항에 있어서, 상기 광자 디바이스의 위의 광학적 절연은 층간 유전체 구조의 일부분인 방법.
  25. 집적 회로 구조로서,
    평탄한 상면을 가지는 반도체 기판;
    상기 평탄한 상면으로부터 상기 반도체 기판으로 제 1 깊이를 가지는 제 1 트렌치 격리 구역;
    상기 제 1 트렌치 격리 구역에 의해 전기적으로 격리된 전자 디바이스;
    상기 평탄한 상면으로부터 상기 반도체 기판으로 제 2 깊이를 가지는 제 2 트렌치 격리 구역; - 상기 제 2 깊이는 상기 제 1 깊이보다 깊음 - 및
    상기 반도체 기판으로부터 상기 제 2 트렌치 격리 구역에 의해 광학적으로 격리되는, 상기 제 2 트렌치 격리 구역 상의 광자 디바이스
    를 포함하는 집적 회로 구조.
  26. 제25항에 있어서, 상기 제 2 트렌치 격리 구역은 상기 반도체 기판 전체를 통해 연장되지 않는, 집적 회로 구조.
  27. 제25항에 있어서, 상기 제 2 트렌치 격리 구역은 적어도 상기 제 1 트렌치 격리 구역보다 2배 깊은, 집적 회로 구조.
  28. 제25항에 있어서, 상기 제 2 트렌치 격리 구역은 트렌치 내에 유전 물질을 포함하며, 상기 유전 물질은 상기 반도체 기판의 상기 평탄한 상면 위로 연장되는 부분이 없는, 집적 회로 구조.
  29. 제25항에 있어서, 상기 반도체 기판은 실리콘 기판을 포함하는, 집적 회로 구조.
  30. 제25항에 있어서, 상기 제 1 트렌치 격리 구역과 상기 제 2 트렌치 격리 구역은 실리콘 이산화물을 격리 물질로써 포함하는, 집적 회로 구조.
  31. 제25항에 있어서, 상기 제 2 트렌치 격리 구역은 1.2 ㎛ 내지 1.5 ㎛의 깊이 범위를 가지는, 집적 회로 구조.
  32. 제25항에 있어서, 상기 제 1 트렌치 격리 구역과 상기 제 2 트렌치 격리 구역은 단면 폭을 가지며, 상기 제 2 트렌치 격리 구역의 폭은 상기 제 1 트렌치 격리 구역의 폭보다 넓은, 집적 회로 구조.
  33. 제25항에 있어서, 상기 광자 디바이스는 상기 제 2 트렌치 격리 구역과 직접 접촉하고 있는, 집적 회로 구조.
  34. 제32항에 있어서, 상기 제 2 트렌치 격리 구역의 폭은 상기 제 1 트렌치 격리 구역의 폭의 2배보다 넓은, 집적 회로 구조.
  35. 제34항에 있어서, 상기 제 1 트렌치 격리 구역의 폭은 20 ㎚ 내지 150 ㎚ 의 범위이며, 상기 제 2 트렌치 격리 구역의 폭은 2 ㎛ 내지 10 ㎛ 의 범위인, 집적 회로 구조.
  36. 제35항에 있어서, 상기 제 2 트렌치 격리 구역의 폭은 2 ㎛ 내지 4㎛의 범위인, 집적 회로 구조.
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