KR20040029825A - 소자분리막 패턴의 형성 방법 - Google Patents

소자분리막 패턴의 형성 방법 Download PDF

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KR20040029825A
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김봉석
유동희
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삼성전자주식회사
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Abstract

소자분리막 패턴의 형성 방법을 제공한다. 이 방법은 칩 영역 및 스크라이브 라인 영역을 구비하는 반도체기판 상에 트렌치 마스크 패턴을 형성한 후, 트렌치 마스크 패턴을 식각 마스크로 사용하여 반도체기판을 식각하는 단계를 포함한다. 이에 따라, 칩영역에서는 좁은 활성영역부 및 넓은 활성영역부를 정의하고, 스크라이브 라인에서는 정렬 키를 정의하는 트렌치가 형성된다. 이후, 트렌치를 채우는 소자분리막을 형성한 후, 이를 패터닝하여 넓은 활성영역부에서는 트렌치 마스크 패턴 상의 소자분리막을 제거하고, 정렬마크 주변에서는 트렌치를 채우는 소자분리막이 식각한다. 이에 따라, 공정 단계의 추가없이, 디슁 현상 및 트렌치 마스크 패턴의 잔존하는 문제를 해결할 수 있다.

Description

소자분리막 패턴의 형성 방법{Method Of Forming Device Isolating Pattern}
본 발명은 반도체 장치의 형성 방법에 관한 것으로서, 특히 반도체장치의 제조 공정의 단순화에 기여할 수 있는 소자분리막 패턴 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 반도체 장치의 소자들을 전기적으로 분리하기 위한 소자분리막 형성 공정에는 트렌치 소자분리 기술이 주로 사용되고 있다. 상기 트렌치 소자분리 기술은 반도체 기판을 식각하여 트렌치를 형성한 후 상기 트렌치를 절연막으로 채우는 단계를 포함한다.
한편, 상기 소자분리막은 칩(chip) 영역과 스크라이브 라인(scribe line)영역을 정의하는, 영역 구분의 기능도 아울러 갖는다. 또한, 상기 트렌치는 반도체 장치의 제조 공정에 사용되는 물질막 패턴들을 평면적으로 정확한 위치에 형성하기 위한 정렬 키(align key)를 정의하는 역할을 한다. 상기 정렬 키는 상기 물질막 패턴 형성을 위한 사진 공정들 사이의 정렬 작업을 위한 구조로서, 상기 스크라이브 라인에 통상적으로 배치된다.
도 1 및 도 2는 각각 종래 기술에 따른 소자분리막 패턴 및 정렬 키의 형성 방법을 설명하기 위한 공정 단면도이다.
도 1 및 도 2를 참조하면, 칩 영역(도 1 참조) 및 스크라이브 라인 영역(도 2 참조)을 구비하는 반도체기판(10) 상에 트렌치 마스크 패턴(20)을 형성한다. 상기 트렌치 마스크 패턴(20)을 식각 마스크로 사용하는 이방성 식각 공정을 실시하여, 활성영역을 한정하는 트렌치(15)를 형성한다. 이때, 상기 트렌치(15)는 상기 스크라이브 라인 영역에서 정렬 키(50)를 정의한다.
상기 트렌치(15)가 형성된 반도체기판의 전면에 실리콘 산화막을 형성한다. 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 사용하여 상기 트렌치 마스크 패턴(20)의 상부면이 노출될 때까지 상기 실리콘 산화막을 식각한다. 이에 따라, 상기 실리콘 산화막은 식각되어, 상기 트렌치(15)를 채우는 소자분리막(30)을 형성한다.
그런데, 상기 화학 기계적 연마 공정은 식각하는 활성영역의 면적에 따라 식각 속도에서 차이가 있다. 예를 들면, 활성영역의 면적이 넓은 곳(II)에 비해 좁은 곳(I)에서의 식각 속도가 빠르다. 그 결과, 좁은 활성영역(I)에서는 상기 트렌치마스크 패턴(20)이 제거되어 상기 활성영역이 노출되는 디슁(dishing) 현상이 발생할 수 있다. 이에 더하여, 넓은 활성영역(II)에서는 상기 트렌치 마스크 패턴(20) 상의 실리콘 산화막이 제거되지 않고 잔존하는 문제가 발생할 수 있다. 이러한 실리콘 산화막의 잔존 문제는 후속 트렌치 마스크 패턴의 제거 공정에서 상기 트렌치 마스크 패턴(20)이 잔존하는 언스트립(unstrip)의 문제를 유발한다. 상기 언스트립의 문제와 상기 디슁 현상은 동시에 나타날 수 있기 때문에, 상기 언스트립의 문제를 해결하기 위해 과도 식각의 방법을 수행하는 것은 상기 디슁 현상을 더 심화시키는 결과를 초래한다. 이는 반대의 경우에도 동일하다.
이에 따라, 위 두가지 문제를 동시에 해결하기 위한 방법으로 상기 넓은 활성영역(II)에서 상기 실리콘 산화막을 미리 제거하는 사전 패터닝 공정을 더 실시하는 방법이 제안되고 있다. 하지만, 이처럼 패터닝 공정을 더 실시하는 것은 비용이 많이 드는 사진 공정을 추가하는 것이 필요하기 때문에, 반도체 제조 비용 절감을 위해 바람직하지 않다.
한편, 패턴의 높이 차이(h1)에서 발생하는 광학적 차이를 이용하는 사진 공정의 정렬(alignment) 단계를 위해, 상기 정렬 키(50) 주변의 소자분리막(30)은 리세스되는 것이 바람직하다. 이를 위해, 상기 정렬 키(50) 및 그 주변의 소자분리막(30)을 노출시키는 개구부를 갖는 포토레지스트 패턴(도시하지 않음)을 형성하는 별도의 사진 공정이 필요하다. 통상적인 경우, 상기 별도의 사진 공정은 상기 트렌치 마스크 패턴(20)을 제거한 후 상기 정렬 키(50) 주변의 소자분리막을리세스하기 위해 실시된다. 상술한 것처럼, 반도체 제조 비용의 절감을 위해서는 사진 공정의 단계 수를 최소화하는 것이 요구된다는 점에서, 이러한 별도의 사진 공정 역시 최소화되는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 최소의 비용으로 반도체 장치의 소자분리막을 형성하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 활성영역의 면적에 관계없이 평탄화된 상부면을 갖는 소자분리막 패턴을 형성하는 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 소자분리막 패턴의 형성 방법을 설명하기 위한 공정 단면도이다.
도 2는 종래 기술에 따른 정렬 키의 형성 방법을 설명하기 위한 공정단면도이다.
도 3 내지 도 9는 본 발명의 바람직한 실시예에 따른 소자분리막 패턴의 형성 방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 정렬 키 형성을 위한 사진 공정 단계를 넓은 활성영역 상의 실리콘 산화막 제거 공정에 이용하는 소자분리막 패턴의 형성 방법을 제공한다. 이 방법은 칩 영역 및 스크라이브 라인 영역을 구비하는 반도체기판 상에 트렌치 마스크 패턴을 형성한 후, 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각하는 단계를 포함한다. 이에 따라, 상기 칩영역에서는 좁은 활성영역부 및 넓은 활성영역부를 정의하고, 상기 스크라이브 라인에서는 정렬 키를 정의하는 트렌치가 형성된다. 이후, 상기 트렌치를 채우는 소자분리막을 형성한 후, 상기 넓은 활성영역부에서는 상기 트렌치 마스크 패턴 상의 소자분리막이 제거되고, 상기 정렬마크 주변에서는 상기 트렌치를 채우는 소자분리막이 식각되도록 상기 소자분리막을 패터닝한다.
이때, 상기 넓은 활성영역부는 폭 또는 너비가 적어도 1 내지 5㎛인 활성영역을 지칭한다. 또한, 상기 트렌치 마스크 패턴은 실리콘 질화막을 포함하는 물질막으로 형성하고, 상기 소자분리막은 실리콘 산화막으로 형성하는 것이 바람직하다.
한편, 상기 소자분리막을 패터닝하기 전에, 상기 소자분리막의 상부면을 평탄화시키는 제 1 평탄화 식각 공정을 더 실시하는 것이 바람직하다. 이때, 상기 평탄화된 소자분리막의 상부면은 상기 트렌치 마스크 패턴의 상부면보다 높도록, 상기 제 1 평탄화 식각 공정을 실시한다. 이를 위해, 상기 제 1 평탄화 식각 공정은 실리카를 슬러리로 사용하는 화학 기계적 연마 공정인 것이 바람직하다.
상기 소자분리막을 패터닝하는 단계는 상기 트렌치 마스크 패턴 및 상기 반도체기판에 대해 식각 선택성을 갖는 실리콘 산화막 식각 레서피를 사용하여 실시한다.
한편, 상기 소자분리막을 패터닝한 후, 상기 패터닝된 소자분리막의 상부면을 평탄화시키는 제 2 평탄화 식각 공정을 더 실시하는 것이 바람직하다. 이때, 상기 제 2 평탄화 식각 공정은 상기 트렌치 마스크 패턴이 노출될 때까지 실시하며, 세리아를 슬러리로 사용하는 화학 기계적 연마 공정인 것이 바람직하다. 또한, 상기 제 2 평탄화 식각 공정을 실시한 후, 상기 노출된 트렌치 마스크 패턴을 제거하는 단계를 더 실시하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 9는 본 발명의 바람직한 실시예에 따른 소자분리막 패턴의 형성 방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 칩 영역(I) 및 스크라이브 라인 영역(II)을 구비하는 반도체기판(100) 상에, 활성영역을 정의하기 위한 트렌치 마스크 패턴들(110)을 형성한다. 상기 트렌치 마스크 패턴들(110)은 차례로 적층된 하부 절연막(112) 및 상부 절연막(114)으로 형성하는 것이 바람직하다. 상기 트렌치 마스크 패턴들(110) 아래의 반도체기판(100)은 후속 트렌치 형성 공정을 통해 활성영역이 된다. 또한, 상기 스크라이브 라인 영역(II)에서는 상기 트렌치 마스크 패턴(110)들은 사진 공정을 위한 정렬 키(align key)를 정의한다.
상기 상부 절연막(114)은 후속 트렌치 형성을 위한 이방성 식각 공정에서 식각 마스크로 사용되도록, 밀도가 높으면서 실리콘에 대해 식각 선택성을 갖는 물질로 형성한다. 이를 위해, 상기 상부 절연막(114)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 상부 절연막(114)을 실리콘 질화막으로 형성할 경우, 상기 상부 절연막(114)은 상기 반도체기판(100)에 스트레스를 유발할 수 있다. 이러한 스트레스를 예방하는 것이 상기 하부 절연막(112)의 역할들 중의 하나이다. 이를 위해, 상기 하부 절연막(112)은 실리콘 산화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 트렌치 마스크 패턴들(110)을 식각 마스크로 사용하여 상기 노출된 반도체기판(100)을 이방성 식각한다. 이에 따라, 상기 트렌치 마스크 패턴들(110) 사이의 반도체기판(100)에는 상기 활성영역을 한정하는 트렌치(105)가 형성된다. 상기 트렌치(105)는 도시한 것처럼, 상기 스크라이브 라인 영역(II)에서 정렬 키(400)를 한정하는 기능도 갖는다.
상기 활성영역들은 좁은 활성영역부(200) 또는 넓은 활성영역부(300)일 수 있다. 통상적으로, 상기 좁은 활성영역부(200)는 셀 어레이 영역(cell-array region)에 배치되며, 상기 넓은 활성영역부(300)는 주변 회로 영역(peripheral region)의 일부에 배치된다. 상기 넓은 활성영역부(300)는 폭 또는 너비가 1 내지 5㎛ 이상인 활성영역으로 선택될 수 있지만, 이러한 선택은 공정 조건들 및 기술 수준에 의해 결정될 수 있다. 즉, 상기 활성영역을 후속 공정에서 노출되는 것이 필요한 넓은 영역과 그렇지 않은 좁은 영역으로 구분해서 공정을 진행하는 것이 필요하지만, 이러한 구분의 기준은 임의적이다.
도 5를 참조하면, 상기 트렌치(105)가 형성된 반도체기판의 전면에 소자분리막(120)을 형성한다. 상기 소자분리막(120)은 화학 기상 증착(chemical vapor deposition, CVD) 공정을 통해 형성한 실리콘 산화막인 것이 바람직하다.
또한, 상기 소자분리막(120)을 형성하기 전에, 상기 트렌치(105)의 내벽에 열산화막(도시하지 않음)을 더 형성할 수도 있다. 상기 열산화막은 상기 트렌치(105) 형성을 위한 상기 이방성 식각 공정에서 발생할 수도 있는 식각 손상을 치유하기 위해 형성한다. 이를 위해, 상기 열산화막은 열공정을 통해 형성되는 실리콘 산화막인 것이 바람직하다. 이에 더하여, 상기 열산화막이 형성된 반도체기판의 전면에 라이너막(도시하지 않음)을 더 형성할 수도 있다. 상기 라이너막은 후속 공정인 상기 소자분리막(120) 형성 공정에서 산소, 탄소 및 기타 불순물들이 상기 반도체기판(100)으로 침투하는 것을 예방하기 위한 물질막이다. 이를 위해, 상기 라이너막은 확산 방지 특성이 우수한 실리콘 질화막으로 형성하는 것이 바람직하다.
또한, 상기 소자분리막(120)은 다단계 공정을 통해 다층 구조로 형성할 수도 있다. 즉, 매립 특성이 우수한 SOG막 또는 다결정 실리콘을 상기 트렌치(105)의 하부에 형성한 후, 그 결과물 상에 절연 특성이 우수한 HDP 산화막 등을 형성하는 방법이 적용될 수도 있다.
도 6을 참조하면, 상기 소자분리막(120)의 상부면을 평탄화하는 제 1 평탄화 식각 공정을 실시한다. 상기 제 1 평탄화 식각 공정은 실리카(silica)를 슬러리(slurry)로 사용하여 실시하는 것이 바람직하다.
상기 실리카를 슬러리로 사용하는 상기 제 1 평탄화 식각 공정은 빠른 식각 속도로 진행할 수 있지만, 상기 트렌치 마스크 패턴(110)에 대한 식각 선택성이 떨어지는 문제점을 갖는다. 따라서, 상기 제 1 평탄화 식각 공정은 상기 활성영역 상에 상기 소자분리막(120)이 소정의 두께로 잔존하도록 실시하는 것이 바람직하다. 그렇지 않을 경우, 종래 기술에서 설명한 디슁 현상이 심화되어, 상기 좁은 활성영역부(200)가 과도하게 식각될 수 있다. 바람직하게는 상기 제 1 평탄화 식각 공정후, 잔존하는 상기 소자분리막(120a)은 1000 내지 2000Å의 두께인 것이 바람직하다.
도 7을 참조하면, 상기 평탄화된 소자분리막(120a) 상에, 상기 칩 영역(I)에서 상기 넓은 활성영역부(300) 상에 배치된 상기 평탄화된 소자분리막(120a)을 노출시키는 개구부(135)를 갖는 포토레지스트 패턴(130)을 형성한다. 이때, 상기 개구부(135)는 상기 스크라이브 라인 영역(II)에서는 상기 정렬 키(400) 상부에 배치된 상기 평탄화된 소자분리막(120a)을 노출시킨다. 이때, 상기 개구부(135)는 상기 정렬 키(400)의 면적보다 넓은 영역으로, 상기 정렬 키(400) 주변의 트렌치(105) 상부도 노출시킨다.
상기 포토레지스트 패턴(130)을 식각 마스크로 사용하여, 노출된 상기 평탄화된 소자분리막(120a)을 식각하여 패터닝된 소자분리막(120b)를 형성한다. 상기 패터닝된 소자분리막(120b) 형성을 위한 식각 공정은 상기 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 실리콘 산화막의 식각 레서피를 사용하여 실시하는 것이 바람직하다. 또한, 상기 식각 공정은 과도식각의 방법으로 실시한다. 이에 따라, 상기 식각 공정동안 노출되는 상기 평탄화된 소자분리막(120a)의 상부면은 낮아진다.
상기 식각 공정동안 상기 평탄화된 소자분리막(120a)이 노출되는 영역은 상기 개구부(135)가 형성되는 상기 넓은 활성영역부(300)의 상부 및 상기 정렬 키(400) 주변이다. 이때, 상기 넓은 활성영역부(300)는 상기 트렌치 마스크 패턴(110)에 의해 과도식각으로부터 보호된다. 하지만, 상기 정렬 키(400) 주변의상기 트렌치(105)를 채우는 상기 평탄화된 소자분리막(120a)은 상기 정렬 키(400)의 상부면보다 낮아진다. 이렇게 형성된 높이의 차이는 후속 사진 공정에서, 광학적 차이를 이용하는 정렬 단계를 위해 요구되는 구조이다. 한편, 상기 패터닝된 소자분리막(120b)은 상기 정렬 키(400) 주변 트렌치(105)의 바닥면을 노출시킬 수도 있다.
도 8을 참조하면, 상기 포토레지스트 패턴(130)을 제거하여, 상기 패터닝된 소자분리막(120b)을 노출시킨다. 이후, 상기 트렌치 마스크 패턴(110)의 상부면이 노출될 때까지, 노출된 상기 패터닝된 소자분리막(120b)의 상부면을 평탄화시키는 제 2 평탄화 식각 공정을 실시하여 소자분리막 패턴(125)을 형성한다.
상기 제 2 평탄화 식각 공정은 세리아(ceria)를 슬러리로 사용하는 화학 기계적 연마 공정인 것이 바람직하다. 상기 세리아를 슬러리로 사용하는 화학 기계적 연마 공정은 상기 실리콘 질화막에 대해 식각 선택성을 갖는다. 이에 따라, 상기 소자분리막 패턴들(125)은 상기 트렌치(105) 및 상기 트렌치 마스크 패턴(110) 사이의 갭영역들을 각각 채우면서, 그 각각은 분리된다.
도 9를 참조하면, 상기 노출된 트렌치 마스크 패턴(110)을 제거한다. 즉, 상기 상부 절연막(114) 및 상기 하부 절연막(112)을 차례로 제거하여, 상기 활성영역들(200, 300) 및 상기 정렬 키(400)를 노출시킨다.
상기 상부 절연막(114)을 제거하는 단계는 상기 하부 절연막(112) 및 상기 소자분리막 패턴(125)에 대해 식각 선택성을 갖는 실리콘 질화막 식각 레서피인 것이 바람직하다. 이를 위해, 상기 상부 절연막(114)을 제거하기 위한 상기 식각 공정은 인산을 식각액으로 사용하는 것이 바람직하다. 이후, 상기 하부 절연막(112)은 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 상기 하부 및 상부 절연막(112, 114)를 제거하기 위한 상기 식각 공정들에서 상기 소자분리막 패턴(125)의 모서리는 라운딩될 수도 있다.
본 발명에 따르면, 화학 기계적 연마 단계를 포함하는 트렌치 소자분리막 형성 공정에서, 넓은 면적을 갖는 활성영역을 선택적으로 개방하는 사진 공정을 실시한다. 이에 따라, 디슁 현상 및 트렌치 마스크 패턴이 잔존하는 문제를 동시에 해결할 수 있다. 또한, 소정영역을 선택적으로 개방하는 상술한 사진 공정은 정렬 키를 형성하기 위해 스크라이브 라인 영역의 소정영역을 노출시키는 사진 공정을 이용하여 실시한다. 이에 따라, 반도체 장치의 제조 공정 단계를 최소화할 수 있다. 그 결과, 우수한 특성을 갖는 반도체 장치를 저렴한 비용으로 제조할 수 있다.

Claims (10)

  1. 칩 영역 및 스크라이브 라인 영역을 포함하는 반도체장치의 소자분리막 형성 방법에 있어서,
    반도체기판 상에 트렌치 마스크 패턴을 형성하는 단계;
    상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 상기 칩영역에서 좁은 활성영역부 및 넓은 활성영역부를, 상기 스크라이브 라인에서 정렬 키를 각각 정의하는 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 소자분리막을 형성하는 단계; 및
    상기 소자분리막을 패터닝하여, 상기 넓은 활성영역부에서 상기 트렌치 마스크 패턴 상의 소자분리막을 제거하고, 상기 정렬 키 주변에서 상기 트렌치를 채우는 소자분리막을 식각하는 단계를 포함하는 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴은 실리콘 질화막을 포함하는 물질막으로 형성하는 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  3. 제 1 항에 있어서,
    상기 넓은 활성영역부는 폭 또는 너비가 적어도 1 내지 5㎛인 활성영역인 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  4. 제 1 항에 있어서,
    상기 소자분리막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  5. 제 1 항에 있어서,
    상기 소자분리막을 패터닝하기 전에, 상기 소자분리막의 상부면을 평탄화시키는 제 1 평탄화 식각 공정을 더 실시하되, 상기 평탄화된 소자분리막의 상부면은 상기 트렌치 마스크 패턴의 상부면보다 높은 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 1 평탄화 식각 공정은 실리카를 슬러리로 사용하는 화학 기계적 연마 공정인 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  7. 제 1 항에 있어서,
    상기 소자분리막을 패터닝하는 단계는 상기 트렌치 마스크 패턴 및 상기 반도체기판에 대해 식각 선택성을 갖는 실리콘 산화막 식각 레서피를 사용하는 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  8. 제 1 항에 있어서,
    상기 소자분리막을 패터닝한 후, 상기 트렌치 마스크 패턴이 노출될 때까지 상기 패터닝된 소자분리막의 상부면을 평탄화시키는 제 2 평탄화 식각 공정을 더 실시하는 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 2 평탄화 식각 공정은 세리아를 슬러리로 사용하는 화학 기계적 연마 공정인 것을 특징으로 하는 소자분리막 패턴의 형성 방법.
  10. 제 8 항에 있어서,
    상기 제 2 평탄화 식각 공정을 실시한 후, 상기 노출된 트렌치 마스크 패턴을 제거하는 단계를 더 실시하는 소자분리막 패턴의 형성 방법.
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