JP5935314B2 - 半導体装置の製造方法 - Google Patents
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Description
前記素子搭載基板の各パッケージエリアのそれぞれに半導体チップを実装する実装工程と、
前記半導体チップを封止材で同時にモールドするモールド工程と、
前記ダイシング領域に沿ってダイシングを行い、モールドされた各々の半導体チップを個片化する個片化工程と、
を含み、
前記素子搭載基板は、繊維基材に樹脂が含浸してなる繊維基材層と、該繊維基材層の素子搭載面側に形成された第1樹脂層と、該繊維基材層の他方の面側に形成された第2樹脂層と、からなるコア材を含み、
前記素子搭載基板は、前記コア材単体により構成された基板であるか、または、前記コア材に他の樹脂層が積層された基板であり、
第1樹脂層の厚みが、第2樹脂層の厚みよりも大きく、
温度可変レーザー三次元測定機を用いて、常温におけるパッケージエリアに対し、素子搭載面とは反対側の面にレーザーを当てて測定を行った際の、レーザーヘッドからの距離が最も遠い最遠点とレーザーヘッドからの距離が最も近い最近点との差を下記に示すとおりパッケージ反り量と定義し、
前記準備工程における、各パッケージエリアのパッケージ反り量の平均値をpとし、
前記実装工程における、各パッケージエリアのパッケージ反り量の平均値をqとし、
前記モールド工程における、各パッケージエリアのパッケージ反り量の平均値をrとしたとき、
0<p、0>q、|r|<|p|、|r|<|q|
を満たす、半導体装置の製造方法が提供される。
(定義:素子搭載基板において、素子搭載面の縁部が素子搭載面の中心位置より上方に位置している場合、パッケージ反り量は正値となる。また、素子搭載面の縁部が素子搭載面の中心位置より下方に位置している場合、パッケージ反り量は負値となる。)
図1(a)に示すように、本工程では、まず、非対称のコア構造を有するプリプレグ107を準備する。プリプレグ107を、たとえば、加熱加圧成形することにより、図1(b)に示す素子搭載基板108が得られる。
図1(b)に示す素子搭載基板108は、その端部が中心部よりも素子搭載面110側に反るものである(以下、スマイル型の反りと呼称する)。素子搭載基板108にスマイル型の反りが生じるのは、繊維基材層102が素子搭載面110とは反対側に偏在していることによる。すなわち、素子搭載面110側の第一樹脂層104の厚さd1が、反対面側の第二樹脂層106の厚さd2よりも厚いため、素子搭載面110側のプリプレグ107の線膨張係数が相対的に大きくなる。このため、素子搭載面110側のプリプレグ107が相対的に収縮し、図1(b)に示すようなスマイル型の反りが素子搭載基板108に発生する。
これに対して、本実施の形態では、準備工程において、素子搭載基板108にスマイル型の反りを形成させているから、実装時のクライ型の反りを低減させることが出来る。これにより、モールド工程において、前述の素子搭載基板に実装時のクライ型の反り残りを低減させることができ、より好ましくは、素子搭載基板がフラットな半導体装置を得ることが可能となる。
(準備工程)
(素子搭載基板の製造方法)
本実施形態における素子搭載基板108の製造方法について説明する。図1(a)および図1(b)は、本実施形態における素子搭載基板の製造工程を示す断面図である。
つぎに、本実施形態におけるプリプレグの製造方法について説明する。
プリプレグ107は、繊維基材に一または二以上の樹脂組成物を含浸させ、その後、半硬化させて得られる、繊維基材層と樹脂層を備えるシート状の材料である。このような構造のシート状材料は、誘電特性、高温多湿下での機械的、電気的接続信頼性などの各種特性に優れ、回路基板用の素子搭載基板の製造に適しており、好ましい。
図5は、プリプレグの製造方法を示す断面図である。ここでは、あらかじめキャリア材料5a、5bを製造し、このキャリア材料5a、5bを繊維基材11にラミネートした後、キャリアフィルムを剥離する方法について、具体的に説明する。
このような減圧下で繊維基材11とキャリア材料5a、5bとを接合する他の装置としては、例えば真空ボックス装置、真空ベクレル装置などを用いることができる。
上記の方法を用いれば、キャリア材料5aおよび5bの樹脂組成物の厚みを調節することによって、厚さ方向において繊維基材層が偏在したプリプレグを作製することができる。
乾燥機で所定の温度で加熱して、塗布された樹脂ワニス4の溶剤を揮発させると共に樹脂組成物を半硬化させてプリプレグを製造する。
ここで樹脂層の厚みとは、繊維基材層と樹脂層の界面から当該樹脂層の反対側界面までの距離であり、繊維基材層に含浸している樹脂を含まないものとする。
(繊維基材層)
本実施形態における、繊維基材層102に使用される繊維基材としては、とくに限定されないが、ガラスクロスなどのガラス繊維基材、ポリベンゾオキサゾール樹脂繊維、ポリアミド樹脂繊維、芳香族ポリアミド樹脂繊維、全芳香族ポリアミド樹脂繊維などのポリアミド系樹脂繊維、ポリエステル樹脂繊維、芳香族ポリエステル樹脂繊維、全芳香族ポリエステル樹脂繊維などのポリエステル系樹脂繊維、ポリイミド樹脂繊維、フッ素樹脂繊維などを主成分として構成される合成繊維基材、クラフト紙、コットンリンター紙、リンターとクラフトパルプの混抄紙などを主成分とする紙基材などの有機繊維基材などが挙げられる。これらの中でも、強度、吸水率の点からガラスクロスがとくに好ましい。また、ガラスクロスを用いることにより、樹脂層の熱膨張係数をさらに小さくすることができる。
また、繊維基材に含浸させる樹脂組成物としては、とくに限定されないが、低線膨張率および高弾性率を有し、熱衝撃性の信頼性に優れたものであることが好ましい。
また、樹脂組成物のガラス転移温度は、好ましくは160℃以上270℃以下であり、さらに好ましくは180℃以上240℃以下である。このようなガラス転移温度を有する樹脂組成物を用いることにより、鉛フリー半田リフロー耐熱性がさらに向上するという効果が得られる。
これらの中の1種類を単独で用いてもよいし、異なる重量平均分子量を有する2種類以上を併用してもよく、1種類または2種類以上と、それらのプレポリマーを併用してもよい。
シアネート樹脂などのMwは、例えば、GPC(ゲルパーミエーションクロマトグラフィー、標準物質:ポリスチレン換算)で測定することができる。
この平均粒子径は、例えば粒度分布計(HORIBA製、LA−500)により測定することができる。
また、下記一般式(X)で表されるビスフェノールアセトフェノン構造を有するフェノキシ樹脂を用いるのも好ましい。
また、加圧する圧力は、とくに限定されないが、例えば、0.2MPa以上5MPa以下が好ましく、2MPa以上4MPa以下がより好ましい。
つづいて、金属箔付き素子搭載基板について説明する。
本実施形態に係る素子搭載基板108は、図示されていないが、少なくとも片面に金属箔が形成された、金属箔付き素子搭載基板としてもよい。たとえば、素子搭載面110面側に金属泊を形成することができる。
金属箔の厚みは、好ましくは1μm以上18μm以下である。さらに好ましくは2μm以上12μm以下である。金属箔の厚みが上記範囲内であると、微細パターンが形成可能であり、素子搭載基板を薄型化できる。
つづいて、金属箔付き素子搭載基板108に配線層を形成する工程を説明する。たとえば、金属箔付き素子搭載基板108に、層間接続用のスルーホールを形成する。次いで、サブトラクティブ工法、セミアディティブ工法などを施して、配線層を作製する。なお、本図では、スルーホールおよび配線層は図示していない。
なお、回路層上に、ビルドアップ層およびソルダーレジスト層が形成されてもよい。
次に、本実施の形態の実装工程について説明する。
図3は、実装工程の工程上面図である。図2(a)は、図3のA−A'断面図である。
図3に示すように、素子搭載基板108の素子搭載面110に、複数の半導体チップ116を配置する。素子搭載面110には、ダイシング領域112で区画されたパッケージエリア114が形成されている。パッケージエリア114は、所定間隔を空けて配置されている。1つのパッケージエリア114に1個の半導体チップ116が形成されてもよいし、複数個形成されてもよい。本実施の形態では、1つのパッケージエリア114に1個の半導体チップ116が配置される例を説明する。半導体チップ116の外縁は、パッケージエリア114の外縁と対応する。
まず、接着剤で半導体チップ116を素子搭載基板108に仮固定した後、これらを加熱圧着する。本実施の形態において、接着剤は、液状でもシート状でもよい。接着剤はフラックス活性剤を有していてもよい。
次いで、半導体チップ116および素子搭載基板108からなる積層体を、半田バンプ118の融点以上の温度で加熱することにより、半導体チップ116と素子搭載基板108を半田接合する。これにより、半導体チップ116と素子搭載基板108が、互いに接続されることとなる。
続いて、本実施の形態のモールド工程について説明する。
図2(b)に示すように、素子搭載基板108上の半導体チップ116を封止材で同時にモールドする。半導体チップ116の全体はモールド樹脂層120で覆われる。これにより、半導体パッケージが形成されることになる。半導体パッケージにおいて、半導体チップ116同士の間隙はモールド樹脂層120で埋設されている。
(1)チップ高さ(厚みH1)が、好ましくは50μm以上100μm以下であり、より好ましくは60μm以上90μm以下である。
(2)封止材の厚みH2が、好ましくは100μm以上500μm以下であり、より好ましくは150μm以上300μm以下である。
(3)素子搭載基板の厚みH3が、好ましくは50μm以上300μm以下であり、より好ましくは100μm以上200μm以下である。
なお、厚みH1から厚みH3は、たとえば、平均厚みでよい。
半導体パッケージの寸法が上記条件(1)〜(3)のすべてを満たすことにより、薄層の半導体パッケージにおいて、反りを低減することが可能となる。つまり、素子搭載基板108やモールド樹脂層120が薄層となると、半導体パッケージに、実装時の反り残りが生じやすくなる。これに対して、本実施の形態では、このような薄層の半導体パッケージにおいても、実装時の反り残りを低減することが可能となる。
すなわち、各工程のパッケージ反り量の平均値は、
0<p、0>q、|r|<|p|、|r|<|q|を満たすことが好ましい。
ただし、温度可変レーザー三次元測定機(LS200−MT100MT50:株式会社ティーテック社製)を用いて、常温におけるパッケージエリアに対し、半導体素子搭載面とは反対側の面にレーザーを当てて測定を行った際の、レーザーヘッドからの距離が最も遠い最遠点とレーザーヘッドからの距離が最も近い最近点との差をパッケージ反り量と定義する。
また、前記準備工程における、各パッケージエリアのパッケージ反り量の平均値をpとし、
前記実装工程における、各パッケージエリアのパッケージ反り量の平均値をqとし、
前記モールド工程における、各パッケージエリアのパッケージ反り量の平均値をrとする。
平均値pおよびqが上記条件を満たすことにより、半導体パッケージにおいて、実装時の反り残りを充分に低減することが可能となる。
前記封止材の常温における熱膨張係数は、9ppm/℃以上、50ppm/℃以下であることが好ましい。また、前記封止材の成形収縮率は、0.05%〜0.8%であることが好ましく、さらに0.2%〜0.75%であることが好ましい。これにより、常温における半導体パッケージの反りをより低減させることができる。
前記封止材は、例えば、エポキシ樹脂として、ビフェニル型エポキシ樹脂(ジャパンエポキシレジン社製、「型番:YX−4000」、融点:105℃、エポキシ当量:190)、硬化剤として、ビフェニレン骨格を有するフェノールアラルキル樹脂(明和化成社製、「型番:MEH−7851SS」、軟化点:65℃、水酸基当量:203)、またフェノールノボラック樹脂(住友ベークライト社製、PR51470、軟化点:110℃、水酸基当量:104)、無機充填材として、球状溶融シリカ(平均粒径:12.5μm)を配合し、3本ロールを用いて混練/脱泡した後、表面温度が95℃と25℃の2軸ロールを用いて20回混練し、得られた混練物シートを冷却後粉砕することにより得ることができる。
続いて、図4(a)に示すように、素子搭載基板108の反対面側に半田バンプ128を形成する。この後、図4(b)示すように、ダイシングソー130などで、半導体チップ116を個片化する。たとえば、図3に示すダイシング領域112に沿って、ダイシングを行い、モールドされた各々の半導体チップ116を個片化する。これにより、半導体装置100を得ることができる。
なお、半導体装置100をマザーボードなどに実装して、電子装置を得ることができる。
エポキシ樹脂としてビフェニルアラルキル型ノボラックエポキシ樹脂(日本化薬社製、NC−3000)11.0重量部、硬化剤としてビフェニルジメチレン型フェノール樹脂(日本化薬株式会社製、GPH−103)8.8重量部、ノボラック型シアネート樹脂(ロンザジャパン株式会社製、プリマセットPT−30)20.0重量部、をメチルエチルケトンに溶解、分散させた。さらに、無機充填材として球状溶融シリカ(アドマテックス社製、「SO−25R」、平均粒径0.5μm)60.0重量部とカップリング剤(モメンティブ・パフォーマンス・マテリアルズ・ジャパン社製、A−187)0.2重量部を添加した。これを、高速攪拌装置を用いて30分間攪拌して、不揮発分50重量%となるように調整し、熱硬化性樹脂組成物のワニス(樹脂ワニス)を調製した。
(実施例1)
前記樹脂ワニスをPETフィルム(ポリエチレンテレフタレート、帝人デュポンフィルム株式会社製ピューレックスフィルム、厚さ36μm)上に、ダイコーター装置を用いて乾燥後の樹脂層の厚さが22.0μmとなるように塗工した。これを160℃の乾燥装置で5分間乾燥して、第1樹脂層用のPETフィルム付き樹脂シートを得た。
また、前記樹脂ワニスをPETフィルム上に、乾燥後の樹脂層の厚さが15.0μmになるように、上記と同様に塗工した。これを160℃の乾燥機で5分間乾燥して、第2樹脂層用のPETフィルム付き樹脂シートを得た。
なお、d1およびd2は、例えば次のように測定される。まず、プリプレグの両面に12μmの銅箔(三井金属鉱業株式会社製3EC−VLP箔)を重ね合わせ、220℃、3MPaで2時間加熱加圧成形することにより、金属張積層板を得る。次いで、当該金属張積層板の切断面を研磨し、レーザー顕微鏡を用いて、ガラス繊維基材と樹脂表面までを測長する。このときの最短距離がd1またはd2となる。
実施例2では、樹脂厚35.0μmの第1樹脂層用のPETフィルム付き樹脂シート、樹脂厚25.0μmの第2樹脂層用のPETフィルム付き樹脂シート、およびガラス繊維基材(厚さ80μm、ユニチカグラスファイバー株式会社製、E09B 04 53SK、IPC規格2319)を準備した。これらを使用して、第1樹脂層の厚み(d1)が15μm、繊維基材層の厚みが80μm、第2樹脂層の厚み(d2)が5μmで、総厚100μmであり、d1/d2が3であるプリプレグ(2)を得た。
実施例3では、樹脂厚32.0μmの第1樹脂層用のPETフィルム付き樹脂シート、樹脂厚28.0μmの第2樹脂層用のPETフィルム付き樹脂シート、およびガラス繊維基材(厚さ80μm)を準備した。これらを使用して、第1樹脂層の厚み(d1)が12μm、繊維基材層の厚みが80μm、第2樹脂層の厚み(d2)が8μmで、総厚100μmであり、d1/d2が1.5であるプリプレグ(3)を得た。
実施例4および実施例5では、樹脂厚16.0μmの第1樹脂層用のPETフィルム付き樹脂シート、樹脂厚10.0μmの第2樹脂層用のPETフィルム付き樹脂シート、およびガラス繊維基材(厚さ28μm)を準備した。これらを使用して、第1樹脂層の厚み(d1)が9μm、繊維基材層の厚みが28μm、第2樹脂層の厚み(d2)が3μmで、総厚40μmであり、d1/d2が3であるプリプレグ(4)を得た。
比較例1では、前記樹脂ワニスをガラス繊維基材(厚さ46μm、日東紡績製、WEA−1280、IPC規格1280)に含浸し、150℃の加熱炉で2分間乾燥して、プリプレグ(5)を得た。このとき、繊維基材層の厚みが46μmであり、当該繊維基材層の両面には同じ厚さ(7μm)の樹脂層が設けられ、総厚みは60μmであった。
比較例2では、前記樹脂ワニスをガラス繊維基材(厚さ80μm、ユニチカグラスファイバー株式会社製、E09B 04 53SK、IPC規格2319)に含浸し、150℃の加熱炉で2分間乾燥して、プリプレグ(6)を得た。このとき、繊維基材層の厚みが80μmであり、当該繊維基材層の両面には同じ厚さ(10μm)の樹脂層が設けられ、総厚みは100μmであった。
(実施例1)
プリプレグ(1)の両面に12μmの銅箔(三井金属鉱業株式会社製3EC−VLP箔)を重ね合わせ、220℃、3MPaで2時間加熱加圧成形することにより、金属張積層板を得た。得られた金属張積層板のコア層(絶縁性基板からなる部分)の厚みは、0.06mmであった。
プリプレグ(2)の両面に12μmの銅箔を重ね合わせ、実施例1と同様に加熱加圧成形した。
プリプレグ(3)の両面に12μmの銅箔を重ね合わせ、実施例1と同様に加熱加圧成形した。
プリプレグ(4)を2枚積層したものの両面に12μmの銅箔を重ね合わせ、実施例1と同様に加熱加圧成形した。
プリプレグ(4)を3枚積層したものの両面に12μmの銅箔を重ね合わせ、実施例1と同様に加熱加圧成形した。
プリプレグ(5)の両面に12μmの銅箔を重ね合わせ、実施例1と同様に加熱加圧成形した。
プリプレグ(6)の両面に12μmの銅箔を重ね合わせ、実施例1と同様に加熱加圧成形した。
得られた金属張積層板をコア基板として用い、その両面に回路パターンを形成(残銅率70%、L/S=50/50μm)して、内層回路基板を得た。次に、当該内層回路基板の表裏に、市販のプリプレグ(住友ベークライト株式会社製、6785GS−F、厚さ50μm)を重ね合わせ、更にその上下に12μmの銅箔を重ねて、圧力3MPa、温度220℃で2時間加熱加圧成形した。
このようにして得られたプリント配線板から、エッチングにより銅箔を除去した。次いで、炭酸レーザーにより、当該プリント配線板にブラインドビアホール(非貫通孔)を形成した。次に、当該プリント配線板を、60℃の膨潤液(アトテックジャパン株式会社製、スウェリングディップ セキュリガント P)に5分間浸漬し、さらに80℃の過マンガン酸カリウム水溶液(アトテックジャパン株式会社製、コンセントレート コンパクト CP)に10分間浸漬した後、中和することにより、ビア内および樹脂層表面に対し粗化処理を行った。
次に、脱脂、触媒付与、活性化の工程を経た後、約0.5μmの無電解銅めっき皮膜、およびめっきレジストを形成した。次に、無電解銅めっき皮膜を給電層として10μmのパターン電気めっき銅を形成した後、L/S=50/50μmの微細回路加工を施した。次に、熱風乾燥装置を用いて200℃で60分間アニール処理を行った後、フラッシュエッチングで給電層を除去した。これにより、4層プリント配線板を製造した。
次に、4層プリント配線板上に、ソルダーレジスト(太陽インキ製造株式会社製、PSR−4000 AUS703)を印刷した。次に、半導体素子搭載パッド等が露出するように、ソルダーレジスト層に対して、所定のマスクを用いて露光、現像、キュアを行った。このとき、回路上のソルダーレジスト層の厚さが12μmとなるように、ソルダーレジスト層を形成した。
次に、ソルダーレジスト層から露出した回路層上へ、めっき層を形成した。当該めっき層は、回路層上に設けられた無電解ニッケルめっき層3μmと、さらにその上に設けられた無電解金めっき層0.1μmと、からなる。このようにして得られた基板を切断し、半導体装置用のプリント配線板を得た。
前記半導体装置用のプリント配線板上に、半田バンプを有する半導体素子(TEGチップ、サイズ10mm×10mm、厚み100μm)を、フリップチップボンダー装置により、加熱圧着により搭載した。このとき、コア基板に用いられたプリプレグの第一樹脂層が半導体素子搭載面側になるように、半導体素子を搭載した。次に、IRリフロー炉で半田バンプを溶融して、半導体素子とプリント配線板を接合した。次に、液状封止樹脂(住友ベークライト株式会社製、CRP−4160A3)を充填し、当該液状封止樹脂を硬化させた。尚、液状封止樹脂は、温度150℃、120分の条件で硬化させた。また、前記半導体素子の半田バンプは、Sn/Ag組成で形成されたものを用いた。
次に、エポキシ封止材(住友ベークライト株式会社製、シリカ充填量75wt%)を、コンプレッション成形機を用いてモールドした。その後、14mm×14mmサイズにダイシングすることで半導体装置を得た。
1.反り量の測定
実施例および比較例で作製した、準備工程、実装工程、およびモールド工程において、素子搭載基板の反り量を測定した。これにより、半導体装置の反り量を評価した。
実施例および比較例のそれぞれにおいて、工程ごとに6つのパッケージエリアに対し反りの測定を行い、それらの平均値を各工程における素子搭載基板の反り量として表1に記載した。
各パッケージエリアの反り量の測定は、温度可変レーザー三次元測定機(LS200−MT100MT50:株式会社ティーテック社製)を用いて、常温において行った。測定範囲は13mm×13mmの範囲で、半導体素子搭載面とは反対側のBGA面にレーザーを当てて測定を行った。このとき、レーザーヘッドからの距離が最も遠い最遠点と、レーザーヘッドからの距離が最も近い最近点との差を反り量とした。
ここで、スマイル型の反りの反り量を正値とし、クライ型の反りの反り量を負値とする。つまり、素子搭載面の縁部が素子搭載面の中心位置より上方に位置している場合、反り量は正値となる。また、素子搭載面の縁部が素子搭載面の中心位置より下方に位置している場合、反り量は負値となる。ここでは、素子搭載面側を上方とし、素子搭載面とは反対面側を下方とする。
前記実施例及び比較例で得られた半導体装置に対し、大気中で、15分間−65℃にした後、15分間−150℃にすること、又は15分間150℃にした後、15分間−65℃にすることを1サイクルとして、2000サイクル処理後の導通について評価を行った。プリント配線板から半田バンプを介して半導体素子を通りプリント配線板に戻る回路端子について導通試験を行い、断線した箇所を調べた。各符号は、以下の通りである。
◎:断線箇所が無かった。
○:断線箇所が1〜10%であった。
△:断線箇所が11〜50%であった。
×:断線箇所が51%以上であった。
また、実施例1〜5では、いずれも温度サイクル試験後において、断線箇所が無かった。一方で、比較例1および2では、いずれも温度サイクル試験後において断線箇所が発生した。
5b キャリア材料
11 繊維基材
21 プリプレグ
60 真空ラミネート装置
61 ラミネートロール
62 熱風乾燥装置
100 半導体装置
102 繊維基材層
102a 第一繊維基材層
102b 第二繊維基材層
102c 中間繊維基材層
104 第一樹脂層
106 第二樹脂層
107 プリプレグ
108 素子搭載基板
110 素子搭載面
112 ダイシング領域
114 パッケージエリア
116 半導体チップ
118 半田バンプ
120 モールド樹脂層
122 中間樹脂層
124 中間樹脂層
126 中間樹脂層
128 半田バンプ
130 ダイシングソー
Claims (8)
- ダイシング領域によって区画された複数のパッケージエリアを備える素子搭載基板を準備する準備工程と、
前記素子搭載基板の各パッケージエリアのそれぞれに半導体チップを実装する実装工程と、
前記半導体チップを封止材で同時にモールドするモールド工程と、
前記ダイシング領域に沿ってダイシングを行い、モールドされた各々の半導体チップを個片化する個片化工程と、
を含み、
前記素子搭載基板は、繊維基材に樹脂が含浸してなる繊維基材層と、該繊維基材層の素子搭載面側に形成された第1樹脂層と、該繊維基材層の他方の面側に形成された第2樹脂層と、からなるコア材を含み、
前記素子搭載基板は、前記コア材単体により構成された基板であるか、または、前記コア材に他の樹脂層が積層された基板であり、
前記第1樹脂層の厚みが、前記第2樹脂層の厚みよりも大きく、
温度可変レーザー三次元測定機を用いて、常温におけるパッケージエリアに対し、素子搭載面とは反対側の面にレーザーを当てて測定を行った際の、レーザーヘッドからの距離が最も遠い最遠点とレーザーヘッドからの距離が最も近い最近点との差を下記に示すとおりパッケージ反り量と定義し、
前記準備工程における、各パッケージエリアのパッケージ反り量の平均値をpとし、
前記実装工程における、各パッケージエリアのパッケージ反り量の平均値をqとし、
前記モールド工程における、各パッケージエリアのパッケージ反り量の平均値をrとしたとき、
0<p、0>q、|r|<|p|、|r|<|q|
を満たす、半導体装置の製造方法。
(定義:素子搭載基板において、素子搭載面の縁部が素子搭載面の中心位置より上方に位置している場合、パッケージ反り量は正値となる。また、素子搭載面の縁部が素子搭載面の中心位置より下方に位置している場合、パッケージ反り量は負値となる。) - 請求項1に記載の半導体装置の製造方法であって、
前記素子搭載基板の素子搭載面から前記繊維基材層の一方の面までの距離をd1とし、
前記素子搭載基板の素子搭載面と反対側の面から前記繊維基材層の他方の面までの距離をd2としたとき、
d1>d2である、半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法であって、
d1/d2が1.5以上である、半導体装置の製造方法。 - 請求項1から3いずれか一項に記載の半導体装置の製造方法であって、
前記半導体装置はチップサイズパッケージ構造を有する、半導体装置の製造方法。 - 請求項1から4いずれか一項に記載の半導体装置の製造方法であって、
前記封止材は、封止材全体を基準として50重量%以上の無機フィラーを含有する、半導体装置の製造方法。 - 請求項1から5いずれか一項に記載の半導体装置の製造方法であって、
前記半導体装置は、以下の外形寸法を有する半導体装置の製造方法。
(1)チップ高さが50μm以上100μm以下、
(2)封止材の厚みが100μm以上500μm以下、
(3)素子搭載基板の厚みが50μm以上300μm以下。 - 請求項1から6いずれか一項に記載の半導体装置の製造方法であって、
前記準備工程は、室温より高い温度下において、素子搭載面側と反対側に反る前記素子搭載基板を準備する工程を含む半導体装置の製造方法。 - 請求項1から7いずれか一項に記載の半導体装置の製造方法であって、
pが0より大きく、200μm以下であり、
qが−300μm以上で0より小さい、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011278300A JP5935314B2 (ja) | 2011-12-20 | 2011-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011278300A JP5935314B2 (ja) | 2011-12-20 | 2011-12-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013131532A JP2013131532A (ja) | 2013-07-04 |
JP5935314B2 true JP5935314B2 (ja) | 2016-06-15 |
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ID=48908891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011278300A Expired - Fee Related JP5935314B2 (ja) | 2011-12-20 | 2011-12-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5935314B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113497174B (zh) * | 2020-03-20 | 2023-05-23 | 东莞市中麒光电技术有限公司 | 小间距led显示屏模组及其制作方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001278954A (ja) * | 2000-03-29 | 2001-10-10 | Sumikin Chemical Co Ltd | エポキシ樹脂用硬化剤及びこれを用いた半導体封止用組成物 |
JP2003060126A (ja) * | 2001-08-17 | 2003-02-28 | Hitachi Ltd | 半導体装置の製造方法 |
JP2006287056A (ja) * | 2005-04-01 | 2006-10-19 | Ngk Spark Plug Co Ltd | 配線基板および配線基板の製造方法 |
JP4552777B2 (ja) * | 2005-07-01 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
US8455765B2 (en) * | 2007-01-29 | 2013-06-04 | Sumitomo Bakelite Company, Ltd. | Laminated body, method of manufacturing substrate, substrate, and semiconductor device |
JP5200405B2 (ja) * | 2007-04-03 | 2013-06-05 | 住友ベークライト株式会社 | 多層配線板及び半導体パッケージ |
JP5445007B2 (ja) * | 2009-10-07 | 2014-03-19 | 富士通株式会社 | 回路基板及びその製造方法 |
JP2011222943A (ja) * | 2010-03-26 | 2011-11-04 | Sumitomo Bakelite Co Ltd | 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法 |
-
2011
- 2011-12-20 JP JP2011278300A patent/JP5935314B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2013131532A (ja) | 2013-07-04 |
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