JP5914659B2 - 回路においてスナップバック事象を検知するための装置、デバイスおよび方法 - Google Patents

回路においてスナップバック事象を検知するための装置、デバイスおよび方法 Download PDF

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Description

本明細書に開示の主題は、メモリデバイスに関し、より詳細には、回路のスナップバック事象を検知するための装置、デバイス、および方法に関する。
メモリデバイスは、複数のメモリセルを備えることがある。例えば、複数のメモリセルが、アレイ構成および／または積層構成に配置され得る。メモリデバイスは、例えば、メモリセルにアクセスする際に使用され得るインタフェースも備えることがある。例えば、インタフェースは、例えば、リード操作の一部として、メモリセルのプログラム状態を判断するために、メモリセルにアクセスし得る。例えば、インタフェースは、例えば、ライト操作の一部として、メモリセル内にプログラム状態を確立するために、メモリセルにアクセスし得る。インタフェースは、例えば、メモリデバイスを使用し得る、１つ以上の他の回路デバイス（例えば、プロセッサ、送受信機など）に結合され得る。
ある例示的な場合には、メモリデバイスは、他の回路デバイスに結合され得る別個の部品（例えば、チップ、半導体ダイなど）として提供され得る。他の場合には、メモリデバイスは、１つ以上の他の回路デバイスと共に、例えば、２〜３例を挙げると、マルチチップパッケージ、１つ以上の半導体ダイ、チップ上のシステムの一部として、提供され得る。
特定の場合、メモリデバイスは、相変化メモリ（ＰＣＭ）を含み得る。特定の場合、メモリセルは、ＰＣＭ部（例えば、オボニックメモリスイッチ（ＯＭＳ）などのカルコゲニック（ｃｈａｌｃｏｇｅｎｉｃ）部など）および選択部（例えば、オボニック閾値スイッチ（ＯＴＳ）などの閾値処理部）を含み得る。かかるメモリセルは、例えば、ＰＣＭおよびスイッチ（ＰＣＭＳ）メモリセルと呼ばれることがある。
以下の図を参照して、限定されない、非包括的な実施態様が説明されるが、図中、同じ参照番号は、特段の指定のない限り、異なる図にわたり同様の部分に言及している。
一実施態様に係る、回路例を含む装置例を示す模式図である。 一実施態様に係る、図１のメモリデバイスで使用され得るメモリセルおよび検知回路を有する回路例を示す模式図である。 一実施態様に係る、例えば、図２のように、メモリセル例によって示されるスナップバック事象例を示すグラフである。 一実施態様に係る、例えば、図２のように、メモリセルおよび検知回路に関連付けられた電気信号の、あるタイムライン例を示すグラフ群である。 一実施態様に係る、例えば、図２のように、検知回路と共に使用するための制限回路の非線形特性例を示すグラフである。 一実施態様に係る、図１のメモリデバイスで使用され得る方法の図である。
本明細書を通して、「一実施態様（ｏｎｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）」、「一実施態様（ａｎ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）」、または「特定の実施態様（ｃｅｒｔａｉｎ ｉｍｐｌｅｍｅｎｔａｔｉｏｎｓ）」への言及は、説明される実施態様に関連して説明される、特定の特徴、構造、または特性が、特許請求された主題の少なくとも１つの実施態様内に含まれ得ることを意味する。従って、本明細書にわたり様々な箇所で用いられる「一実施態様例では（ｉｎ ｏｎｅ ｅｘａｍｐｌｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）」、「一実施態様例では（ｉｎ ａｎ ｅｘａｍｐｌｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）」、または「特定の実施態様例では（ｉｎ ｃｅｒｔａｉｎ ｅｘａｍｐｌｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎｓ）」という句は、必ずしも全てが同じ実施態様に言及しているわけではない。さらに、特定の特徴、構造、または特性が、１つ以上の実施態様で組み合わされてもよい。
図１は、一実施態様に係る、メモリデバイス例１１６を含む装置例１００を示す模式図である。図示のように、メモリデバイス１１６は、電子デバイス１１８の一部として、または電子デバイス１１８内で使用するために提供され得る。
電子デバイス１１８は、（例えば、ビット、データ、値、要素、記号、文字、語、数、数字などとして符号化されている）所定の形式の情報を表す１つ以上の電気信号を、例えば伝達するために、メモリデバイス１１６にアクセスし得る、任意の電子デバイスまたはその一部を表し得る。例えば、電子デバイス１１８は、メモリデバイス１１６が、その中で、例えば、インタフェース１４０を経由して、回路デバイス１５０によってアクセスされ得る、コンピュータ、通信デバイス、マシンなどを含み得る。回路デバイス１５０は、メモリデバイス１１６に結合され得る任意の回路機構を表し得る。従って、回路デバイス１５０は、２〜３例を挙げると、ある形態の処理回路（例えば、マイクロプロセッサ、マイクロコントローラなど）、ある形態の通信回路（例えば、受信機、送信機、バスインタフェースなど）、ある形態の符号化回路（例えば、アナログ／デジタル変換器、デジタル／アナログ変換器、慣性センサー、カメラ、マイクロホン、ディスプレイ装置など）、別のメモリデバイス（例えば、不揮発性メモリ、記憶媒体など）、および／またはそれらの組合せを含み得る。
ある例示的な場合、メモリデバイス１１６は、回路デバイス１５０に結合され得る別個の部品（例えば、チップ、半導体ダイなど）として提供され得る。ある他の場合には、メモリデバイス１１６は、１つ以上の他の回路デバイスと共に、例えば、２〜３例を挙げると、マルチチップパッケージ、１つ以上の半導体ダイ、および／またはチップ上のシステムの一部として提供されてもよい。
図示のように、メモリデバイス１１６は、例えば、複数のメモリセル１０２−１〜１０２−ｚを含み得る。簡潔を期するために、本説明では、「メモリセル１０２」または「複数のメモリセル１０２」という用語は、複数のメモリセル１０２−１〜１０２−ｚの１つ以上に対する総称指示として使用され得る。メモリセル１０２は、例えば、二値論理ビット（例えば、「１」または「０」）などの、所定の形式の情報を表す状態で選択的にプログラムされ得る。特定の実施態様例では、メモリセル１０２は、３つ以上の状態で選択的にプログラムされることが可能であり、その状態のうちの少なくとも１つが、２つ以上の二値論理ビットを表し得る。
この例では、メモリセル１０２−１〜１０２−ｚは、メモリセルのアレイ１１４の一部として配置される。特定の実施態様例では、メモリセルのアレイ１１４は、例えば、ビット線および／またはワード線の接続グリッドなど、パターンに従って配置され得る。特定の実施態様例では、メモリセルのアレイ１１４は、メモリセル１０２のスタック（例えば、複数の層状配置）を含み得る。特定の実施態様例では、メモリセル１０２は、インタフェース１４０を使用して、例えば、印加可能なビット線ノード（ＢＬ）１０６およびワード線（ＷＬ）ノード１０８を経由して、アクセスされ得る。
本明細書では、「ビット線」および「ワード線」という句が使用されるが、かかる特徴は、特定の電子デバイスに採用され得るような、任意の特定の「ビット」または「ワード」に限定されることを必ずしも意図しないことが理解されるべきである。従って、例えば、より一般的な意味で、「ビット線」または「ワード線」は、「列線」もしくは「行線」、あるいはその逆とも呼ばれることもある。
メモリセル１０２−１は、例えば、選択部１１０およびメモリ部１１２を含み得る。図１に示すように、限定されない例として、特定の実施態様例では、選択部１１０はＯＴＳを含み得、メモリ部１１２はＯＭＳを含み得る。従って、特定の実施態様例では、メモリセル１１４はＰＣＭＳメモリセルを含み得る。
図１に示すように、選択部１１０は、メモリ部１１２と直列に結合され得、第１のノード１２０および第２のノード１２２を含み得る。図示のように、第１のノード１２０は、例えば、ビット線（ＢＬ）ノード１０６に結合され得、そのため、「ビット線ノード」と呼ばれることがある。また、第２のノード１２２は、例えば、ワード線（ＷＬ）ノード１０８に結合され得、そのため、「ワード線ノード」と呼ばれることがある。他の実施態様例では、メモリセル１０２−１は逆に配置されてもよく、第２のノード１２２が、代わりにＢＬノード１０６に結合される場合に「ビット線ノード」であり得、また、第１のノード１２０が、代わりにＷＬノード１０８に結合される場合に「ワード線ノード」であり得る。特定の実施態様では、第１のノード１２０もしくは第２のノード１２２は、ＢＬノード１０６もしくはＷＬノード１０８に（例えば、導電要素を介して）直接結合され得るか、または（例えば、１つ以上の他の結合された回路要素を介して）間接的に結合され得ることが理解されるはずである。
インタフェース１４０は、例えば、メモリセル１０２へのアクセスを可能にする回路機構を表し得る。例えば、インタフェース１４０は、例えば、リード操作を支援して、１つ以上のメモリセルの選択的なリードを提供し得る。例えば、インタフェース１４０は、例えば、ライト操作を支援して、１つ以上のメモリセルの選択的なプログラミングを提供し得る。従って、例えば、特定の実施態様では、インタフェース１４０は、プログラムコマンドを受信し、それに応じてメモリセルにプログラミング電位を印加し得る。
特定の実施態様例によれば、検知回路１３０は、メモリセル１０２の状態を判断するために、メモリデバイス１１６内に提供され得る。従って、例えば、検知回路１３０は、インタフェース１４０がメモリセル１０２にアクセスし得る１つ以上のメモリ操作（例えば、リード操作、ライト操作など）をサポートし得る。
検知回路１３０は、例えば、スナップバック事象に応答してもよく、スナップバック事象は、メモリセル１０２内で特定の条件下で起こり得る。スナップバック事象は、特定の条件下で、突然の「負性抵抗」という結果になり得る。スナップバック事象の物理的原因は完全には理解されない可能性があるが、図３に示し、かつ本明細書の以降のセクションで説明されるように、スナップバック事象の発生は、メモリセルの電流・電圧挙動に著しく影響を及ぼす傾向がある。そのため、例えば、メモリセル１０２内でのスナップバック事象の発生に応答して、メモリセル１０２に印加されている電位に変化を起こす１つ以上のフィードバック信号を生成する検知回路１３０が提供され得る。例として、１つ以上のフィードバック信号は、電位の低下、電位の分離、電位の発生の停止などを行うために、電位に変化を起こし得る。例えば、特定の場合、スナップバック事象がメモリセル１０２内で生じているという判断に応答して、検知回路１３０からの１つ以上のフィードバック信号が、電位をメモリセル１０２に印加するために使用され得る１つ以上のスイッチに影響を及ぼすことにより、メモリセル１０２に印加されている電位に対して変化を起こし得る。従って、例えば、特定の実施態様では、検知回路１３０は、１つ以上のフィードバック信号を供給する際に、プログラミング電位がメモリセルに印加され得る時間を減らし得るか、またはメモリセルの電力消費を減らし得る。
特定の実施態様例では、検知回路１３０は、単一のメモリセル１０２と共に使用するために提供され得る。従って、例えば、複数の検知回路が、メモリデバイス１１６内に提供され得る。特定の実施態様例では、検知回路１３０の全部または一部が、複数のメモリセル１０２と共に使用するために提供され得る。
次に図２を参照すると、図２は、例えば、メモリデバイス１１６（図１）内に提供され得る装置２００を示す。
図示のように、装置２００は、例えば、第１ノード（例えば、ビット線ノード１０６）と第２のノード（例えば、ワード線ノード１０８）との間に結合されたメモリセル１０２−１を含み得る。例えば、第１のノードは、スイッチ２０４−１に結合され得、第２のノードはスイッチ２０４−２に結合され得る。図に示すように、スイッチ２０４−１は、例えば、少なくとも部分的に信号２０６−１に基づいて、開閉に応答し得、スイッチ２０４−２は、例えば、少なくとも部分的に信号２０６−２に基づいて、開閉に応答し得る。特定の実施態様例では、スイッチ２０４−１および２０４−２は、スイッチング回路２０４の一部であり得る。特定の実施態様例では、信号２０６−１および２０６−２は、組み合わされ得るか、または別個であり得る。特定の実施態様例では、信号２０６−１または信号２０６−２は、例えば、フィードバック信号２０６として、検知回路１３０によって生成され得る。特定の実施態様例では、信号２０６、信号２０６−１、または信号２０６−２は、コントローラ２２０によって生成され得る。特定の実施態様例では、インタフェース１４０（図１）は、コントローラ２２０および／またはスイッチング回路２０４の全部または一部を含み得る。
スイッチ２０４−１および２０４−２を閉じると、電位源２０２によって提供される電位のために、メモリセル１０２−１を通る回線経路が完成する。従って、電位は、例えば、スイッチ２０４−１および２０４−２を閉じることにより、メモリセル１０２−１のビット線ノードとワード線ノードとの間に印加され得、また、スイッチ２０４−１またはスイッチ２０４−２を開くことにより変化（例えば、除去）され得る。特定の実施態様例では、インタフェース１４０（図１）は、電位源２０２の全部または一部を含み得る。電位源２０２は、例えば、１つ以上のＤＣ電圧源、パルス電圧源、１つ以上のスイッチキャパシタなどを含み得る。
メモリセル１０２−１は、例えば、選択部１１０およびＰＣＭ １１２（図１）に印加された印加可能な電圧レベルの電位に応答して検出され得るスナップバック事象を示し得る。スナップバック事象の発生または欠如は、メモリセル１０２−１の状態を示し得る。
例えば、次に図３を参照すると、図３は、印加可能な電圧レベル（例えば、ＶＡｐｐｌｉｅｄ）が選択部１１０およびＰＣＭ １１２（図１）に印加され得る場合に、メモリセル１０２−１によって示されることもあれば、示されないこともある、スナップバック事象例３００を図示するグラフである。図３に示すグラフでは、水平軸は、正の電圧レベルの増加を示し、垂直軸は、正の電流レベルの増加を示す。この例では、ＶＡｐｐｌｉｅｄは、メモリセル１０２−１の第１の可能な状態に関連付けられ得る第１の閾値電圧（ＶＴ１）と、メモリセル１０２−１の第２の可能な状態に関連付けられ得る第２の閾値電圧（ＶＴ２）との間である電圧レベルを有するとして、水平軸上に示されている。例えば、マルチレベルセル（ＭＬＣ）配置などにおけるような、例えば、第３の閾値電圧（ＶＴ３）によって表されるように、メモリセル１０２−１のさらに他の可能な状態に関連付けられ得る、他の閾値電圧が存在し得ることに留意すべきである。
線３０２によって示されるように、メモリセル１０２−１が第１の状態にある場合、ＶＡｐｐｌｉｅｄの印加に応答して、スナップバック事象がＶＴ１で生じ得ることがあり、これが、（例えば、線３０８への急上昇によって示されるように）メモリセル１０２−１を流れる電流を増加させ得る。メモリセル１０２−１が第２の状態にある場合、ＶＡｐｐｌｉｅｄの印加に応答して、スナップバック事象は（例えば、線３０４によって示されるように）ＶＴ１で生じないことがある。しかし、他の場合には、メモリセル１０２−１が第２の状態にあり、かつＶＡｐｐｌｉｅｄがＶＴ２を超えていた場合、スナップバック事象がＶＴ２で生じることがあり、これが、（例えば、線３０８への急上昇によって示されるように）メモリセル１０２−１を流れる電流を増加させ得る。さらに他の場合には、メモリセル１０２−１が第３の状態にあり、かつＶＡｐｐｌｉｅｄがＶＴ３を超えていた場合、スナップバック事象がＶＴ３で生じることがあり（線３０６を参照）、これが、（例えば、線３０８への急上昇によって示されるように）メモリセル１０２−１を流れる電流を増加させ得る。図に示すように、線３０８は、保持電圧Ｖｘに関連付けられ得る。
スナップバック事象３００は、１つ以上のスナップバック事象レベルが様々な条件下で生じ得ることを示すためにのみ、例として提供されており、本明細書で提供される全ての例と同様に、特許請求された主題がかかる例によって制限されることを意図していない。
再度図２を参照すると、検知回路１３０は、例えば、検知ノード２１０における電圧に応答し得る。この例に示すように、検知ノード２１０は、スイッチ２０４−２を閉じて、ワード線ノード１０８に結合され得る。検知ノード２１０は、例えば、キャパシタ２１２によって表される静電容量に関連付けられ得る。静電容量は、例えば、ワード線ノード１０８または同様のものに関連付けられた寄生容量を含み得る。それ故、特定の例示的な場合には、静電容量（Ｃ）は、低レベル（例えば、３００フェムトファラッド未満）であり得る。スナップバック事象が生じる場合、電荷（Ｑ）が検知ノード２１０で印加され得る。従って、検知ノード２１０での検知電圧レベル（例えば、ＶＳｅｎｓｅ）は、例えば、静電容量（Ｃ）で割った電荷（Ｑ）に比例し得る。
そのため、特定の実施態様例によると、検知回路１３０は、インバータ、プルダウントランジスタ、ラッチ、または、特定の閾値電圧レベルを超えるＶＳｅｎｓｅに応答して、メモリセル１０２−１に印加される電位に変化を起こすためにフィードバック信号２０６を生成し得る、他の同様の回路および／もしくは部品を含み得る。
特定の実施態様例では、メモリセル１０２−１に印加される電位を素早く変化させる（例えば、除去する）ために、フィードバック信号２０６が遅延なく、スイッチ２０４−１または２０４−２の一方または両方に印加されることは、有益であり得る。例えば、メモリセル１０２−１内で使用され得る、カルコゲニック材料または同様のものに対するストレスは、電位がメモリセル１０２−１に印加され得る時間を低減することにより、減らされ得る。その上、電位がメモリセル１０２−１に印加され得る時間を低減することは、電力消費を減らし得る。同様に、電位がメモリセル１０２−１に印加される時間を低減することは、メモリセル１０２−１にアクセスする、特定のメモリ操作の動作速度を向上し得る。
特定の実施態様例によると、コントローラ２２０または他の同様の回路は、例えば、メモリ操作の一部として、メモリセル状態の検知を開始するために、スイッチ２０４−１および２０４−２の閉じを開始し得る。コントローラ２２０は、その後、スイッチ２０４−１または２０４−２の一方または両方に開くために信号を送り得る。例えば、コントローラ２２０は、その後、メモリセル状態の検知を開始してから所定の期間が経過した後に、スイッチ２０４−１または２０４−２の一方または両方に開くために信号を送り得る。特定の実施態様例では、スイッチ２０４−１または２０４−２の一方または両方は、閉じられてから所定の期間が経過した後に、開くように整えられ得る。従って、スナップバック事象がメモリセル状態の検知中に生じない場合、印加される電位が変化（例えば、除去）され得る。
それ故、メモリセル状態の検知は、例えば、フィードバック信号２０６の有無によって、メモリセル１０２−１が所与の状態にあり得るか否かを識別し得る。従って、例えば、コントローラ２２０は、フィードバック信号２０６を監視し得るか、またはそうでなければ、フィードバック信号２０６によって影響を及ぼされ得る。特定の例示的な場合には、メモリ操作の一部として、メモリセル状態の検知は、特定の電位をメモリセル１０２−１に印加して、フィードバック信号２０６により、メモリセル１０２−１が特定の状態にあり得るか否かを（例えば、スナップバック事象が、検知回路１３０を使用して検知されたか、または検知されなかったかに、少なくとも部分的に基づいて）示し得る。
特定の実施態様例では、検知ノード２１０を、ワード線ノード１０８（例えば、図２に示すように）またはビット線ノード１０６に、少なくとも部分的にこれらのノードが示し得る静電容量に基づいて、結合することは有益であり得る。例えば、検知ノードにおける電圧の振幅が検知ノードで示される静電容量によって影響され得るので、検知ノード２１０を、より低いか、または最も低い静電容量を示すワード線ノードまたはビット線ノードのどちらかに結合することは有益であり得る。
特定の実施態様例では、電気パラメータ制限回路２１４（例えば、電流制限器として示されている）は、検知ノード２１０に結合され得る。制限回路２１４は、例えば、メモリセル状態の検知中に、メモリセル１０２−１を流れ得る電流に応答し得る。例えば、制限回路２１４は、例えば、スナップバック事象の結果として生じ得るように、メモリセル１０２−１を流れる電流の増加に応答して、検知ノード２１０に関連付けられたインピーダンスのレベルを具体的に増加し得る。制限回路２１４は、例えば、スナップバック事象の後に、第１のメモリセル１０２−１を流れる電流の増加に応答して、検知回路１３０が応答し得る閾値検知電圧レベルよりも高い電圧レベルを検知ノード２１０で瞬間的に確立し得る。しかし、特定の実施態様例では、制限回路２１４は、メモリセル１０２−１の周囲を通って検知ノード２１０に流れることもあれば、流れないこともある、特定の漏洩電流２１６にあまり応答し得ない。
例えば、図５のグラフ５００は、制限回路２１４によって提供され得る非線形特性例を示す。グラフ５００では、水平軸は、正の電圧レベルの増加を示し、垂直軸は、正の電流レベルの増加を示す。この例では、例えば、検知回路１３０に関連付けられた、閾値検知電圧レベル（ＶＴＳ）が水平軸上に示されている。この例では、線５０２は、漏洩電流２１６が、動作領域５０４におおまかに関連付けられ得、垂直軸上の５０６で示される漏洩電流閾値レベルを有する、非線形特性例を示す。この例では、線５０２は、スナップバック事象に関連し得る電流が、動作領域５１０におおまかに関連付けられ得、垂直軸上の５０８で示されるように、ＶＴＳに対応する（制限された）電流レベルを有する、非線形特性例も示す。言うまでもなく、本明細書の他の全ての例と同様に、特許請求された主題は、この実施態様例に制限されることを意図していない。
前述したように、特定の実施態様例では、メモリセル状態の検知は、複数の異なる可能な状態を検知するために提供され得る。それ故、電位源２０２は、調整可能な電圧源および／または複数の異なる選択可能な電圧源、調整可能な電圧に予め帯電した１つ以上の選択可能なキャパシタなどを含む、様々な方法で実装され得ることが理解されるはずである。さらに、検知回路１３０は、調整可能な検知回路および／もしくは複数の異なる選択可能な検知回路を含む様々な方法で実装され得るか、かつ／または制限回路２１４は、調整可能な制限回路および／もしくは複数の異なる選択可能な制限回路を含む様々な方法で実装され得る。加えて、電位源２０２、検知回路１３０、または制限回路２１４のうちの１つ以上の全部もしくは一部は、複数のメモリセルに対して、メモリセル状態の検知をサポートし得ることが理解されるはずである。特定の実施態様例によれば、電位の選択および／または印加は、メモリセルの１つ以上のノードで切り替えられ得る１つ以上のキャパシタの事前充電を、少なくとも部分的に含み得る。
次に図４を参照すると、図４は、装置例２００（図２）によるメモリセル状態の検知に関連付けられた電気信号の、特定のタイムライン例を示すグラフ群である。上の３つのグラフ４０２−１は、メモリセル状態の検知中に生じるスナップバック事象に関連する。下の３つのグラフ４０２−２は、似ているが、メモリセル状態の検知中に生じるスナップバック事象の欠如に関連する。
図４の各グラフの水平軸は、原点でのメモリセル状態の検知の開始に続く時間の増加を示す。さらに、点線４２０は、スナップバック事象の時間を示し、点線４２２は、生成されているフィードバック信号２０６の時間を示し、また、点線４２４は、原点からの所定の期間の終了を示す。各グラフの垂直軸は、電圧または電流を示しているとラベルが付けられている。これらの例における垂直軸の原点は、それぞれ、ゼロの電圧または電流と同じこともあれば、同じでないこともある。
それ故、上のグラフ４０２−１では、線４０６−１は、例えば、メモリセルに印加された電圧レベルにおける特定の変化（例えば、（ビット線ノード電圧）−（ワード線ノード電圧））を示す。線４０８−１は、例えば、スナップバック事象の結果として、メモリセルを流れる電流レベルにおける特定の変化を示す。線４１０−１は、例えば、検知ノード２１０（図２）での電圧レベルにおける特定の変化を示し、この電圧レベルは、最終的に、点線４３０によって示される閾値検知電圧レベル（ＶＴＳ）を超える。
（例えば、スナップバック事象が生じない）下のグラフ４０２−２では、線４０６−２は、例えば、メモリセルに印加された電圧レベルにほとんど変化がないことを示す。線４０８−２は、例えば、メモリセルを流れる電流レベルにほとんど変化がないことを示す。線４１０−２は、例えば、検知ノード２１０（図２）での電圧レベルにおける微小変化を示し、この電圧レベルは、点線４３０によって示される閾値検知電圧レベルを超えない。
次に図６を参照すると、図６は、メモリセル状態の検知を提供するか、または他の方法でサポートするために、例えば、図１のように、メモリデバイス例と共に使用するための方法６００の流れ図である。方法６００は、例えば、様々な回路、回路部などを使用して、例えば、様々な装置またはデバイス内で、少なくとも部分的に実装され得る。
ブロック例６０２で、電位が（例えば、第１のノードと第２のノードとの間で）メモリセルに印加され得る。特定の場合、例えば、ブロック６０４で、第２のノード（例えば、検知されたノード）における第２の電圧に、少なくとも部分的に基づいて、スナップバック事象が生じているかどうかが判断され得る。特定の場合、例えば、ブロック６０６で、メモリセルを流れる電気パラメータ（例えば、電流）が選択的に制限され得る。特定の場合、例えば、ブロック６０８で、例えば、メモリセルまたは同様の回路が複数のスナップバック事象レベルをサポートする実施態様例で、いくつかのスナップバック事象レベルのうちの特定の１つが生じているかを判断するために、特定の電圧レベルが選択されて印加され得る。特定の場合、例えば、ブロック６１０で、メモリセルが特定の状態にあり得るか否かを検出するために、あるいは場合により異なる状態を区別するために、電位が選択され得る。
ブロック例６１２で、スナップバック事象がメモリセル内で生じているとの判断に応答して、電位の印加が変化（例えば、除去）され得る。特定の場合、例えば、ブロック６１４で、電位の印加を開始してから所定の期間が経過したとの判断に応答して、電位の印加が、その後、変化（除去）され得る。
ブロック例６１６で、メモリセルの状態が、少なくとも部分的にスナップバック事象が生じているとの判断に基づいて、または電位の印加を開始してから所定の期間が経過したとの判断に応答して、判断され得る。特定の場合、例えば、ブロック６１８で、（例えば、ライト操作の一部として）メモリセルの状態を変化させるために、プログラミング電気信号の印加が選択的に開始され得る。
本明細書では、「および（ａｎｄ）」、「または（ｏｒ）」、および「および／または（ａｎｄ／ｏｒ）」という用語は、かかる用語が使用される文脈に少なくとも部分的に依存することも予期される、様々な意味を含み得る。通常、「または」は、Ａ、Ｂ、またはＣなどの、リストを結合するために使用される場合、本明細書で包括的な意味で使用される、Ａ、Ｂ、およびＣ、ならびに、本明細書で排他的な意味で使用される、Ａ、Ｂ、またはＣ、を意味することが意図される。加えて、本明細書では、「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語は、任意の特徴、構造、もしくは特性を単数で記述するために使用され得るか、または、特徴、構造、もしくは特性の複数もしくは何らかの他の組合せを記述するために使用され得る。しかし、これは、説明的な例に過ぎず、特許請求された主題がこの例に限定されないことに留意すべきである。
本明細書で説明する方法は、特定の特徴または例に従った用途に少なくとも一部応じて、様々な機構によって実装され得る。例えば、方法は、ソフトウェアとともに、ハードウェア、ファームウェア、またはそれらの組合せで実装され得る。ハードウェア実施態様では、例えば、処理ユニットは、１つ以上の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラム可能論理回路（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明される機能を実行するために設計された他のデバイスユニット、アナログ回路、またはそれらの組合せ内で実装され得る。
前述の詳細な説明では、特許請求された主題の完全な理解を提供するために、多数の具体的詳細が説明されている。しかし、当業者には、特許請求された主題は、これらの具体的詳細がなくても実施され得ることが理解されるであろう。他の場合には、当業者によって周知の方法または装置は、特許請求された主題を曖昧にしないために、詳細に説明されていない。
前述の詳細な説明の一部は、特定の装置または専用コンピューティングデバイスもしくはプラットフォームのメモリ内に格納されている２進状態に関して、操作の論理、アルゴリズムまたは記号表現で提示されてきた。この特定の明細書の文脈では、特定の装置という用語または同様のものは、プログラムソフトウェアからの命令に従って、特定の機能を実行するためにプログラムされた汎用コンピュータを含む。アルゴリズム記述または記号表現は、信号処理または関連技術の当業者によって使用され、作業の内容を他の当業者に伝達する技術の例である。アルゴリズムは、本明細書で、および一般に、所望の結果に至る、首尾一貫した一連の操作または同様の信号処理と考えられる。この文脈では、操作または処理は、物理量の物理的操作を伴う。通常、必ずではないが、かかる量は、情報を表す電子信号として、格納、伝達、結合、比較、または他の方法での操作が可能な電気または磁気信号の形を取り得る。かかる信号をビット、データ、値、要素、記号、文字、語、数、数字、情報などとして言及することは、主に共通使用の理由のために、時には便利であることが証明されている。しかし、これらまたは同様の用語の全ては、適切な物理量に関連付けられ、便利なラベルに過ぎないことが理解されるはずである。別に明記されていない限り、以下の説明から明らかなように、本明細書の説明を通して、「処理する（ｐｒｏｃｅｓｓｉｎｇ）」、「コンピューティング（ｃｏｍｐｕｔｉｎｇ）」、「計算する（ｃａｌｃｕｌａｔｉｎｇ）」、「判断する（ｄｅｔｅｒｍｉｎｉｎｇ）」、「確立する（ｅｓｔａｂｌｉｓｈｉｎｇ）」、「取得する（ｏｂｔａｉｎｉｎｇ）」、「識別する（ｉｄｅｎｔｉｆｙｉｎｇ）」、「選択する（ｓｅｌｅｃｔｉｎｇ）」、「生成する（ｇｅｎｅｒａｔｉｎｇ）」などの用語を使用することは、専用コンピュータまたは同様の専用電子コンピューティングデバイスなどの、特定の装置の動作またはプロセスに言及し得ることが理解される。本明細書の文脈では、それ故、専用コンピュータもしくは同様の専用電子コンピューティングデバイスは、専用コンピュータもしくは同様の専用電子コンピューティングデバイスのメモリ、レジスタ、もしくは他の情報記憶デバイス、伝達デバイス、またはディスプレイデバイス内で、通常、物理的な電子量もしくは磁気量として表された、信号の操作または伝達が可能である。本特定の特許出願の文脈では、「特定の装置（ｓｐｅｃｉｆｉｃ ａｐｐａｒａｔｕｓ）」という用語は、プログラムソフトウェアからの命令に従って、特定の機能を実行するためにプログラムされた、汎用コンピュータを含み得る。
いくつかの状況では、２進法の１から２進法の０への状態の変化、またはその逆など、メモリデバイスの操作は、例えば、物理的変換などの変換を含み得る。特定のタイプのメモリデバイスでは、物理的変換は、物品の異なる状態または物への物理的変換を含み得る。例えば、しかし、制限なく、いくつかのタイプのメモリデバイスについて、状態における変化は、電荷の累積もしくは格納または格納された電荷の解放を伴い得る。同様に、他のメモリデバイスでは、状態の変化は、磁性配向における物理的変化もしくは変換、または結晶から非結晶へ、もしくはその逆などの、分子構造における物理的変化もしくは変換を含み得る。さらに他のメモリデバイスでは、物理的状態における変化は、例えば、量子ビット（ｑｕｂｉｔ）を伴い得る、重ね合わせ、絡み合いなどなどの、量子力学的現象を伴い得る。前述は、メモリデバイス内での２進法の１から２進法のゼロもしくはその逆に対する状態における変化が、物理的変換などの、変換を含み得る、全ての例の包括的なリストであることを意図していない。むしろ、前述は、説明的な例を意図している。
コンピュータ可読（記憶）媒体は、通常、持続性であり得るか、または持続性デバイスを含み得る。本文脈では、持続性記憶媒体は、デバイスが具体的な物理的形状を有することを意味する、有形であるデバイスを含み得るが、デバイスはその物理的状態を変化させ得る。従って、例えば、持続性は、状態における変化にもかかわらず、有形のままであるデバイスを指す。コンピュータ可読（記憶）媒体は、例えば、電子デバイス１１８（図１）、コントローラ２２０（図２）、または装置１００（図１）の他の回路と共に使用するために提供され得る。
現在、特徴的な例と考えられるものを図示または説明したが、当業者には、特許請求された主題から逸脱することなく、様々な他の修正が行われ得るか、または均等物で代用され得ることが理解されるであろう。その上、本明細書に記載する主要な概念から逸脱することなく、特定の状況を特許請求された主題の教示に適合させるために、多数の修正が行われ得る。
それ故、特許請求された主題は、開示された特定の例に限定されるのではなく、特許請求された主題は、添付の請求項またはその均等物の実現性の範囲に含まれる全ての態様も含み得ることを意図する。

Claims (24)

  1. カルコゲニック材料を含む素子を有する回路への電位の印加を開始することと、
    スナップバック事象が前記カルコゲニック材料を含む素子内で生じているとの判断に応答して、前記電位の前記印加の変化を起こすことと、
    を含む方法。
  2. 前記カルコゲニック材料を含む素子が複数のスナップバック事象レベルを生成することが可能であり、
    前記電位の前記回路への前記印加を開始することが、前記複数のスナップバック事象レベルのうちの特定の１つに対して前記電位を選択することにより、前記複数のスナップバック事象レベルを区別することをさらに含む、請求項１に記載の方法。
  3. 前記カルコゲニック材料を含む素子が複数のスナップバック事象レベルを生成することが可能であり、
    前記電位の前記回路への前記印加を開始することが、前記複数のスナップバック事象レベルのうちの特定の１つが生じていることを判断する際に使用するための特定の電圧レベルを設定することにより、前記複数のスナップバック事象レベルを区別することをさらに含む、請求項１に記載の方法。
  4. 前記カルコゲニック材料を含む素子を流れる電流を制限することをさらに含む、請求項１に記載の方法。
  5. 前記カルコゲニック材料を含む素子を流れる電流を制限することが、漏洩電流閾値を超える量に、前記電流を制限することをさらに含む、請求項４に記載の方法。
  6. 前記カルコゲニック材料を含む素子がメモリセルを含み、
    前記方法が、前記スナップバック事象が生じているかどうかの判断に、少なくとも部分的に基づいて、前記メモリセルの状態を判断することをさらに含む、請求項１に記載の方法。
  7. 前記メモリセルの前記状態に少なくとも部分的に基づいて、プログラミング電気信号の前記メモリセルへの印加を開始することをさらに含む、請求項６に記載の方法。
  8. 前記電位の前記印加を開始してから所定の期間が経過しているとの判断に応答して、前記電位の前記印加に前記変化を起こすことをさらに含む、請求項１に記載の方法。
  9. 前記カルコゲニック材料を含む素子がメモリセルを含み、
    前記電位の前記印加を開始することが、検出される前記メモリセルの特定の状態に少なくとも部分的に基づいて、前記電位を選択することをさらに含む、請求項１に記載の方法。
  10. 前記電位の前記印加に前記変化を起こすことが、前記スナップバック事象に起因する前記電位における前記変化に続く、請求項１に記載の方法。
  11. 前記電位の前記印加に前記変化を起こすことが、前記電位の生成を停止することを含む、請求項１に記載の方法。
  12. 前記カルコゲニック材料を含む素子がメモリセルを含み、前記メモリセルが第１の状態にあるときに、前記メモリセルが、前記電位の前記印加に応答して、前記スナップバック事象を生成する、請求項１に記載の方法。
  13. 前記カルコゲニック材料を含む素子がメモリセルを含み、前記メモリセルが第２の状態にあるときに、前記メモリセルが、前記電位の前記印加に応答して、前記スナップバック事象を生成せず、前記印加される電位が所定の期間が経過した後に除去される、請求項１に記載の方法。
  14. スナップバック事象に応答して、相変化メモリセルに印加されるプログラミング電位に変化を起こすフィードバック信号を生成するための検知回路、を備える装置。
  15. 前記相変化メモリセルが、第１のノードおよび第２のノードを含み、前記第２のノードが、前記第１のノードよりも低い静電容量を示し、前記検知回路が前記第２のノードに結合されており、前記第２のノードにおける電圧信号に応答する、請求項１４に記載の装置。
  16. 前記第２のノードにおける前記電圧信号が、前記第２のノードに関連した寄生容量に置かれている前記スナップバック事象を経験する前記相変化メモリセルから解放された電荷に、少なくとも部分的に起因する、請求項１５に記載の装置。
  17. 前記電圧信号の電圧が閾値電圧レベルを超えることに応答して、前記検知回路が、前記フィードバック信号を生成する、請求項１５に記載の装置。
  18. ビット線ノードおよびワード線ノードに結合された第１の相変化メモリセルであって、第１の状態のときに電位に応答してスナップバック事象を生成する第１の相変化メモリセルを含む、メモリセルのアレイと、
    前記電位を前記第１の相変化メモリセルに印加するためのスイッチング回路と、
    前記ビット線ノードまたは前記ワード線ノードの一方に結合された検知ノードと、
    前記スナップバック事象の後に、前記第１の相変化メモリセルを流れる電流の増加に応答して、前記検知ノードにおいて、閾値検知電圧レベルよりも高い電圧レベルを確立するための制限回路と、
    前記電圧レベルが前記閾値検知電圧レベルを超えることに応答して、前記電位の変化を起こすための検知回路と、
    を備えるデバイス。
  19. 前記第１の相変化メモリセルが第１の状態とは異なる第２の状態のときに、前記第１の相変化メモリセルが前記電位に応答してスナップバック事象を生成せず、前記スイッチング回路が所定の期間が経過した後に、前記第１の相変化メモリセルに印加される前記電位を除去するために応答する、請求項１８に記載のデバイス。
  20. プログラムコマンドを受信するためのインタフェースと、
    前記プログラムコマンドに応答して、プログラミング電位を受信するための相変化メモリセルと、
    前記相変化メモリセル内で生じているスナップバック事象に応答して、前記プログラミング電位を低下させるために、フィードバック信号を供給するための検知回路と、
    を含む、メモリデバイス。
  21. 前記検知回路が、前記プログラミング電位が前記相変化メモリセルに印加される時間、または前記相変化メモリセルの電力消費のうちの少なくとも１つを低減するために、前記フィードバック信号を供給する、請求項２０に記載のメモリデバイス。
  22. 前記電位の前記印加に前記変化を起こすことが、前記スナップバック事象に起因する前記電位における前記変化に続いて、前記電位の前記印加を停止することを含む、請求項１４に記載の装置。
  23. 前記電位が、プログラムコマンドに応じて前記回路に印加されるプログラミング電位であることを含む、請求項１に記載の方法。
  24. 前記スナップバック事象が、前記相変化メモリセル内で生じることを含む、請求項１４に記載の装置。
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