JP5713728B2

JP5713728B2 - 記録ヘッド

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Publication number: JP5713728B2
Application number: JP2011046972A
Authority: JP
Inventors: 將貴櫻井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-04-01
Filing date: 2011-03-03
Publication date: 2015-05-07
Anticipated expiration: 2031-03-03
Also published as: US20110242161A1; US8529003B2; JP2011224977A

Description

本発明は、インクを吐出する記録ヘッドに関する。

印刷装置の記録ヘッドの構成において、吐出を行うノズル（記録素子）をグループ化して、電流容量を低減することが広く行われている。一般的に、記録ヘッドからインクを吐出するために必要な電気熱変換体とそれを駆動するためのスイッチング素子とが、同一の素子基板上に構成されている。また、その素子基板には、スイッチング素子を選択するためのヒータ選択回路、シフトレジスタやデコーダも含まれる。シフトレジスタは、複数のグループから任意のグループを選択するためのグループ選択信号を保持するために用いられ、また、デコーダは、複数のノズルから任意のノズルを選択するために用いられる。素子基板上では、インクを基板裏面より表面へ導入するための供給口が基板中央に配置され、その周囲にヒータ、スイッチング素子、ヒータ選択回路が配置された構成が一般的である。従って、その場合には、シフトレジスタやデコーダは、基板端部に配置された信号線を入力するためのパッドとともに基板端部に配置される。

特開２００５−１９９７０３号公報

しかしながら、ノズルのグループ数が多くなるにつれ、シフトレジスタからの出力信号数も多くなる。その結果、シフトレジスタの回路規模が増大し、また、増大した出力信号数分の配線占有面積により、基板サイズの増大を招いてしまう。

特許文献１には、シフトレジスタをノズルの各グループの近傍に、１ビットのシフトレジスタごとに分散して配置させた基板が記載されている。特許文献１による構成は、シフトレジスタの回路規模の増大を抑止し、また、出力信号数分の配線占有面積による基板サイズの増大の抑止にも有効であると考えられる。

また、特許文献１には、シフトレジスタだけでなく、デコーダに含まれる論理素子も各グループの近傍に分散して配置される構成が記載されている。このような構成により、更なる基板サイズの増大が抑止できると考えられる。しかしながら、基板端部から論理値の反転信号と非反転信号の２種類の信号線をデコーダまで配線するので、配線占有面積が大きくなってしまう。

本発明の目的は、このような従来の問題点を解決することにある。本発明は、上記の点に鑑み、信号の配線数の増大を抑止する記録ヘッドの素子基板を提供することを目的とする。

上記課題を解決するため、本発明に係る記録ヘッドは、複数の記録素子と、各記録素子のそれぞれに接続され各記録素子への通電を制御する複数のスイッチング素子と、記録素子を選択するための情報を入力する入力回路と、前記入力回路により入力された前記情報に基づいて前記記録素子を選択する選択信号を出力するデコード回路とを備える記録ヘッドであって、
前記デコード回路は、
前記入力回路により入力された前記情報に基づいて前記複数の記録素子に前記選択信号を供給するための第１の共通信号線、第２の共通信号線、および、前記入力回路において前記第２の共通信号線の論理が反転された第３の共通信号線と、
信号の論理を反転するインバータと、
前記第１の共通信号線および前記第２の共通信号線に並列に接続され、前記複数の記録素子のうちの第１の記録素子を選択するための前記選択信号を出力する第１の論理素子と、前記第１の共通信号線および前記第３の共通信号に並列に接続され、前記複数の記録素子のうちの第２の記録素子を選択するための前記選択信号を出力する第２の論理素子とを有し、
前記インバータは、互いに隣接する２つの前記第１の論理素子それぞれへの前記第１の共通信号線上の接続点の間と、互いに隣接する２つの前記第２の論理素子それぞれへの前記第１の共通信号線上の接続点の間とに配置され、少なくとも１組の互いに隣接する前記第１の論理素子と前記第２の論理素子の間に対応する前記第２および第３の共通信号線上には配置されず、
前記インバータは、前記入力回路により入力された前記情報の論理が互いに隣接する論理素子間で１ビットずつ変化するように配置される、
ことを特徴とする。

本発明によれば、信号の配線の増大を抑止することで、基板サイズの増大を抑えることができる。

第１の実施例における記録ヘッドの素子基板の構成を示す図である。本実施例におけるデコーダ周辺の構成を示す図である。図２において用いられる各信号のタイミングチャートを示す図である。本実施例におけるデコーダの構成を示す図である。第２の実施例におけるデコーダ周辺の構成を示す図である。本実施例におけるデコーダの構成を示す図である。従来におけるデコーダの構成を示す図である。図７に示すデコーダの真理値表を示す図である。本発明を実施しない場合のデコーダ周辺の構成を示す図である。

以下、添付図面を参照して本発明の好適な実施例を詳しく説明する。尚、以下の実施例は特許請求の範囲に係る本発明を限定するものでなく、また本実施例で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。

［第１の実施例］
図１は、本発明に係る実施例における、記録ヘッドにインクを吐出するために必要な熱エネルギを発生する電気熱変換体と、それを駆動するためのスイッチング素子とを同一の素子基板上に形成した基板１０１の構成を示すブロック図である。矢印は、信号の流れを模式的に示している。基板１０１のほぼ中央には、インクを基板裏面より表面へ導入するための供給口１０２が配置されている。供給口１０２を挟んで対向するように、ヒータ（記録素子）１０３、ヒータへの通電を制御するスイッチング素子１０４、スイッチング素子を選択して駆動するヒータ選択回路（駆動回路）１０５が配置されている。印刷装置本体から電源電圧や記録データなどの論理信号が、基板１０１の端部に複数備えられたパッド１０９を介して入力される。

パッド１０９から入力された論理信号は、入力回路１０８を介して基板１０１内部の論理回路に伝達される。ここで、論理信号の一部は、シフトレジスタ１０７ａに入力される。シフトレジスタ（保持回路）１０７ａは、入力されたシリアルデータを保持するとともに、パラレルデータに変換して出力する。このシリアルデータには、ブロック選択のための情報が含まれている。シフトレジスタ１０７ａの出力パラレルデータは、図２に示すバッファ（バッファ回路ともいう）１１０を介して、デコーダ（デコード回路）１１１に入力される。デコーダ１１１は、記録素子の配列方向に分散して配置された論理素子（１ｂｉｔＤｅｃ）１０６ａ〜１０６ｐを含む。デコーダにおいて、入力ビット数に応じた出力データが生成され、論理素子１０６ａ〜１０６ｐからヒータ選択回路１０５に出力される。バッファ１１０は、ブロック制御データ（Ｂ１〜Ｂｎ）の信号の波形整形や信号電流増幅を行う働きがあるが、デコーダ１１１へ入力する信号の信号生成部としての役割もする。

ノズルの配置方向に分散して配置されたシフトレジスタ（保持回路：第１のシフトレジスタ）１０７ｂから出力されたデータが、入力回路１０８からの信号と併せてヒータ選択回路１０５に出力される。ヒータ選択回路１０５は、入力回路１０８とデコーダ１１１の論理素子１０６ａ〜１０６ｐとシフトレジスタ１０７ｂの出力から任意のスイッチング素子１０４を選択し、選択されたスイッチング素子１０４に対応したヒータ１０３に一定期間、駆動電流を流す。図１において図示されていないが、入力回路１０８は、シュミットトリガ回路や、静電破壊などから基板１０１内部の回路を保護するための保護回路などを含んでいる。

図２は、基板１０１における図１の供給口１０２を挟んで対向している回路ブロック対の一方についての構成を示す図である。また本ブロック図に入力される信号のタイミングチャートを図３に示す。図２に示すように、連続するｘ個（セグメントともいう）のグループを単位としたグループがｍ個（Ｇｒｏｕｐ１〜Ｇｒｏｕｐｍ）配置されている。ここで、ノズル（記録素子）の選択は、シフトレジスタ１０７ｂ、デコーダ１１１、バッファ１１０により行われる。ヒータ選択回路（駆動回路）１０５は、論理素子（ＡＮＤゲート）１０５ａ、１０５ｂを備えている。論理素子１０５ａは、デコーダ１１１の出力とシフトレジスタ１０７ｂの出力との論理演算の結果を出力する。論理素子１０５ｂは、シフトレジスタ１０７ｂの出力とヒートイネーブル信号ＨＥとの論理演算の結果を出力する。また、グループ毎に１つずつ選択されたセグメントの纏まりをブロックという。なお、シフトレジスタ１０７ｂは、本実施例におけるグループ選択回路の一例であり、デコーダ１１１は、本実施例におけるブロック選択回路の一例である。

シフトレジスタ１０７ａ（第２のシフトレジスタ）には、入力回路１０８を介して、図３に示す、クロック信号ＣＬＫ、記録データ信号ＤＡＴＡ、ラッチ信号ＬＴが入力される。図３のタイミングチャートに示すように、クロック信号ＣＬＫの立ち上がり、立ち下がりエッジに同期して記録データ信号ＤＡＴＡが入力される。記録データ信号ＤＡＴＡには、Ｇｒｏｕｐ１〜Ｇｒｏｕｐｍに対応したグループ選択信号（Ｄ１〜Ｄｍ）が含まれている。対応するグループ選択信号がハイレベルとなったグループが選択され、ヒートイネーブル信号ＨＥ（ローアクティブ）が入力される時間だけ、対応するグループがアクティブとなる。図２の説明に戻ると、グループ内には、ｘ個のセグメントが含まれる。このグループ内でのセグメント選択は、デコーダ１１１の出力を用いて行う。デコーダ１１１は、シフトレジスタ１０７ａから入力される２進数のブロック制御データ（Ｂ１〜Ｂｎ）に基づいて、出力されるブロック選択信号（ＢＬＥ１〜ＢＬＥｘ）の一つの論理レベルを選択的にハイレベルとする。Ａは、ブロック制御データ（Ｂ１〜Ｂｎ）を転送するバスを示し、ｎ本の信号線で構成されるバスである。Ｂは、ブロック選択信号（ＢＬＥ１〜ＢＬＥｘ）を転送するバスを示し、ｘ本の信号線で構成されるバスである。このバスＢは、各グループに共通に接続している。このバスＡとバスＢは、図２に示すように、ヒータ１０３の配列方向に沿って配置されている。

以上のように、Ｄ１〜Ｄｍにより有効とされたグループで、ＢＬＥ１〜ＢＬＥｘの１つが有効とされた出力に対応するセグメントに対して、ヒートイネーブル信号ＨＥがアクティブとされる間、ヒータ電流が流れる。ＢＬＥ１〜ＢＬＥｘを順次切り替えつつ、グループを選択して、各々のセグメントを駆動制御することで、１ライン分の画像が形成される。

以下、本実施例におけるデコーダ１１１の構成を説明する。

図７は、従来、用いられているデコーダの構成を示す回路図である。図９は、図２と比較するための、図７に示すデコーダ１１１を使用した場合の構成を示す。なお、ここでは、入力ビット数が４、出力ビット数が１６のデコーダを示している。図７に示す従来のデコーダでは、入力データ（ブロック選択データ）Ｂ１〜Ｂ４の論理をバッファ１１０で非反転または反転したデータとし、ＡＮＤゲート群である出力ゲート１０６に入力している。この出力ゲート１０６は、それぞれ対応するＢ１〜Ｂ４の非反転または反転データを選択し、デコーダから信号ＢＬＥ１〜ＢＬＥ１６を出力する。図７に示すデコーダ１１１は、図８に示す真理値表に従って動作する。

図４は、本実施例におけるデコーダ１１１の構成を示す回路図である。なお、ここでは、図７と同様に入力ビット数が４、出力ビット数が１６のデコーダを示す。また、図４に示すデコーダ１１１も、図８に示す真理値表に従って動作する。また、デコーダ１１１には、ブロック数分（図４では１６）の論理素子（ＡＮＤゲート１０６ａ〜１０６ｐ）が配置されている。ここでは、論理素子としてＡＮＤゲートとして表現しているが、ＡＮＤゲートに限定するものではなく、ＮＡＮＤゲートを利用しても構わない。本実施例では、例えば、ＡＮＤゲート１０６ａは、第１のブロックに属する第１の記録素子を選択する信号ＢＬＥ１を出力し、ＡＮＤゲート１０６ｂは、第２のブロックに属する第２の記録素子を選択する信号ＢＬＥ２を出力する。ＡＮＤゲート１０６ｃは、第３のブロックに属する第３の記録素子を選択する信号ＢＬＥ３を出力する。以下同様に、各ＡＮＤゲートは、ブロックに対応する記録素子を選択する信号を出力する。別の表現をするならば、各ＡＮＤゲートは、ブロックに対応するスイッチング素子を制御する信号を出力する。このデコーダは、１６個のＡＮＤゲートが、入力データＢ１〜Ｂ４を入力できるように共通配線に対して並列に接続されている。各ＡＮＤゲートは、入力データＢ１を第１の共通配線と接続する個別配線を介して入力し、入力データＢ２を第２の共通配線と接続する個別配線を介して入力する。また、それらのＡＮＤゲート１０６ａ〜１０６ｐは全て、同じ論理レベル（例えば、ゲート入力が全てハイレベル）であることを条件に、各ブロックを選択する。例えば、図４は、入力データＢ１〜Ｂ４がすべて“１”を入力し、ＡＮＤゲート１０６ｋに接続されるすべての個別配線のデータが“１”であることを示している。この場合、ＡＮＤゲート１０６ｋが出力する信号ＢＬＥ１６が有効となり、他の信号ＢＬＥ１〜ＢＬＥ１５は無効となる。

本実施例においては、入力データＢ１〜Ｂ４の論理をバッファ１１０で反転したデータとし、入力データＢ１〜Ｂ４と同数の信号線を、デコーダ１１１のＡＮＤゲート１０６ａ〜１０６ｐに入力する。ここで、図７では、１つの入力信号に対して論理値を非反転もしくは反転した２つのデータを各ＡＮＤゲートに供給していた。しかしながら、本実施例においては、図４に示すように、反転データのみをバッファ１１０から各ＡＮＤゲートに供給している。

図４に示すように、バッファ１１０に最も近いＡＮＤゲート１０６ａ（第１の論理素子）は、入力データＢ１〜Ｂ４の反転データを直接入力しており、入力データＢ１〜Ｂ４の全てが“０”（Ｌ）のときのみ、出力ＢＬＥ１が“１”（Ｈ）となる。

また、図４に示すように、ＡＮＤゲート１０６ａと１０６ｂ（第２の論理素子）との間において、入力データＢ１にのみ、インバータ４０１が挿入されている。即ち、第１の共通信号線にインバータ４０１が接続されている。ＡＮＤゲート１０６ｂは、入力データＢ１のみ非反転データを入力し、入力データＢ２〜Ｂ４については反転データを入力している。即ち、入力データＢ１が“１”（Ｈ）、入力データＢ２〜Ｂ４が“０”（Ｌ）の時に、出力ＢＬＥ２が１（Ｈ）となる。

ＡＮＤゲート１０６ｂと１０６ｃ（第３の論理素子）との間において、入力データＢ２にのみ、インバータ４０２が挿入されている。即ち、第２の共通信号線にインバータ４０２が接続されている。ＡＮＤゲート１０６ｃでは、入力データＢ２をインバータ４０２で反転データとして入力している。従って、入力データＢ１、Ｂ２が“１”（Ｈ）、入力データＢ３、Ｂ４が“０”（Ｌ）の時に出力ＢＬＥ４が“１”（Ｈ）となる。以下、順次、ＡＮＤゲート１０６ｂ〜１０６ｐの間にインバータを一つずつ配置し、隣接するＡＮＤゲートへの入力のＢ１〜Ｂ４の論理を一つずつ反転させて伝達していく構成としている。以上のように、第１の共通信号線や第２の共通信号線との２つの論理素子の接続間に、信号の論理レベルを反転するインバータが接続されている。この接続は、入力データＢ３を入力する第３の共通配線や、入力データＢ４を入力する第４の共通配線についても同様に行われる。

以上のように配置しているＡＮＤゲート１０６ａ〜１０６ｐの配置順序は、その入力される論理がグレイコード順とされている。ここで、グレイコード順とは、隣り合うＡＮＤゲートにおいて、入力される論理レベル同士が１ビットだけ反転する順番をいう。デコーダとしての真理値表は図８と同様であり、各ＡＮＤゲートは、入力の論理レベルがグレイコード順になるように配置されている。

図４に示すように、入力の論理がグレイコード順になるようにＡＮＤゲート１０６ａ〜１０６ｐを配置することで、隣接するＡＮＤゲートの間の入力データラインに挿入するインバータが、Ｂ１〜Ｂ４のうちいずれか１つとなる。従って、インバータを配置しても、基板サイズ増大の要因とはならない。また、図７と比べて、信号線の数が半分となる。これは、図２と図９とを比較すると明らかなように、基板１０１におけるバスＡの幅（記録素子の配列方向と交差する方向の幅）を小さくできる。このように、バスＡの占有面積を小さくすることができるので、配線占有面積による基板サイズ増大が大きく抑制される。

また、これらのインバータは、入力データをＡＮＤゲートに供給する配線の途中に挿入するので、配線の寄生容量および寄生抵抗により生じる信号波形のなまりを整形する効果もある。図４の例では、入力データＢ４の入力データラインに挿入されるインバータが１つで最も少ないが、その配置されるインバータの位置は配線の中間位置となるため、波形整形を行う上で最適である。しかし、本実施例において、中間地点に配置されるだけでは十分な波形整形効果が得られないほど配線長が長い場合には、グレイコード順に縛られることなく、適宜、リピータ効果が得られるようにインバータないしバッファを配置してもよい。また、その場合に、ＡＮＤゲート間に配置される入力論理の反転用インバータの個数が１個ではなく、複数となる場合がある。その場合においてもリピータ効果と併せて、基板サイズ増大を抑制する効果は同様に得られる。

［第２の実施例］
次に、本発明に係る第２の実施例について説明する。

図５は、本実施例における構成を示すブロック図であり、図６は、デコーダ１１１の構成を示す回路図である。なお、ここでは、図７と同様に入力ビット数が４、出力ビット数が１６のデコーダを示している。

第１の実施例においては、図４に示すように、デコーダ１１１への入力データＢ１〜Ｂ４の全ての配線ラインに対し、ＡＮＤゲート１０６ａ〜１０６ｐの各隣接間のいずれかでインバータを配置し、論理を反転するように構成されていた。しかしながら、特に図４に示す入力データＢ１の配線に着目すると、ＡＮＤゲート１０６ａ〜１０６ｐに挿入されているインバータの数は８個である。８個のインバータを介して信号を伝える場合、ゲートでのスイッチングに伴う遅延、即ち、ゲート遅延が大きくなることが考えられる。この個数は、入力のビット数が例示した４ビットから１ビット増加するに伴って倍に増加するので、そのような場合に、更なるゲート遅延が懸念される。

これに対し、本実施例におけるデコーダ１１１は、図６に示すように構成される。図６に示すように、入力データＢ１〜Ｂ４の全ての入力信号についてＡＮＤゲートの各隣接間で論理反転を行うわけではない。つまり、最下位ビットである入力データＢ１については、その入力部でバッファ５１０により非反転信号、反転信号をそれぞれ生成し、それぞれ２本の信号線をセグメント配置方向に配線する。

そのため、第１の実施例では、共通信号線の数は、入力ビット数と同じ４本であったが、本実施例においては共通信号線の数は５本となる。第１の実施例では、各ＡＮＤゲート間に挿入されているインバータの最大個数が８個であったのに対して、本実施例においては、入力データＢ２に挿入されている４個が最大となる。そのため、第１の実施例におけるゲート遅延に対して半分のゲート遅延とすることができる。

なお、ここで、入力データＢ１の非反転信号、反転信号を伝達する配線の途中には、インバータ６０１と６０２が挿入されている。これは、配線の寄生抵抗、寄生容量に起因した波形のなまりを整形するためのリピータとしても機能する。このインバータ６０１、６０２を配置し、ＡＮＤゲートへの接続をそれぞれ論理を入れ替えた論理信号に対応させるとともに、所望の配線遅延に対するリピータ効果も得ることができる。さらに、入力データＢ２ラインでのゲート遅延が問題となるような場合には、入力データＢ１と同様に信号の入力部（バッファ５１０）で非反転信号、反転信号を生成して、２本の入力信号として配線することで、同様の効果を得るようにしてもよい。

以上のように、記録ヘッドにおけるデコーダ内部の信号線の配線本数を減らす構成を、第１および第２の実施例に示した。即ち、デコーダの構成要素である各ＡＮＤゲート間のいずれかでインバータによる論理反転を行うことで、従来におけるデコーダ内部の信号線の配線本数を低減する。その結果、基板サイズの増大を大きく抑制することができる。

この配線本数の削減のために必要なインバータ数を、より一般化した数式を式（１）に示す。

・・・（１）
式（１）は、従来、入力信号数の２倍（即ち、非反転信号と反転信号）の配線本数を必要としていたデコーダへの入力信号の配線本数から、ｉ本の入力信号配線本数を低減するために少なくとも必要なインバータ数を示す。即ち、１本の入力信号配線の低減に必要なインバータ数は最低で１個であり、２本低減するためのインバータ数は最低で３個であり、３本低減するためにのインバータ数は最低で７個となる。

デコーダ単体で考えた場合には、一般的には回路要素をまとめて配置した構成の方が効率良く、小さい面積に配置可能となる。しかしながら、記録ヘッドにおいては、回路の配置がインク吐出を行うノズルの配列により制約されてしまう。そのため、本実施例において示したような回路構成が、デコーダ単体ではなく記録ヘッド回路全体での配置効率を向上させる。

以上のように、本実施例においては、記録ヘッドにおいて、デコーダをセグメント配置方向に分散して配置し、基板端部のサイズ増大を抑制する構成をとった場合に必要であったセグメント配列方向に配線するデコーダへの入力信号の配線領域を縮小できる。さらに、従来の回路構成で必要であった比較的大きいバッファを介して長い配線を駆動する構成の必要がない。従って、さらに基板サイズの縮小が可能となる。また、長い配線に起因した配線遅延の問題を回避するために、従来、必要であったリピータを配置する必要がなくなるので、デコーダ動作の高速性も維持できる。

Claims

複数の記録素子と、各記録素子のそれぞれに接続され各記録素子への通電を制御する複数のスイッチング素子と、記録素子を選択するための情報を入力する入力回路と、前記入力回路により入力された前記情報に基づいて前記記録素子を選択する選択信号を出力するデコード回路とを備える記録ヘッドであって、
前記デコード回路は、
前記入力回路により入力された前記情報に基づいて前記複数の記録素子に前記選択信号を供給するための第１の共通信号線、第２の共通信号線、および、前記入力回路において前記第２の共通信号線の論理が反転される第３の共通信号線と、
信号の論理を反転するインバータと、
前記第１の共通信号線および前記第２の共通信号線に並列に接続され、前記複数の記録素子のうちの第１の記録素子を選択するための前記選択信号を出力する第１の論理素子と、
前記第１の共通信号線および前記第３の共通信号に並列に接続され、前記複数の記録素子のうちの第２の記録素子を選択するための前記選択信号を出力する第２の論理素子とを有し、
前記インバータは、互いに隣接する２つの前記第１の論理素子それぞれへの前記第１の共通信号線上の接続点の間と、互いに隣接する２つの前記第２の論理素子それぞれへの前記第１の共通信号線上の接続点の間とに配置され、少なくとも１組の互いに隣接する前記第１の論理素子と前記第２の論理素子の間に対応する前記第２および第３の共通信号線上には配置されず、
前記インバータは、前記入力回路により入力された前記情報の論理が互いに隣接する論理素子間で１ビットずつ変化するように配置される、
ことを特徴とする記録ヘッド。
前記インバータは、少なくとも１組の互いに隣接する２つの前記第１の論理素子それぞれへの前記第２の共通信号線上の接続点の間と、少なくとも１組の互いに隣接する２つの前記第２の論理素子それぞれへの前記第３の共通信号線上の接続点の間には配置されない、ことを特徴とする請求項１に記載の記録ヘッド。
隣接する記録素子およびスイッチング素子がグループを構成し、グループ毎に１つのスイッチング素子が前記選択信号に基づき選択されることを特徴とする請求項１又は２に記載の記録ヘッド。
前記入力回路は、前記デコード回路へ出力する情報を保持する第１のシフトレジスタを含むことを特徴とする請求項１乃至３のいずれか１項に記載の記録ヘッド。
前記入力回路は、前記グループを選択するための情報を保持する第２のシフトレジスタを含むことを特徴とする請求項３に記載の記録ヘッド。