JP2005007594A

JP2005007594A - 記録ヘッド及び記録ヘッドの素子基板

Info

Publication number: JP2005007594A
Application number: JP2003170964A
Authority: JP
Inventors: Hideo Sugano; 英雄菅野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-06-16
Filing date: 2003-06-16
Publication date: 2005-01-13

Abstract

【課題】論理回路における欠陥が原因となる記録ヘッドの不良率を低下させて歩留りを向上させる。
【解決手段】複数の記録素子と、各記録素子の駆動を制御するスイッチ素子と、記録データに基づいてスイッチ素子にパルス状の駆動信号を発生する論理回路と、を備えた記録ヘッドにおいて、論理回路に、並列動作する少なくとも３系統の論理素子を含む経路（１０１〜１０３、１０４〜１０６）と、３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路（１０７）とを設ける。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は記録ヘッド及び記録ヘッドの素子基板に関し、特に、複数の記録素子と、各記録素子の駆動を制御するスイッチ素子と、記録データに基づいてスイッチ素子にパルス状の駆動信号を発生する論理回路と、を備えた記録ヘッド及び記録ヘッドの素子基板に関する。
【０００２】
【従来の技術】
例えばワードプロセッサ、パーソナルコンピュータ、ファクシミリ等に於ける情報出力装置として、所望される文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行うプリンタが広く使用されている。
【０００３】
プリンタの記録方式としては様々な方式が知られているが、用紙等の記録媒体に非接触記録が可能である、カラー化が容易である、静粛性に富む、等の理由でインクジェット方式が近年特に注目されており、又その構成としては所望される記録情報に応じてインクを吐出する記録ヘッドを装着すると共に用紙等の記録媒体の送り方向と交差する方向に往復走査しながら記録を行なうシリアル記録方式が安価で小型化が容易などの点から一般的に広く用いられている。
【０００４】
インクジェット方式としては、発熱素子等の電気熱変換体を備え、熱エネルギーにより発熱素子近傍のインク内に気泡を生じさせてインクを吐出させる方式が知られている（例えば、特許文献１）。
【０００５】
このような方式の記録ヘッドには、発熱素子の駆動回路として、一般に、発熱素子への通電を制御するスイッチ素子と、このスイッチ素子を駆動するプリアンプと、記録データに基づいてパルス状の駆動信号を発生する論理回路とが設けられる。
【０００６】
図１１は、マトリクス駆動方式を採用した発熱素子とその駆動回路の構成を示すブロック図である。ここで示した例は、発熱素子と駆動回路とが同じシリコン基板のチップ内に形成される形態である。発熱素子Ｈ１と、スイッチ素子Ｔ１と、レベルコンバータＬＣ１と、ＡＮＤゲートＡＮＤ１から１つのセル１１０１が構成され、同様なセルが、Ｓ１からＳ１６０の列方向のセグメントラインと、Ｃ１からＣ４４の行方向のコモンラインとのマトリクス配線の各部に配置されている。
【０００７】
１６０の記録データが前段のラッチ６０６からセグメントラインＳ１からＳ１６０に並列に出力されるのと同期して、記録データに対応するコモンラインを選択する。このセグメントラインとコモンラインとの両方の条件が揃ったセルの発熱素子が駆動される。この１６０のセル内の発熱素子の駆動を４４回繰り返すことにより、１ラインの７０４０個の発熱素子が全て駆動される。発熱素子の配置の観点から見ると、４４ピッチで配置された発熱素子１６０個が同時に選択されて端から順に記録データに応じて駆動される。
【０００８】
より具体的には、一回目の駆動は、Ｈ１、Ｈ４５、Ｈ８９、…、Ｈ６９９６に対応する記録データがセグメントライン群に揃ったところでコモンラインＣ１を選択することにより行われる。二回目の駆動は、Ｈ２、Ｈ４６、Ｈ９０、…、Ｈ６９９７に対応する記録データがセグメントライン群に揃ったところでコモンラインＣ２を選択することにより行われる。同様にして最後の４４回目の駆動は、Ｈ４４、Ｈ８８、Ｈ１３２、…、Ｈ７０４０に対応する記録データがセグメントライン群に揃ったところでコモンラインＣ４４を選択することにより行われ、これにより１ラインの記録が完了する。このようにして、記録データであるセグメントライン及び選択走査するコモンラインの各マトリクスにＡＮＤゲートを備えたマトリクス方式における時分割駆動が行われる。
【０００９】
一方、記録ヘッドの生産性の効率を向上させるためには、チップ（記録ヘッド素子基体）の製造工程における歩留りを向上させることが重要な課題である。製造プロセスにおいて様々な汚染（パーティクル）がある確率で発生し、これに起因する欠陥が発生して不良チップとなって歩留りを低下させる。歩留りを向上させるためには、製造プロセスでのパーティクルを押える工夫に加え、チップ面積が大きくなるほどパーティクルと遭遇する確率が増えることから、なるべくチップサイズを小さくするように設計する必要がある。
【００１０】
駆動回路全体としては、レイアウトを効率的にすることや設計ルールの微細化によりサイズを小型にすることができる。
【００１１】
【特許文献１】
特公昭６１−０５９９１４号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のようなマトリクス方式の論理回路部は、もともと回路規模が小さく、一層小型化するのは困難である。一方、セグメントラインやコモンラインに信号を出力する論理回路に欠陥が発生すると、接続されている多数のセル内の発熱素子の駆動を制御することができなくなり、記録した画像内に線状または帯状のスジが周期的に発生してしまう。
【００１３】
このような論理回路の欠陥に対して、回路規模を小型化することによりある程度効果は期待できるが、パーティクルの発生する確率を低下させるのは困難であるため、決定的な解決策とはならない。
【００１４】
なお、このような問題は、発熱素子から発生される熱エネルギーを利用してインクを吐出するインクジェット記録ヘッドのみに特有の問題ではなく、多数の記録素子を有する記録ヘッドに共通の問題である。
【００１５】
本発明は以上のような状況に鑑みてなされたものであり、論理回路部の欠陥に対する許容率を増大させ、記録ヘッドの製造工程における歩留りを向上させることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成する本発明の一態様としての記録ヘッドは、複数の記録素子と、
各記録素子の駆動を制御するスイッチ素子と、
記録データに基づいて前記スイッチ素子にパルス状の駆動信号を発生する論理回路と、を備えた記録ヘッドであって、
前記論理回路が、並列動作する少なくとも３系統の論理回路素子を含む経路と、前記３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路とを含んでいる。
【００１７】
すなわち、本発明では、複数の記録素子と、各記録素子の駆動を制御するスイッチ素子と、記録データに基づいてスイッチ素子にパルス状の駆動信号を発生する論理回路と、を備えた記録ヘッドにおいて、論理回路に、並列動作する少なくとも３系統の論理回路素子を含む経路と、３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路とを設ける。
【００１８】
このようにすると、論理回路においていずれかの経路内の素子に欠陥が生じても他の経路が正常に動作していれば、多数決回路からは正常に動作している時と同じ値が出力されるので、論理回路における欠陥に対する許容度が増大する。
【００１９】
従って、論理回路における欠陥が原因となる記録ヘッドの不良率を低下させて歩留りを向上させることができると共に、検査における負荷を大幅に低減できる。
【００２０】
論理回路が、並列に記録データが入力される端子を有するセグメント回路と、記録素子の数をセグメントラインの数で分割した数の走査信号で時分割駆動するコモン回路とを含むのが好ましい。
【００２１】
この場合、セグメント回路が、各端子に対して、少なくとも３つのシフトレジスタを含むシフトレジスタ段と、該３つのシフトレジスタからの出力が入力される第１の多数決回路と、第１の多数決回路からの出力が並列に入力される少なくとも３つのラッチと、該３つのラッチからの出力が入力される第２の多数決回路とを含むと好適である。
【００２２】
コモン回路が、各走査信号に対して、少なくとも３つのデコーダと、該３つのデコーダからの出力が入力される多数決回路とを含むのが好ましい。
【００２３】
また、多数決回路は、入力される信号の２つが一致する場合にのみハイレベル信号を出力するエクスクルーシブＯＲ回路と、各エクスクルーシブＯＲ回路からの出力に応じて出力をハイインピーダンスにするインバータ回路とを含んで構成されるのがよい。
【００２４】
記録ヘッドは、インクを吐出するインクジェット記録ヘッドであるのが好適であり、より好適には、熱エネルギーを利用してインクを吐出するインクジェット記録ヘッドであり、各記録素子が発熱素子を含む。
【００２５】
上記目的を達成する本発明の別の態様としての記録ヘッドの素子基板は、複数の記録素子と、
各記録素子の駆動を制御するスイッチ素子と、
記録データに基づいて前記スイッチ素子にパルス状の駆動信号を発生する論理回路と、が半導体製造プロセスによって同一の素子基体上に作り込まれた記録ヘッドの素子基板であって、
前記論理回路が、並列動作する少なくとも３系統の論理回路素子を含む経路と、前記３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路とを含んでいる。
【００２６】
また、上記の記録ヘッドは、インクジェット記録装置に用いられるのが好適である。
【００２７】
【発明の実施の形態】
以下添付図面を参照して本発明の好適な実施形態について詳細に説明する。
【００２８】
本明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００２９】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００３０】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００３１】
また、以下に用いる「素子基体」という語は、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線などが設けられた基体を示すものである。
【００３２】
さらに、以下の説明で用いる「素子基体上」という表現は、単に素子基体の上を指し示すだけでなく、素子基体の表面、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み（ビルトイン（ｂｕｉｌｔ−ｉｎ））」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程などによって素子基体上に一体的に形成、製造することを示すものである。
【００３３】
始めに、以下で説明する本発明の記録ヘッドを用いる記録装置の代表的な全体構成及び制御構成について説明する。
【００３４】
＜装置本体の概略説明＞
図１２は、本発明の代表的な実施の形態であるインクジェットプリンタＩＪＲＡの構成の概要を示す外観斜視図である。図１２において、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００９〜５０１１を介して回転するリードスクリュー５００５の螺旋溝５００４に対して係合するキャリッジＨＣはピン（不図示）を有し、ガイドレール５００３に支持されて矢印ａ，ｂ方向を往復移動する。キャリッジＨＣには、記録ヘッドＩＪＨとインクタンクＩＴとを内蔵した一体型インクジェットカートリッジＩＪＣが搭載されている。
【００３５】
５００２は紙押え板であり、キャリッジＨＣの移動方向に亙って記録用紙Ｐをプラテン５０００に対して押圧する。
【００３６】
＜制御構成の説明＞
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【００３７】
図１３はインクジェットプリンタＩＪＲＡの制御回路の構成を示すブロック図である。制御回路を示す同図において、１７００は記録信号を入力するインターフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭ、１７０３は各種データ（上記記録信号やヘッドに供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッドＩＪＨに対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッドＩＪＨを搬送するためのキャリアモータ、１７０９は記録紙搬送のための搬送モータである。１７０５は記録ヘッドを駆動するヘッドドライバ、１７０６，１７０７はそれぞれ搬送モータ１７０９、キャリアモータ１７１０を駆動するためのモータドライバである。
【００３８】
上記制御構成の動作を説明すると、インターフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドが駆動され、記録が行われる。
【００３９】
ここでは、ＭＰＵ１７０１が実行する制御プログラムをＲＯＭ１７０２に格納するものとしたが、ＥＥＰＲＯＭ等の消去／書き込みが可能な記憶媒体を更に追加して、インクジェットプリンタＩＪＲＡと接続されたホストコンピュータから制御プログラムを変更できるように構成することもできる。
【００４０】
＜インクカートリッジの説明＞
図１４は、インクタンクとヘッドとが分離可能なインクカートリッジＩＪＣの構成を示す外観斜視図である。インクカートリッジＩＪＣは、図１４に示すように、境界線Ｋの位置でインクタンクＩＴと記録ヘッドＩＪＨとが分離可能である。インクカートリッジＩＪＣにはこれがキャリッジＨＣに搭載されたときには、キャリッジＨＣ側から供給される電気信号を受け取るための電極（不図示）が設けられており、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。
【００４１】
なお、図１４において、５００はインク吐出口列である。また、インクタンクＩＴにはインクを保持するために繊維質状もしくは多孔質状のインク吸収体が設けられている。
【００４２】
＜記録ヘッドの実施形態＞
上述のように本発明は、複数の記録素子と、各記録素子の駆動を制御するスイッチ素子と、記録データに基づいて前記スイッチ素子にパルス状の駆動信号を発生する論理回路と、を備えた記録ヘッドであって、論理回路が、並列動作する少なくとも３系統の論理回路素子を含む経路と、３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路とを含む記録ヘッドであるが、以下に説明する実施形態は以下のような特徴をも有するものである。
【００４３】
すなわち、論理回路が、並列に記録データが入力される端子を有するセグメント回路と、記録素子の数をセグメントラインの数で分割した数の走査信号で時分割駆動するコモン回路とを含む。
【００４４】
セグメント回路が、各端子に対して、少なくとも３つのシフトレジスタを含むシフトレジスタ段と、該３つのシフトレジスタからの出力が入力される第１の多数決回路と、第１の多数決回路からの出力が並列に入力される少なくとも３つのラッチと、該３つのラッチからの出力が入力される第２の多数決回路とを含む。
【００４５】
コモン回路が、各走査信号に対して、少なくとも３つのデコーダと、該３つのデコーダからの出力が入力される多数決回路とを含む。
【００４６】
多数決回路は、入力される信号の２つが一致する場合にのみハイレベル信号を出力するエクスクルーシブＯＲ回路と、各エクスクルーシブＯＲ回路からの出力に応じて出力をハイインピーダンスにするインバータ回路とを含む。
【００４７】
記録ヘッドは、インクを吐出するインクジェット記録ヘッドであり、詳細には、熱エネルギーを利用してインクを吐出すべく、各記録素子が発熱素子を含んでいる。
【００４８】
以下、本発明に係る記録ヘッドについて詳細に説明する。
【００４９】
図８は、本発明に係る記録ヘッドの構成を示す外観図である。ノズル列８０１と駆動回路８０２が作り込まれた素子基体としてのシリコン基板のチップ８０３が、支持基板５０５上に固定されている。本実施形態ではノズル列としてＯＤＤ列とＥＶＥＮ列の２列が配列されている。ＯＤＤ列とＥＶＥＮ列の２列のノズル列に対応するようにＯＤＤ側とＥＶＥＮ側それぞれに発熱素子と駆動回路とが配置されている。
【００５０】
支持基板８０５を介してノズルへ供給するインクを貯留するサブタンク８０６が設けられており、サブタンク８０６のインクは、支持基板８０５を介してシリコン基板のチップ８０３に設けられたインク供給口を通してチップ内に形成されたインク流路に供給される。インク流路内には発熱素子が形成されており、発熱素子を通電駆動することによりノズルからインクが吐出される。インク供給チューブ８０７はインクタンクからインクを供給するチューブであり、ケーブル８０４は駆動回路用の信号及び電源と発熱素子用の電源を装置本体から供給する。
【００５１】
以下、ＯＤＤ側及びＥＶＥＮ側の一方の駆動回路の構成について説明する。図９は駆動回路８０２の構成を示すブロック図である。
【００５２】
Ｈ１からＨ７０４０の７０４０個のそれぞれの発熱素子の一方の端子には電流を供給する駆動電源が接続され、他方の端子にはスイッチ素子としてのＭＯＳトランジスタが接続されている。前段のＡＮＤゲートマトリクス９０１で処理した印加信号は、レベルコンバータ９０２でスイッチ素子を駆動する電圧振幅信号に変換し、Ｔ１からＴ７０４０に選択的にゲート信号を与えて記録データに対応する発熱素子を駆動する。
【００５３】
ここでは、スイッチ素子としてエンハンスメント型ＮＭＯＳトランジスタを用い、また駆動電源を１５Ｖ、ゲート信号を０Ｖ／８Ｖの電圧振幅を有するパルス信号としている。発熱素子Ｈ１からＨ７０４０は、その配列の順序で１６０個毎に４４のグループに分割され、各グループ毎に駆動される。ＡＮＤゲートマトリクス６０１によって、この駆動のための１６０×４４のグループが構成されている。
【００５４】
ＡＮＤゲートマトリクスの構成及び動作は、上記で図１１に関して説明したのと同様であり、１グループ１６０個の発熱素子の駆動を４４グループに対して繰り返して片側の７０４０個の発熱素子が駆動される。全体としては、ＯＤＤ側とＥＶＥＮ側を同期させながら同時に駆動して、両側１４０８０個の発熱素子が駆動される。
【００５５】
図１０は、チップ８０３に作り込んだ発熱素子と駆動回路のブロックのレイアウトを示す図である。インク供給口領域１００１を中心に、発熱素子ブロック１００２、スイッチ素子ブロック１００３、レベルコンバータブロック１００４、マトリクス配線ブロック１００５、そしてセグメント回路ブロック１００６とコモン回路ブロック１００７が、ＯＤＤ側、ＥＶＥＮ側それぞれにレイアウトされている。
【００５６】
スイッチ素子ブロック１００３、レベルコンバータブロック１００４、マトリクス配線ブロック１００５の短辺方向の寸法は、それぞれ約１．２ｍｍ、０．４ｍｍ、０．６ｍｍである。セグメント回路ブロック１００６とコモン回路ブロック１００７の双方合わせた寸法は約０．５ｍｍ×１０ｍｍで、面積比にするとケーブル１００４の接続パッド部と回路がない周辺ブランク部を除いたチップ全体面積の約２％を占める。
【００５７】
図１は、本実施形態のセグメント回路に含まれるシフトレジスタ及びラッチの構成を示すブロック図である。記録データ入力信号Ｄ０に対して、パイプＡ１０１とパイプＢ１０２とパイプＣ１０３の３つのパイプが設けられ、各パイプは２０ｂｉｔ分のシフトレジスタ機能と多数決演算機能とを備えている。２０ｂｉｔのパイプ出力は、ラッチＡ１０４とラッチＢ１０５とラッチＣ１０６の３つのラッチに共通に入力され、各ラッチは２０ｂｉｔ分のデータを保持する。３つのラッチからの出力は多数決回路１０７に入力され、多数決演算した結果がマトリクス配線に出力される。Ｄ０〜Ｄ７の８つの記録データ入力信号から、全体として２０ｂｉｔ×８ｂｉｔ＝１６０ｂｉｔの記録データが出力される。
【００５８】
次に、これらセグメント回路の動作を説明する。パイプＡ１０１とパイプＢ１０２とパイプＣ１０３の３つのパイプは、Ｄ０から共通に入力された記録データをシフトクロックが入力されたタイミングでシフトしながら多数決演算を３ツのパイプで並列に実行する。各パイプに２０ｂｉｔの記録データが入力された後、ラッチパルスが入力されるタイミングで、ラッチＡ１０４とラッチＢ１０５とラッチＣ１０６の３つのラッチに並列に出力される。３つのラッチに保持された記録データを、多数決回路１０７で多数決演算してマトリクス配線に出力する。
【００５９】
ここで、パイプＡ１０１とパイプＢ１０２とパイプＣ１０３の動作について詳細に説明する。図２は、記録データＤ０に対応するパイプＡ１０１、パイプＢ１０２及びパイプＣ１０３の詳細な構成を示すブロック図である。
【００６０】
各パイプは、フリップフロップから成る２０段のシフトレジスタ段と、２０段の多数決回路段とが交互に縦列接続された構成となっている。記録データＤ０が最初のシフトレジスタ段２０１、２０２、２０３のデータ入力端子Ｄに共通に入力される。クロック端子Ｃに入力されたシフトクロックに同期して記録データがサンプリングされる。サンプリングされた信号は２０１、２０２、２０３の端子Ｑから出力され、多数決回路段２０４、２０５、２０６に並列に入力される。各パイプ毎に多数決演算が実行され、その演算結果は次段のシフトレジスタ段２０７、２０８、２０９のデータ入力端子Ｄに入力される。ここで、多数決回路段２０４の出力端子Ｑからの出力は、２０ｂｉｔ目の記録データＱ２０として後段のラッチに入力される。このようなシフトレジスタ段と多数決回路段との組を２０組縦列接続し、２０ｂｉｔ分の記録データＱ１〜Ｑ２０を後段のラッチへ出力する。
【００６１】
次に、本実施形態における多数決回路段について説明する。図３に例として、図２における２段目のシフトレジスタ段と多数決回路段の構成をブロック図で示す。シフトレジスタ段３０１、３０２、３０３は、４つのクロックドインバータ回路と２つのインバータ回路からなるフリップフロップである。
【００６２】
多数決回路段３０４、３０５、３０６は、３つのエクスクルーシブＯＲ回路ＥＸ１、ＥＸ２、ＥＸ３と、出力オフするハイインピーダンス機能を備える３つのインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、バッファ機能を有するインバータ回路ＩＮＶ４で構成されている。シフトレジスタ段３０１の出力信号ＳＱＡはＥＸ１とＥＸ２に、シフトレジスタ段３０２の出力信号ＳＱＢはＥＸ２とＥＸ３に、そしてシフトレジスタ段３０３の出力信号ＳＱＣはＥＸ１とＥＸ３にそれぞれ入力される。
【００６３】
ＥＸ１、ＥＸ２、ＥＸ３は入力される２つの信号が一致するか不一致であるかに応じてＩＮＶ１、ＩＮＶ２、ＩＮＶ３の出力モードを制御する。ここでは、２つの入力信号が一致したら、各ＥＸの出力はＨレベルで各ＩＮＶ出力はオンモードとなり、不一致であるなら各ＥＸの出力はＬレベルで各ＩＮＶ出力はハイインピーダンスモードとなる。ＩＮＶ４は各ＩＮＶの出力を受けて次段に出力する。多数決回路段３０５、３０６も多数決回路３０４と同様に並行して動作する。
【００６４】
この多数決回路段３０４の入力と、エクスクルーシブＯＲ回路ＥＸ１〜ＥＸ３、インバータ回路ＩＮＶ１〜ＩＮＶ３、及びＡ１９からの出力との関係を以下の表１に示す。
【００６５】
【表１】

【００６６】
例えば、ＳＱＡ、ＳＱＢ、ＳＱＣの値が（０、０、０）のように同じである時は、各ＥＸ出力は（１、１、１）となり、各ＩＮＶはオンモードとなり、入力信号を反転して出力する。ＩＮＶ４はこの信号を再度反転して出力する。従って、この場合の多数決演算結果を示す信号Ａ１９は入力信号と同じ０となる。
【００６７】
また、ＳＱＡ、ＳＱＢ、ＳＱＣの値が（０、０、１）のように異なる時は、各ＥＸ出力は（０、１、０）となり、ＩＮＶ２だけがオンモードとなり、ＩＮＶ１及びＩＮＶ３はハイインピーダンスモードになる。よってＩＮＶ２だけが動作して、入力信号ＳＱＡを反転して出力する。ＩＮＶ４はこの信号を再度反転して出力する。従って、この場合の多数決演算結果を示す信号Ａ１９は、ＳＱＡ及びＳＱＢの値と同じ０となる。
【００６８】
このように本実施形態の多数決回路は、３つの入力の内、少なくとも２つの入力信号と同じ値を出力する。なお、ここでは多数決回路３０４から出力される信号Ａ１９を取り上げて説明したが、多数決回路３０５及び３０６も同様に動作し、Ｂ１９及びＣ１９から信号を出力する。
【００６９】
続いて、ラッチＡ１０４〜ラッチＣ１０６と多数決回路１０７の構成及び動作について説明する。図４は、ラッチ及び多数決回路の構成を示すブロック図である。パイプＡ１０１から出力された信号Ｑ１は３つのフリップフロップ回路４０１、４０２、４０３の端子Ｄに共通に入力され、クロック端子Ｃにラッチパルスが入力されるタイミングで信号Ｑ１を取り込む。取り込んだ信号はフリップフロップ４０１、４０２、４０２の端子Ｑから多数決回路４０４に入力され、３つのフリップフロップ回路の出力信号に対して多数決演算を実行してその演算結果をセグメントラインＳ１に出力する。信号Ｑ２〜Ｑ２０も同じ構成のフリップフロップ回路と多数決回路で処理されて、セグメントラインＳ２〜Ｓ２０に出力される。
【００７０】
ここでの多数決回路の構成及び動作は、図３で説明したパイプＡにおける多数決回路段と基本的に同じである。図５は、信号Ｑ１に対する３つのフリップフロップ回路と多数決回路の構成を示すブロック図である。
【００７１】
ラッチ５０１、５０２、５０３は、４つのクロックドインバータ回路と２つのインバータ回路からなるフリップフロップで構成される。多数決回路５０４は、３つのエクスクルーシブＯＲ回路ＥＸ１、ＥＸ２、ＥＸ３と、出力オフのハイインピーダンス機能を備える３つのインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、バッファ機能を有するインバータ回路ＩＮＶ４で構成されている。フリップフロップ５０１の出力信号ＬＱＡはＥＸ１とＥＸ２に、フリップフロップ５０２の出力信号ＬＱＢはＥＸ２とＥＸ３に、フリップフロップ５０３の出力信号ＬＱＣはＥＸ１とＥＸ３にそれぞれ入力される。
【００７２】
ここで実行される演算も図３で示した多数決回路段３０４と同じである。この多数決回路段５０４の入力と、エクスクルーシブＯＲ回路ＥＸ１〜ＥＸ３、インバータ回路ＩＮＶ１〜ＩＮＶ３、及びＡ１９からの出力との関係を以下の表２に示す。
【００７３】
【表２】

【００７４】
例えば、ＬＱＡ、ＬＱＢ、ＬＱＣの値が（０、０、０）のように同じである時は、各ＥＸ出力は（１、１、１）となり、各ＩＮＶはオンモードとなり、入力信号を反転して出力する。ＩＮＶ４はこの信号を再度反転して出力する。従って、この場合の多数決演算結果を示す信号Ａ１９は入力信号と同じ０となる。
【００７５】
また、ＬＱＡ、ＬＱＢ、ＬＱＣの値が（０、０、１）のように異なる時は、各ＥＸ出力は（０、１、０）となり、ＩＮＶ２だけがオンモードとなり、ＩＮＶ１及びＩＮＶ３はハイインピーダンスモードになる。よってＩＮＶ２だけが動作して、入力信号ＳＱＡを反転して出力する。ＩＮＶ４はこの信号を再度反転して出力する。従って、この場合の多数決演算結果を示す信号Ｓ１は、ＬＱＡ及びＬＱＢの値と同じ０となる。
【００７６】
続いて、本実施形態のコモン回路の構成及び動作について説明する。図６は、コモン回路に含まれるデコーダと多数決回路の構成を示すブロック図である。デコーダとして、デコーダＡ６０１、デコーダＢ６０２、デコーダＣ６０３の３つの同一な回路を備えており、これら３つの回路は並列動作する。６ｂｉｔのアドレスデータＡ０〜Ａ５が３つのデコーダ回路に共通に入力され、各デコーダ毎に４４ｂｉｔのデータを出力する。３つのデコーダ回路の出力は多数決回路６０４に入力され、多数決演算の結果がマトリクス配線のコモンラインＣ１〜Ｃ４４に出力される。
【００７７】
更に、デコーダ回路６０１〜６０３と多数決回路６０４の構成及び動作についてより詳細に説明する。図７は、コモンラインＣ１に対応するデコーダ回路と多数決回路の構成を示すブロック図である。
【００７８】
０番目のデコーダ回路７０１、７０２、７０３は６入力ＡＮＤゲートで構成され、各デコーダ回路出力Ａ０、Ｂ０、Ｃ０は、アドレス“０”で選択される。Ａ０、Ｂ０、Ｃ０は多数決回路７０４に入力され、多数決演算が実行されてその結果がコモンラインＣ１に出力される。他のコモンラインＣ２〜Ｃ４４に対応するデコーダ回路及び多数決回路も同様に構成されている。
【００７９】
ここでの多数決回路の構成及び動作は、図３及び図５で説明した多数決回路段と基本的に同じである。多数決回路７０４は、３つのエクスクルーシブＯＲ回路ＥＸ１、ＥＸ２、ＥＸ３と、出力オフするハイインピーダンス機能を備える３つのインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、バッファ機能を有するインバータ回路ＩＮＶ４で構成される。デコーダ回路７０１の出力信号Ａ０はＥＸ１とＥＸ２に、デコーダ回路７０２の出力信号Ｂ０はＥＸ２とＥＸ３に、そしてデコーダ回路７０３の出力信号Ｃ０はＥＸ１とＥＸ３にそれぞれ入力される。
【００８０】
この多数決回路７０４の入力と、エクスクルーシブＯＲ回路ＥＸ１〜ＥＸ３、インバータ回路ＩＮＶ１〜ＩＮＶ３、及びＣ１からの出力との関係を以下の表３に示す。
【００８１】
【表３】

【００８２】
例えば、Ａ０、Ｂ０、Ｃ０の値が（０、０、０）のように同じである時は、各ＥＸ出力は（１、１、１）となり、各ＩＮＶはオンモードとなり、入力信号を反転して出力する。ＩＮＶ４はこの信号を再度反転して出力する。従って、この場合の多数決演算結果を示す信号Ｃ１は入力信号と同じ０となる。
【００８３】
また、Ａ０、Ｂ０、Ｃ０の値が（０、０、１）のように異なる時は、各ＥＸ出力は（０、１、０）となり、ＩＮＶ２だけがオンモードとなり、ＩＮＶ１及びＩＮＶ３はハイインピーダンスモードになる。よってＩＮＶ２だけが動作して、入力信号Ａ０を反転して出力する。ＩＮＶ４はこの信号を再度反転して出力する。従って、この場合の多数決演算結果を示す信号Ｃ１は、Ａ０及びＢ０の値と同じ０となる。
【００８４】
以上説明した本実施形態のセグメント回路において、製造過程でシフトレジスタ回路にパーティクルが付着してパイプ群の一部が不良になった場合の動作について説明する。
【００８５】
図２に示すシフトレジスタ段において、１つのシフトレジスタ、例えばシフトレジスタ段２０７に不良が発生した場合、他の２つのシフトレジスタ段２０８と２０９が正常に動作すれば、多数決回路段２１０〜２１２により正常に動作する２つのシフトレジスタの信号の値と同じ値が出力されて次段のシフトレジスタ段に転送されるので、シフトレジスタ全体としては正常に動作する。
【００８６】
更に、ある多数決回路段において、１つの多数決回路、例えば多数決回路段２１１に不良が発生した場合にも、他の２つの多数決回路段２１０、２１１が正常に動作すれば、正常に動作する２つの多数決回路から出力される値が次段のシフトレジスタ段に転送されるので、次段の多数決回路段では正常な場合と同じ状態となる。但し、ラッチへ出力する信号Ｑｎを発生する多数決回路段に不良が発生した場合には、その信号Ｑｎから出力される値はエラーとなる。
【００８７】
次に、上記で説明した本実施形態のセグメント回路において、製造過程でラッチ回路にパーティクルが付着してラッチの一部が不良になった場合の動作について説明する。
【００８８】
図５に示すフリップフロップ回路において、１つのフリップフロップ、例えばフリップフロップ５０１に不良が発生した場合、他の２つのフリップフロップ５０２と５０３が正常に動作すれば、多数決回路５０４により正常に動作する２つのフリップフロップから出力される値と同じ値がセグメントラインに出力され、全体としては正常に動作する。
【００８９】
更に、本実施形態のコモン回路において、製造過程でコモン回路にパーティクルが付着して回路の一部が不良になった場合の動作について説明する。
【００９０】
図７に示すデコーダ回路において、１つのデコーダ回路、例えばデコーダ回路７０１に不良が発生した場合、他のデコーダ回路７０２と７０３が正常に動作すれば、多数決回路７０４により正常なデコーダから出力される値と同じ値がコモンラインに出力され、全体としては正常に動作する。
【００９１】
ここで、本実施形態の構成による歩留り向上の効果について考察する。本実施形態によれば、チップ面積の２％を占めるセグメント回路ブロック１００６とコモン回路ブロック１００７において発生する大部分の欠陥を許容できるようになることから、製造工程における歩留りが向上するのは確実である。単純な面積効果で考えても最大２％の歩留り向上が期待できる。
【００９２】
更に、本実施形態では多数決演算回路を備えることにより、誤った信号が出力されても自動的に誤った信号を排除して正常な信号を出力する、いわゆる自己修復機能も備えることから検査工程での負荷も大幅に低減することができる。
【００９３】
＜他の実施形態＞
上記実施形態では、１つの記録データに対応するパイプや多数決回路の数を３としたが、この数に限られるものではなく、レイアウト可能な面積等に応じて３以上の適宜適切な数が選択される。
【００９４】
また、上記の実施形態では多数決回路を、エクスクルーシブＯＲ回路とインバータ回路とを用いて構成したが、本発明に係る多数決回路を、これ以外の構成の論理回路を用いて構成しても良い。
【００９５】
更に、上記実施形態では、発熱素子が発生する熱エネルギーを利用してインクを吐出するインクジェット方式の記録ヘッドに本発明を適用したものを例に挙げて説明したが、本発明は、記録素子（本実施形態ではノズル及び発熱素子で構成される）を多数有する記録ヘッドであれば、これ以外の方式の記録ヘッドにも適用できる。
【００９６】
なお、以上の実施形態では本発明に係る記録ヘッドに関して説明したが、記録ヘッドのみならず、上述の記録ヘッドを構成する素子基体及び上述の記録ヘッドを用いて記録を行う記録装置も本発明に含まれる。
【００９７】
さらに加えて、本発明に係る記録装置の形態としては、コンピュータ等の情報処理機器の画像出力端末として一体または別体に設けられるものの他、リーダ等と組み合わせた複写装置、さらには送受信機能を有するファクシミリ装置の形態を取るものであっても良い。
【００９８】
【発明の効果】
以上説明したように本発明によれば、論理回路においていずれかの経路内の素子に欠陥が生じても他の経路が正常に動作していれば、多数決回路からは正常に動作している時と同じ値が出力されるので、論理回路における欠陥に対する許容度が増大する。
【００９９】
従って、論理回路における欠陥が原因となる記録ヘッドの不良率を低下させて歩留りを向上させることができると共に、検査における負荷を大幅に低減できる。
【図面の簡単な説明】
【図１】本発明に係る記録ヘッドの実施形態のセグメント回路の構成を示すブロック図である。
【図２】記録データＤ０に対応するパイプＡの詳細な構成を示すブロック図である。
【図３】図２に示したシフトレジスタ段と多数決回路段の詳細な構成を示す回路図である。
【図４】図１のラッチ及び多数決回路の構成を示すブロック図である。
【図５】図４に示したラッチ回路と多数決回路の詳細な構成を示す回路図である。
【図６】本発明の実施形態のコモン回路の構成を示すブロック図である。
【図７】図６のデコーダ回路と多数決回路の詳細な構成を示す回路図である。
【図８】実施形態のインクジェット記録ヘッドの外観図である。
【図９】実施形態の駆動回路の構成を示すブロック図である。
【図１０】実施形態の記録ヘッドをシリコン基板のチップに作り込んだ場合のレイアウトを示す図である。
【図１１】従来のマトリクス駆動回路のブロック図である。
【図１２】本発明に係るプリンタの外観を示す図である。
【図１３】図１２のプリンタの制御構成を示すブロック図である。
【図１４】図１２のプリンタのインクジェットカートリッジを示す図である。

Claims

複数の記録素子と、
各記録素子の駆動を制御するスイッチ素子と、
記録データに基づいて前記スイッチ素子にパルス状の駆動信号を発生する論理回路と、を備えた記録ヘッドであって、
前記論理回路が、並列動作する少なくとも３系統の論理回路素子を含む経路と、前記３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路とを含むことを特徴とする記録ヘッド。
前記論理回路が、並列に記録データが入力される端子を有するセグメント回路と、記録素子の数をセグメントラインの数で分割した数の走査信号で時分割駆動するコモン回路とを含むことを特徴とする請求項１に記載の記録ヘッド。
前記セグメント回路が、各端子に対して、少なくとも３つのシフトレジスタを含むシフトレジスタ段と、該３つのシフトレジスタからの出力が入力される第１の多数決回路と、前記第１の多数決回路からの出力が並列に入力される少なくとも３つのラッチと、該３つのラッチからの出力が入力される第２の多数決回路とを含むことを特徴とする請求項２に記載の記録ヘッド。
前記コモン回路が、各走査信号に対して、少なくとも３つのデコーダと、該３つのデコーダからの出力が入力される多数決回路とを含むことを特徴とする請求項２又は３に記載の記録ヘッド。
前記多数決回路は、入力される信号の２つが一致する場合にのみハイレベル信号を出力するエクスクルーシブＯＲ回路と、各エクスクルーシブＯＲ回路からの出力に応じて出力をハイインピーダンスにするインバータ回路とを含むことを特徴とする請求項１から４のいずれか１項に記載の記録ヘッド。
前記記録ヘッドは、インクを吐出するインクジェット記録ヘッドであることを特徴とする請求項１から５のいずれか１項に記載の記録ヘッド。
前記記録ヘッドは、熱エネルギーを利用してインクを吐出するインクジェット記録ヘッドであり、各記録素子が発熱素子を含むことを特徴とする請求項６に記載の記録ヘッド。
請求項１から７のいずれか１項に記載の記録ヘッドによって記録を行うことを特徴とするインクジェット記録装置。
複数の記録素子と、
各記録素子の駆動を制御するスイッチ素子と、
記録データに基づいて前記スイッチ素子にパルス状の駆動信号を発生する論理回路と、が半導体製造プロセスによって同一の素子基体上に作り込まれた記録ヘッドの素子基板であって、
前記論理回路が、並列動作する少なくとも３系統の論理回路素子を含む経路と、前記３系統の経路からの出力のうち、少なくとも２つの出力の値と同じ値を出力する多数決回路とを含むことを特徴とする記録ヘッドの素子基板。