JP5705099B2

JP5705099B2 - 半導体スイッチング装置

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Publication number: JP5705099B2
Application number: JP2011275306A
Authority: JP
Inventors: 倉地　和博; 和博倉地
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-12-16
Filing date: 2011-12-16
Publication date: 2015-04-22
Anticipated expiration: 2031-12-16
Also published as: US20130153958A1; US8823054B2; DE102012220127B4; JP2013125923A; DE102012220127A1

Description

本発明は、半導体スイッチング素子を有する半導体スイッチング装置に関するものである。

電力用の半導体スイッチング装置などにおいては、パッケージ内に設けられ、コレクタ電極及びエミッタ電極を有する半導体スイッチング素子と、コレクタ電極を外部に導出する端子である主コレクタ電極と、エミッタ電極を外部に導出する端子である主エミッタ電極及び第２エミッタ電極とを備える装置が知られている。このような装置としては、例えば特許文献１に開示されている。

このように構成された半導体スイッチング装置を通電すると、主エミッタ端子及び第２エミッタ端子の間に、パッケージ内部の浮遊インダクタンス成分及び浮遊抵抗成分に起因する電圧降下が発生する。この電圧降下と、コレクタ電極からエミッタ電極に流れる主電流とは対応関係にあることから、従来、電圧降下に基づいて主電流が検出されている。

特開平０８−１９５４７１号公報

しかしながら、従来の半導体スイッチング装置においては、主エミッタ端子及び第２エミッタ端子が互いに近接して配置されていない。そのため、上記電圧降下に基づいて主電流を検出する電流検出器を、これら２つの端子に電気的に接続すると、それによって形成される電流検出器及び当該２つの端子を通る結線の閉ループが比較的大きいものとなっている。その結果、電流検出器で検出しようとする主電流が、スイッチング時に発生する誘導ノイズの影響を強く受けるため、主電流を正確に検出することが困難であるという問題があった。また、半導体スイッチング装置内部の配線においても、誘導ノイズの影響を抑制するための手段が講じられていないことから、半導体スイッチング素子に流れる主電流を正確に検出することが困難であった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、誘導ノイズを抑制することが可能な技術を提供することを目的とする。

本発明に係る半導体スイッチング装置は、パッケージと、前記パッケージ内に設けられ、コレクタ電極及びエミッタ電極を有する半導体スイッチング素子と、前記コレクタ電極及び前記エミッタ電極を外部に導出する端子であって、前記パッケージ内部の浮遊インダクタンス成分及び浮遊抵抗成分による通電時の電圧降下を反映する主コレクタ端子及び主エミッタ端子とを備える。そして、前記半導体スイッチング装置は、前記電圧降下を反映せずに、前記コレクタ電極及び前記エミッタ電極の間の電圧を検出することが可能な第２コレクタ端子及び第２エミッタ端子と、前記主エミッタ端子と前記第２エミッタ端子との間の前記電圧降下を検出することが可能な、前記第２エミッタ端子に隣り合って設けられた第３エミッタ端子とを備える。

本発明によれば、第２エミッタ端子近傍に第３エミッタ端子が設けられている。したがって、電圧降下に基づいて主電流を検出する電流検出器を、第２エミッタ端子及び主エミッタ端子に電気的に接続する代わりに、第２エミッタ端子及び第３エミッタ端子に電気的に接続するようにすれば、電流検出器と、２つの端子とを通る結線の閉ループを小さくすることができる。よって、スイッチング時の誘導ノイズの影響を抑制することができる。

実施の形態１に係る半導体スイッチング装置の構成を示す結線図である。実施の形態１に係る半導体スイッチング装置の構成を示す外観図である。実施の形態１に係る半導体スイッチング装置の動作結果を示す図である。実施の形態２に係る半導体スイッチング装置の構成を示す結線図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体スイッチング装置の構成を示す結線図であり、図２は、その外観図である。

図１に示すように、本実施の形態に係る半導体スイッチング装置は、パッケージ１と、半導体スイッチング素子２と、ダイオード３と、主コレクタ端子４と、主エミッタ端子５と、第２コレクタ端子６と、ゲート端子７と、第２エミッタ端子８と、第３エミッタ端子９とを備えている。

パッケージ１は、半導体スイッチング素子２と、ダイオード３とを内包している。半導体スイッチング素子２は、コレクタ電極２ａ、ゲート電極２ｂ、及び、エミッタ電極２ｃを有しており、コレクタ電極２ａ及びエミッタ電極２ｃの間に、エミッタ電極２ｃからコレクタ電極２ａへの向きを順方向とするダイオード３が並列接続されている。

そして、コレクタ電極２ａは、主コレクタ端子４及び第２コレクタ端子６と電気的に接続され、ゲート電極２ｂは、ゲート端子７と電気的に接続され、エミッタ電極２ｃは、主エミッタ端子５、第２エミッタ端子８及び第３エミッタ端子９と電気的に接続されている。

図２に示されるように、本実施の形態では、主コレクタ端子４、主エミッタ端子５、第２コレクタ端子６、ゲート端子７、第２エミッタ端子８及び第３エミッタ端子９は、パッケージ１表面に設けられている。つまり、主コレクタ端子４及び主エミッタ端子５は、コレクタ電極２ａ及びエミッタ電極２ｃを外部に導出する端子となっている。

そして、本実施の形態では、半導体スイッチング装置を通電すると、パッケージ１内部の浮遊インダクタンス成分及び浮遊抵抗成分（以下「浮遊成分２１」と記す）に起因する電圧降下が発生する。本実施の形態では、当該電圧降下が、コレクタ電極２ａと主コレクタ端子４との間、及び、エミッタ電極２ｃと、主エミッタ端子５または第３エミッタ端子９との間に発生するように構成されている。

このような構成においては、主コレクタ端子４及び主エミッタ端子５は、浮遊成分２１による通電時の電圧降下を反映するものとなっている。つまり、主コレクタ端子４及び主エミッタ端子５は、コレクタ‐エミッタ間の電圧に、浮遊成分２１による通電時の電圧降下の影響が加味された電圧を検出することが可能となっている。

また、第３エミッタ端子９と第２エミッタ端子８との間の電圧を検出することにより、主エミッタ端子５と第２エミッタ端子８との間の浮遊成分２１による通電時の電圧降下を検出することが可能となっている。つまり、本実施の形態では、第３エミッタ端子９は、主エミッタ端子５と電気的に等価であり、主エミッタ端子５と第２エミッタ端子８との間の浮遊成分２１による通電時の電圧降下を検出することが可能となっている。

なお、このような第３エミッタ端子を実現するためには、例えば、エミッタ電極２ｃと主エミッタ端子５との配線が、図示しない金属板による配線である構成において、パッケージ１表面内側の金属板配線のうちパッケージ１表面近傍の部分と、第３エミッタ端子とを、インダクタンス成分及び浮遊抵抗成分が可及的に小さい配線を用いてパッケージ１内で電気的に接続するように構成すればよい。

一方、第２コレクタ端子６及び第２エミッタ端子８は、浮遊成分２１による通電時の電圧降下を反映せずに、コレクタ電極２ａ及びエミッタ電極２ｃの間の電圧を検出することが可能となっている。なお、このような第２コレクタ端子６及び第２エミッタ端子８を実現するためには、例えば、第２コレクタ端子６とコレクタ電極２ａとの間の配線を短くし、かつ、第２エミッタ端子８とエミッタ電極２ｃとの間の配線を短くするように構成すればよい。

また、第３エミッタ端子９は、第２エミッタ端子８の近傍に設けられている。本実施の形態では、図２に示されるように、第３エミッタ端子９は、主エミッタ端子５よりも第２エミッタ端子８に近接して設けられている。

図３は、以上のように構成された本実施の形態に係る半導体スイッチング装置において、主コレクタ端子４と主エミッタ端子５との間に流れる主電流の波形、主コレクタ端子４と主エミッタ端子５との間の電圧の波形、及び、第２エミッタ端子８と第３エミッタ端子９との間の電圧の波形を示す図である。この図３に示されるように、第２エミッタ端子８と第３エミッタ端子９との間の電圧に、主電流の波形に似た波形が現れる。これは、第２エミッタ端子８と第３エミッタ端子９との間の電圧を検出すれば、主コレクタ端子４と主エミッタ端子５との間に流れる主電流、つまり、半導体スイッチング素子２に流れる主電流を検出することができることを意味する。

さて、本実施の形態に係る半導体スイッチング装置に関連する半導体スイッチング装置においては、上述の第３エミッタ端子９を備えるものではなかった。そのため、図１において想像線（二点鎖線）で示す電流検出器２２を、第２エミッタ端子８と主エミッタ端子５に電気的に接続し、第２エミッタ端子８と主エミッタ端子５との間の電圧降下に基づいて、半導体スイッチング素子２の主電流を検出していた。

しかしながら、第２エミッタ端子８及び主エミッタ端子５が互いに近接して配置されておらず、また電流検出器２２を含む制御駆動回路（例えば図４のゲート駆動回路３１）と主エミッタ端子５との間はケーブルまたはバスバーで接続されていたため、電流検出器２２、第２エミッタ端子８及び主エミッタ端子５を通る結線の閉ループ（図１に一点鎖線で示される閉ループＡ）が比較的大きいものとなっていた。その結果、電流検出器２２で検出しようとする主電流が、スイッチング時に発生する誘導ノイズの影響を強く受けるため、主電流を正確に検出することが困難であった。

それに対して、本実施の形態に係る半導体スイッチング装置によれば、第２エミッタ端子８近傍に、第３エミッタ端子９が設けられている。したがって、電圧降下に基づいて主電流を検出する電流検出器２２を、第２エミッタ端子８及び主エミッタ端子５に電気的に接続する代わりに、第２エミッタ端子８及び第３エミッタ端子９に電気的に接続するようにすれば、電流検出器２２と、２つの端子を通る結線の閉ループが、上記閉ループＡからそれよりも小さい閉ループ（図１に一点鎖線で示される閉ループＢ）となる。よって、電流検出器２２と、２つの端子を通る結線の閉ループを小さくすることができることから、電流検出器２２で検出しようとする主電流に対するスイッチング時の誘導ノイズの影響を抑制することができ、半導体スイッチング素子２に流れる主電流を正確に検出することができる。その結果、過電流や短絡などの異常動作を正確に検出することができる。

なお、以上の構成において、第２エミッタ端子８及び第３エミッタ端子９は、１つの同軸端子、または、２つのコネクタ端子に設けられてもよい。このように構成した場合には、第２エミッタ端子８及び第３エミッタ端子９への電気接続を容易に行うことができる。

また、図１に示される、エミッタ電極２ｃと主エミッタ端子５との間の配線である主エミッタ配線１１から第２エミッタ端子８に分岐する第１配線１２（配線）と、主エミッタ配線１１から第３エミッタ端子９に分岐する第２配線１３（配線）とは互いに近接して設けられてもよい。このように構成した場合には、結線の閉ループをできるだけ小さくすることができることから、スイッチング時の誘導ノイズの影響を抑制することができ、半導体スイッチング素子２に流れる電流を正確に検出することができる。

また、第１配線１２と、第２配線１３とは互いにツイストされてツイスト配線を構成してもよい。あるいは、第１配線１２及び第２配線１３は、ラミネートされてラミネート配線を構成してもよい。これらのように構成した場合には、外部からの誘導ノイズの影響を抑制することができることから、半導体スイッチング素子２に流れる電流を正確に検出することができる。

半導体スイッチング素子２は、ＩＧＢＴ，ＭＯＳＦＥＴ，サイリスタ，ＧＴＯサイリスタ，ＧＣＴサイリスタ及びダイオードのいずれか１つ、または、これらを２つ以上組合せたものであってもよい。

＜実施の形態２＞
図４は、本発明の実施の形態２に係る半導体スイッチング装置の構成を示す結線図である。なお、本実施の形態に係る半導体スイッチング装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付して説明を省略する。

図４に示すように、本実施の形態では、第２エミッタ端子８及び第３エミッタ端子９に、それらの間の電圧降下（実質的に主電流）に基づいて半導体スイッチング素子２の動作を制御するゲート駆動回路３１（制御回路）が電気的に接続されている。なお、ここでは、半導体スイッチング素子２にＩＧＢＴが用いられているものとして説明する。

ゲート駆動回路３１は、過電流／短絡制御部３１ａと、入力インターフェース３１ｂと、ＡＳＩＣ３１ｃと、ゲート駆動部３１ｄとを備えている。このうちＡＳＩＣ３１ｃは、制御論理部３１ｃａ、保護論理部３１ｃｂ及びＶｄ検出部３１ｃｃを備えている。

過電流／短絡制御部３１ａは、第２エミッタ端子８及び第３エミッタ端子９に電気的に接続されており、それらの間の電圧降下（実質的に主電流）が入力される。過電流／短絡制御部３１ａは、入力された電圧降下に基づいて、所定の信号をＡＳＩＣ３１ｃ（保護論理部３１ｃｂ）に出力したり、ゲート駆動部３１ｄを制御したりする。

ＡＳＩＣ３１ｃは、過電流／短絡制御部３１ａから出力された所定の信号、及び／または、入力インターフェース３１ｂに入力された信号に基づいて、ゲート駆動部３１ｄを制御する。ゲート駆動部３１ｄは、過電流／短絡制御部３１ａ及びＡＳＩＣ３１ｃの制御により、ゲート端子７を介して半導体スイッチング素子２のゲート電極２ｂの電圧を制御する。

以上のような本実施の形態に係る半導体スイッチング装置によれば、実施の形態１と同様の構成を有していることから、スイッチング時の誘導ノイズの影響を抑制することができ、半導体スイッチング素子２に流れる電流を正確に検出することができる。その結果、過電流や短絡などの異常動作を正確に検出することができる。このことは、従来の半導体スイッチング装置では、主エミッタ端子と、ゲート駆動回路３１との間がケーブル及びバスバーで接続されて、結線の閉ループが比較的大きくなっていたことから、特に有効である。

また、本実施の形態では、第２エミッタ端子８及び第３エミッタ端子９に、それらの間の電圧降下（実質的に主電流）に基づいて半導体スイッチング素子の動作を制御するゲート駆動回路３１（制御回路）が電気的に接続されている。したがって、正確に検出された電流に基づいて、半導体スイッチング素子２を動作させることができることから、半導体スイッチング装置の動作の安全性を高めることができる。

なお、以上のように構成された半導体スイッチング装置において、パッケージ１内に設けられたゲート駆動回路３１をさらに備えるものであってもよい。このような構成によれば、半導体スイッチング素子２を安全に動作させることが可能な構成について小型化・軽量化を図ることができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１パッケージ、２半導体スイッチング素子、２ａコレクタ電極、２ｃエミッタ電極、４主コレクタ端子、５主エミッタ端子、６第２コレクタ端子、８第２エミッタ端子、９第３エミッタ端子、１１主エミッタ配線、１２第１配線、１３第２配線、２１浮遊成分、２２電流検出器、３１ゲート駆動回路。

Claims

パッケージと、
前記パッケージ内に設けられ、コレクタ電極及びエミッタ電極を有する半導体スイッチング素子と、
前記コレクタ電極及び前記エミッタ電極を外部に導出する端子であって、前記パッケージ内部の浮遊インダクタンス成分及び浮遊抵抗成分による通電時の電圧降下を反映する主コレクタ端子及び主エミッタ端子と、
前記電圧降下を反映せずに、前記コレクタ電極及び前記エミッタ電極の間の電圧を検出することが可能な第２コレクタ端子及び第２エミッタ端子と、
前記主エミッタ端子と前記第２エミッタ端子との間の前記電圧降下を検出することが可能な、前記第２エミッタ端子に隣り合って設けられた第３エミッタ端子と
を備える、半導体スイッチング装置。
パッケージと、
前記パッケージ内に設けられ、コレクタ電極及びエミッタ電極を有する半導体スイッチング素子と、
前記コレクタ電極及び前記エミッタ電極を外部に導出する端子であって、前記パッケージ内部の浮遊インダクタンス成分及び浮遊抵抗成分による通電時の電圧降下を反映する主コレクタ端子及び主エミッタ端子と、
前記電圧降下を反映せずに、前記コレクタ電極及び前記エミッタ電極の間の電圧を検出することが可能な第２コレクタ端子及び第２エミッタ端子と、
前記主エミッタ端子と前記第２エミッタ端子との間の前記電圧降下を検出することが可能な、前記第２エミッタ端子の近傍に設けられた第３エミッタ端子と
を備え、
前記主エミッタ端子、前記第２及び第３エミッタ端子は、前記パッケージ表面に設けられ、
前記第３エミッタ端子は、
前記主エミッタ端子よりも前記第２エミッタ端子に近接して設けられている、半導体スイッチング装置。
請求項１または請求項２に記載の半導体スイッチング装置であって、
前記第２及び第３エミッタ端子は、同軸端子またはコネクタ端子に設けられている、半導体スイッチング装置。
請求項１乃至請求項３のいずれかに記載の半導体スイッチング装置であって、
前記エミッタ電極と前記主エミッタ端子との間の配線である主エミッタ配線から前記第２エミッタ端子に分岐する配線と、前記主エミッタ配線から前記第３エミッタ端子に分岐する配線とは互いに近接して設けられている、半導体スイッチング装置。
請求項１乃至請求項３のいずれかに記載の半導体スイッチング装置であって、
前記エミッタ電極と前記主エミッタ端子との間の配線である主エミッタ配線から前記第２エミッタ端子に分岐する配線と、前記主エミッタ配線から前記第３エミッタ端子に分岐する配線とは互いにツイストされて、ツイスト配線を構成している、半導体スイッチング装置。
請求項１乃至請求項３のいずれかに記載の半導体スイッチング装置であって、
前記エミッタ電極と前記主エミッタ端子との間の配線である主エミッタ配線から前記第２エミッタ端子に分岐する配線と、前記主エミッタ配線から前記第３エミッタ端子に分岐する配線とはラミネートされて、ラミネート配線を構成している、半導体スイッチング装置。
請求項１乃至請求項６のいずれかに記載の半導体スイッチング装置であって、
前記第２エミッタ端子及び前記第３エミッタ端子に電流検出器が電気的に接続される、半導体スイッチング装置。
請求項１乃至請求項７のいずれかに記載の半導体スイッチング装置であって、
前記第２エミッタ端子及び前記第３エミッタ端子に、それらの間の前記電圧降下に基づいて前記半導体スイッチング素子の動作を制御する制御回路が電気的に接続されている、半導体スイッチング装置。
請求項８に記載の半導体スイッチング装置であって、
前記パッケージ内に設けられた前記制御回路をさらに備える、半導体スイッチング装置。
請求項１乃至請求項９のいずれかに記載の半導体スイッチング装置であって、
前記半導体スイッチング素子は、
ＩＧＢＴ，ＭＯＳＦＥＴ，サイリスタ，ＧＴＯサイリスタ，ＧＣＴサイリスタ及びダイオードの少なくともいずれか１つを含む、半導体スイッチング装置。