JP5655844B2

JP5655844B2 - 半導体装置およびその製造方法

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Publication number: JP5655844B2
Application number: JP2012247939A
Authority: JP
Inventors: 渡邉　健一; 健一渡邉; 信裕三沢; 大塚　敏志; 敏志大塚
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-11-09
Filing date: 2012-11-09
Publication date: 2015-01-21
Anticipated expiration: 2027-03-30
Also published as: JP2013030819A

Description

本発明は一般に半導体装置に係り、特に耐湿リングを有する半導体装置およびその製造方法に関する。

一般に半導体装置の製造技術では、シリコンウェハなどの半導体基板上に半導体素子を多数、行列状に形成し、さらにかかる半導体基板をスクライブラインに沿って切断することにより、個々の半導体素子が形成された半導体チップを、半導体装置として得ている。

このような半導体チップでは、その切断面において半導体装置を構成する半導体層や絶縁層、金属層などが露出されるため、かかる切断面を介した大気中の水分の半導体装置中への侵入を抑制するため、その周辺部に、半導体装置中の多層配線構造と同じ層構造の耐湿リングが形成されるのが一般的である。

特開２００４−４７５７５号公報特開２００４−１３４４５０号公報特開２００４−７９５９６号公報特開２００３−２７３０４３号公報特開２００４−１１９４６８号公報特開２００５−２１７４１１号公報特開２００５−２６００５９号公報特開２００４−２９６９０４号公報特開２００６−１１４７２３号公報

図１は、シリコン基板１１上に形成された本発明の関連技術による半導体素子の一部を示す平面図、図２はかかる半導体素子の、耐湿リングを含む部分断面図を示す。

図１を参照するに、シリコン基板１１上には素子領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが、一点鎖線で示したスクライブラインにより画成されており、各々の素子領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄは、耐湿リング１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの内側に、それぞれの半導体素子を構成する回路領域１３を含んでいる。図示の例では、素子領域１１Ａに回路領域１３が形成されているが、同様な回路領域は、他の素子領域１１Ｂ〜１１Ｄのいずれにも形成されている。

さらに図１の構成では、前記素子領域１１Ａ〜１１Ｄの各々には、対応する耐湿リング１２Ａ〜１２Ｄの外側で、かつ一点鎖線で示したスクライブラインの内側に、スクライブ時のクラック伝播を遮断するため、保護溝部１４Ａ〜１４Ｄのいずれかが形成されている。

そこで、図１の平面図において、前記一点鎖線で示したスクライブラインに沿ってシリコン基板１１を切断することにより、個々の半導体装置が、半導体チップの形で分離される。

図２は、このようにして得られた半導体装置１０の断面図を示す。

図２を参照するに、前記半導体素子１０は、素子分離領域１５Ｉおよびトランジスタ１５Ｔｒが形成されたシリコン基板１５上に形成されており、前記トランジスタ１５ＴｒはＳｉＮ膜１７Ａにより覆われており、前記シリコン基板１５上には、前記トランジスタ１５ＴｒおよびＳｉＮ膜１７Ａを覆って、各々シリコン酸化膜よりなる層間絶縁膜１６Ａ，１６Ｂ，・・・１６Ｇを、間にシリコン窒化膜１７Ｂ，１７Ｃ・・・１７Ｆを交互に挟んで積層した構成の多層配線構造が形成されている。

図示の例では、前記層間絶縁膜１６Ａ中にはWなどよりなるビアパターン１６ａＲが前記耐湿リング１２Ａに対応して、前記シリコン基板１５の表面にコンタクトして連続的に形成されており、また前記回路領域１３にビアプラグ１６ａが、前記トランジスタ１５Ｔｒの拡散領域１５ａ，１５ｂを覆うシリサイド層１５ｃ，１５ｄにコンタクトして形成されている。

さらに前記層間絶縁膜１６Ｂ中にはＣｕパターン１６ｂＲが前記耐湿リング１２Ａに対応して、前記ビアパターン１６ａＲにコンタクトしてシングルダマシン法により、連続的に形成されており、また前記回路領域１３にはＣｕ配線パターン１６ｂが、前記Ｗビアパターン１６ａＲにコンタクトして、やはりシングルダマシン法により形成されている。

さらに前記層間絶縁膜１６Ｃ中にはＣｕパターン１６ｃＲが前記耐湿リング１２Ａに対応して、その下の前記Ｃｕパターン１６ｂＲにコンタクトしてシングルまたはデュアルダマシン法により連続的に形成されており、また前記回路領域１３にはビアプラグを有するＣｕ配線パターン１６ｃが、前記Ｃｕ配線パターン１６ｂにコンタクトして、やはりシングルまたはデュアルダマシン法により形成されている。

さらに前記層間絶縁膜１６Ｄ中にはＣｕパターン１６ｄＲが前記耐湿リング１２Ａに対応して、その下の前記Ｃｕパターン１６ｃＲにコンタクトして、シングルまたはデュアルダマシン法により連続的に形成されており、また前記回路領域１３にはビアプラグを有するＣｕ配線パターン１６ｄが、前記Ｃｕ配線パターン１６ｃにコンタクトして、やはりシングルまたはデュアルダマシン法により形成されている。

さらに前記層間絶縁膜１６Ｅ中にはＣｕパターン１６ｅＲが前記耐湿リング１２Ａに対応して、その下の前記Ｃｕパターン（図示せず）にコンタクトしてデュアルダマシン法により連続的に形成されており、また前記回路領域１３にはビアプラグを有するＣｕ配線パターン１６ｅが、前記Ｃｕ配線パターン（図示せず）にコンタクトして、やはりデュアルダマシン法により形成されている。

さらに前記層間絶縁膜１６Ｆ中にはＣｕパターン１６ｆＲが前記耐湿リング１２Ａに対応して、その下の前記Ｃｕパターン１６ｅＲにコンタクトしてデュアルダマシン法により連続的に形成されており、また前記回路領域１３にはビアプラグを有するＣｕ配線パターン１６ｆＲが、その下の対応するＣｕ配線パターン１６ｅにコンタクトして、やはりデュアルダマシン法により形成されている。

さらに前記層間絶縁膜１６Ｇ中にはＷパターン１６ｇＲが前記耐湿リング１２Ａに対応して、その下の前記Ｃｕパターン１６ｆＲにコンタクトしてダマシン法により連続的に形成されており、また前記回路領域１３にＷビアプラグ１６ｇが、前記Ｃｕ配線パターン１６ｆにコンタクトして、やはりダマシン法により形成されている。

ここで、前記Ｃｕ配線パターン１６ｂ〜１６ｆおよびＣｕパターン１６ｂＲ〜１６ｆＲは、Ｔａなどのバリアメタル膜により覆われており、また前記Ｗビアプラグ１６ａ，１６ｇおよびＷパターン１６ａＲ，１６ｇＲは、ＴｉＮなどのバリア膜により覆われていることに注意すべきである。

さらに前記層間絶縁膜１６Ｇ上には、前記耐湿リングに対応してＴｉ／ＴｉＮ構造の密着膜により挟持されたＡｌパターン１８Ａが、前記Ｗパターン１６ｇＲにコンタクトして形成され、また前記ビアプラグ１６ｇ上に、同様な構造のパッド電極１８Ｂが、前記ビアプラグ１６ｇにコンタクトして形成されている。

さらに前記Ａｌパターン１８Ａおよびパッド電極１８Ｂは、前記層間絶縁膜１６Ｇ上において高密度プラズマＣＶＤ法により堆積されたシリコン酸化膜１８により覆われ、さらにその上に、ＳｉＮ膜よりなるパッシベーション膜１９が形成されている。前記パッシベーション膜１９およびシリコン酸化膜１８中には、前記パッド電極１８Ｂを露出する開口部１９Ａが形成される。

図２の構成では、矢印で示すように図中左側端部においてダイシングソーによるスクライブが行われるが、その際のクラック伝播を阻止するため、前記耐湿リングの外側には、先に図１で説明した保護溝部１４Ａが形成されている。

一方、図２の構成の半導体装置では、図中左側端部が大気曝露されるため、図３に示すように、層間絶縁膜１６Ａ〜１６Ｆのうち、耐湿リング１２Ａの外側の部分には水分が侵入するが、このような水分の、回路領域１３への侵入は前記耐湿リング１２が阻止しており、このため耐湿リング１２の負荷が大きく、腐食しやすい問題を有している。耐湿リング１２の一部に欠陥が発生すると、水分はその部分を伝って、半導体装置内部に侵入する。図３では、破線で囲んだ、耐湿リング１２Ａを構成するＣｕパターン１６ｃＲに、このような欠陥が生じている。

このような耐湿リング１２の負荷の問題は、特に層間絶縁膜１６Ａ〜１６Ｆとして、密度の低い低誘電率膜、いわゆるＬｏｗ−Ｋ膜を使った場合に特に顕著となる。

図４は、このような耐湿リングの負荷を軽減する、本発明の関連技術による半導体装置の構成を示す。ただし図５中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図４を参照するに、図４の構成では、前記保護溝部１４Ａがシリコン基板１５の表面まで到達するように深く形成され、さらにその表面を覆ってＳｉＮパッシベーション膜１９が連続して形成されている。

その結果、前記層間絶縁膜１６Ａ〜１６Ｆ、および層間絶縁膜１６Ｇは、それぞれの端部が連続してＳｉＮパッシベーション膜により覆われており、前記耐湿リングへの負荷は実質的に軽減され、半導体装置の信頼性が向上すると期待される。

しかし、前記図４の構造を形成しようとすると、層間絶縁膜１６Ａ〜１６Ｇよりなる積層体中に深い溝１４Ａを形成する必要があり、特にレジストパターンをマスクにパターニングを行う場合、パターニング精度に問題が生じることがある。

また前記ＳｉＮパッシベーション膜１９は、応力を蓄積した膜であり、特に前記層間絶縁膜１６Ａ〜１６Ｆが低誘電率膜である場合、密着力が低下し、剥離しやすい問題が生じる。

かかるパッシベーション膜１９を、高密度プラズマＣＶＤ法により形成されたシリコン酸化膜により形成することも考えられようが、特に前記層間絶縁膜１６Ａ〜１６Ｆが有機系の低誘電率膜、あるいは有機基を多く含む低誘電率膜の場合、成膜時の酸素雰囲気により前記層間絶縁膜が侵食される恐れがあり、かかる手法を適用することは困難であると考えられる。

さらに図４の構成では、前記パッシベーション膜１９が応力を蓄積したＳｉＮ膜より構成される場合、スクライブ時の破断が前記パッシベーション膜１９を伝って、耐湿リング１２Ａより内側の回路領域１３に到達し、半導体装置の信頼性を低下させる恐れがある。

半導体装置は、活性素子が形成された素子領域を有する基板と、前記基板上に形成され、多層配線構造を含む積層体と、前記積層体中に、前記素子領域を囲んで連続的に延在する耐湿リングと、前記積層体中、前記耐湿リングの外側に、前記耐湿リングに沿って連続的に、前記基板の表面に達して形成された保護溝部と、前記保護溝部の底面の第１の部分及び前記保護溝部の前記素子領域側の第１の側壁面に連続して形成され、前記保護溝部の底面の第２の部分を露出し、前記保護溝部の前記素子領域とは反対側の第２の側壁面とは分離して位置する保護膜と、を有し、前記保護溝部の前記第１の側壁面と前記保護膜との間に形成され、ＳｉとＣを主成分とする界面膜を有する。

他の側面によれば半導体装置の製造方法は、活性素子が形成された素子領域を有する基板上に、前記素子領域を囲んで位置する耐湿リングと多層配線構造とを含む積層体と、前記耐湿リングの外側の前記積層体に、前記耐湿リングを連続して囲み、前記基板に達する保護溝部を形成する工程と、前記保護溝部の側壁面上及び底面上に保護膜を形成する工程と、前記保護溝部に形成された前記保護膜の一部を除去して、前記基板を露出する工程と、を有する。

本発明によれば、基板上に多層配線構造を構成する積層体を有する半導体装置において、耐湿リングの外側に、基板面に到達して形成される深い保護溝部を形成することにより、前記耐湿リング内側の半導体装置主要部をダイシング時のクラックから保護することができる。その際、かかる保護溝部の少なくとも内壁面を保護膜により覆うことにより、かかる保護溝部側壁面からの半導体素子中への水分の侵入を阻止することができる。

特にかかる多層配線構造が、低誘電率層間絶縁膜の積層により構成される場合、保護膜形成時に前記保護溝部側壁面において露出している層間絶縁膜端面が侵食される恐れがあるが、本発明によれば、かかる側壁面をＳｉとＣを主成分とする界面膜により覆うことにより、かかる保護膜形成時の溝部側壁面の侵食の問題を回避することが可能となる。

また本発明によれば、前記保護溝部を前記積層体中に形成する場合、前記積層体表面に形成された金属パターンをハードマスクとして保護溝部形成を行うことにより、シリコン基板表面に到達する深い溝部であっても、所望の保護溝部形成を安定して行うことができる。

さらに本発明によれば、前記保護膜を、前記保護溝部の外側側壁面あるいは保護溝部の外側において除去することにより、前記半導体装置をスクライブ工程により切り離す場合にも、クラックが、歪みを蓄積した保護膜を伝播して半導体装置内部に侵入するのが抑制され、半導体装置の製造歩留まりを向上させることが可能となる。

本発明の関連技術による半導体ウェハ表面の一部を示す平面図である。本発明の関連技術による半導体装置の一部を示す断面図である。本発明の他の関連技術による半導体装置の一部を示す断面図である。本発明の他の関連技術による半導体装置の一部を示す断面図である。本発明の第１の実施形態による半導体装置の構成を示す断面図である。図５の半導体装置の製造工程を説明する図（その１）である。図５の半導体装置の製造工程を説明する図（その２）である。図５の半導体装置の製造工程を説明する図（その３）である。図５の半導体装置の製造工程を説明する図（その４）である。図５の半導体装置の製造工程を説明する図（その５）である。図５の半導体装置の製造工程を説明する図（その６）である。図５の半導体装置の一変形例を示す断面図である。本発明の第２の実施形態による半導体装置の製造工程を説明する図（その１）である。本発明の第２の実施形態による半導体装置の製造工程を説明する図（その２）である。本発明の第２の実施形態による半導体装置の製造工程を説明する図（その３）である。本発明の第２の実施形態の一変形例を示す図である。本発明の第２の実施形態の他の変形例を示す図である。本発明の第３の実施形態による半導体装置の構成を示す図である。図１１の半導体装置の一変形例を示す図である。図１１の半導体装置の一変形例を示す図である。本発明の第４の実施形態による半導体装置の構成を示す図である。図１４の半導体装置の一変形例を示す図である。本発明の第５の実施形態による半導体装置の構成を示す図である。

図５は、本発明の第１の実施形態による半導体装置２０の構成を示す。

図５を参照するに、前記半導体装置２０は、素子分離領域２５Ｉおよびトランジスタ２５Ｔｒが形成されたシリコン基板２５上に形成されており、前記トランジスタ２５ＴｒはＳｉＮ膜２７Ａにより覆われており、前記シリコン基板２５上には、前記トランジスタ１５ＴｒおよびＳｉＮ膜２７Ａを覆って、層間絶縁膜２６Ａ，２６Ｂ，・・・，２６Ｇを、間にＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜２７Ｂ，２７Ｃ・・・２７Ｆを交互に挟んで積層した構成の、多層配線構造を含む積層体が形成されている。

図示の例では、前記層間絶縁膜２６Ａ中にはWなどよりなるビアパターン２６ａＲが耐湿リング２２Ａに対応して、前記シリコン基板２５の表面にコンタクトして連続的に形成されており、また前記耐湿リング２２Ａで囲まれた回路領域２３に、ビアプラグ２６ａが、前記トランジスタ２５Ｔｒの拡散領域２５ａ，２５ｂを覆うシリサイド層２５ｃ，２５ｄにコンタクトして形成されている。

さらに前記層間絶縁膜２６Ｂ中にはＣｕパターン２６ｂＲが前記耐湿リング２２Ａに対応して、前記ビアパターン２６ａＲにコンタクトしてシングルダマシン法により、連続的に形成されており、また前記回路領域２３にはＣｕ配線パターン２６ｂが、前記Ｗビアパターン２６ａにコンタクトして、やはりシングルダマシン法により形成されている。

さらに前記層間絶縁膜２６Ｃ中にはＣｕパターン２６ｃＲが前記耐湿リング２２Ａに対応して、その下の前記Ｃｕパターン２６ｂＲにコンタクトしてデュアルダマシン法により連続的に形成されており、また前記回路領域２３にはビアプラグを有するＣｕ配線パターン２６ｃが、前記Ｃｕ配線パターン２６ｂにコンタクトして、やはりシングル又はデュアルダマシン法により形成されている。

さらに前記層間絶縁膜２６Ｄ中にはＣｕパターン２６ｄＲが前記耐湿リング１２Ａに対応して、その下の前記Ｃｕパターン２６ｃＲにコンタクトして、シングルまたはデュアルダマシン法により連続的に形成されており、また前記回路領域２３にはビアプラグを有するＣｕ配線パターン２６ｄが、前記Ｃｕ配線パターン２６ｃにコンタクトして、やはりデュアルダマシン法により形成されている。

さらに前記層間絶縁膜２６Ｅ中にはＣｕパターン２６ｅＲが前記耐湿リング２２Ａに対応して、その下の前記Ｃｕパターン（図示せず）にコンタクトしてデュアルダマシン法により連続的に形成されており、また前記回路領域２３にはビアプラグを有するＣｕ配線パターン２６ｅが、前記Ｃｕ配線パターン（図示せず）にコンタクトして、やはりデュアルダマシン法により形成されている。

さらに前記層間絶縁膜２６Ｆ中にはＣｕパターン２６ｆＲが前記耐湿リング２２Ａに対応して、その下の前記Ｃｕパターン２６ｅＲにコンタクトしてデュアルダマシン法により連続的に形成されており、また前記回路領域２３にはビアプラグを有するＣｕ配線パターン２６ｆが、その下の対応するＣｕ配線パターン２６ｅにコンタクトして、やはりデュアルダマシン法により形成されている。

さらに前記層間絶縁膜２６Ｇ中にはＷパターン２６ｇＲが前記耐湿リング２２Ａに対応して、その下の前記Ｃｕパターン２６ｆＲにコンタクトしてダマシン法により連続的に形成されており、また前記回路領域２３にはＷビアプラグ２６ｇが、前記Ｃｕ配線パターン２６ｆにコンタクトして、やはりダマシン法により形成されている。

ここで、前記Ｃｕ配線パターン２６ｂ〜２６ｆおよびＣｕパターン２６ｂＲ〜２６ｆＲは、Ｔａ膜あるいはＴａ／ＴａＮ積層膜などのバリアメタル膜により覆われており、また前記Ｗビアプラグ２６ａ，２６ｇおよびＷパターン２６ａＲ，２６ｇＲは、ＴｉＮなどのバリア膜により覆われていることに注意すべきである。

さらに前記層間絶縁膜２６Ｇ上には、前記耐湿リングに対応してＴｉ／ＴｉＮ構造の密着膜により挟持されたＡｌパターン２８Ａが、前記Ｗパターン２６ｇＲにコンタクトして形成され、また前記ビアプラグ２６ｇ上に、同様な構造のパッド電極２８Ｂが、前記ビアプラグ２６ｇにコンタクトして形成されている。図示の例では、前記層間絶縁膜２６Ｇは、シリコン酸化膜より形成されている。

さらに前記Ａｌパターン２８Ａおよびパッド電極２８Ｂは、前記層間絶縁膜２６Ｇ上において高密度プラズマＣＶＤ法により堆積されたシリコン酸化膜２８により覆われ、さらにその上に、ＳｉＮ膜よりなるパッシベーション膜２９が、例えばプラズマＣＶＤ法により形成されている。前記パッシベーション膜２９およびシリコン酸化膜２８中には、前記パッド電極２８Ｂを露出する開口部２９Ａが形成される。

前記層間絶縁膜２６Ａ〜２６Ｆとしては、登録商標ＦｌａｒｅやＳｉＬＫなどの名称で市販の炭化水素系絶縁膜、有機あるいは無機シロキサン膜、あるいはこれらの多孔質膜を使うことができる。これらの層間絶縁膜は、プラズマＣＶＤ法あるいは塗布法により形成できる。前記層間絶縁膜２６Ａ〜２６Ｄは、例えば２００〜４００ｎｍ程度の膜厚に形成され、前記層間絶縁膜２６Ｅ，２６Ｆは、例えば４００〜６００ｎｍ程度の膜厚に形成される。

その際、本実施形態では、前記積層体中、前記耐湿リング２２Ａの外側に、前記シリコン基板２５の表面に到達する保護溝部２４Ａが、先の図１の保護溝部１４Ａと同様に、前記耐湿リング２２Ａに沿って連続的に形成されており、前記シリコン酸化膜２８およびパッシベーション膜２９は、かかる保護溝部２４Ａの内壁面、底面および外壁面を連続して覆っている。

また前記保護溝部２４Ａは、前記層間絶縁膜２６Ａ〜２６Ｇを積層した積層体を、レジストパターンをマスクとしたドライエッチングを、前記シリコン基板２５の表面が露出するまで実行することにより、形成される。

さらに本実施形態では、前記シリコン酸化膜２８と前記保護溝部２４Ａの内壁面、底面および外壁面の間に、ＳｉＣ界面膜２８Ｉが、プラズマＣＶＤ法により、５〜２００ｎｍの膜厚に形成されている。

かかる界面膜２８Ｉを形成することにより、前記シリコン酸化膜２８を前記保護溝部２４Ａの内壁面、底面および外壁面に形成する際に、前記内壁面あるいは外壁面に露出されている低誘電率層間絶縁膜２６Ａ〜２６Ｆの損傷を抑制することができる。

なお前記界面膜２８Ｉとしては、組成がＳｉＣの膜に限定されることはなく、ＳｉとＣを主成分とする、例えばＳｉＣＨ膜やＳｉＯＣ膜、ＳｉＯＣＨ膜などであっても、界面膜の成膜時に前記低誘電率層間絶縁膜２６Ａ〜２６Ｆの損傷を抑制できるものであれば、使うことができる。

前記界面膜２８ＩをＳｉＣ膜より形成する場合には、例えば原料としてテトラメチルシランを供給し、これを３５０〜４００℃の基板温度においてプラズマ励起するプラズマＣＶＤ法により形成することができる。

このように、本実施形態によれば、前記保護溝部２４Ａの表面、すなわち内側側壁面、底面および外側側壁面、に高密度プラズマＣＶＤ法により前記シリコン酸化膜２８を形成するに先立って、前記保護溝部２４Ａの表面を界面膜２８Ｉにより連続して覆うことにより、前記シリコン酸化膜２８形成時における前記保護溝部２４Ａ表面の酸素ラジカルおよびイオンによる損傷が抑制される。前記界面膜２８Ｉの形成は、酸素の少ない条件で行われるため、前記層間絶縁膜２６Ａ〜２６Ｆの前記保護溝部２４Ａにおける露出端面の損傷は実質的に生じない。

また、かかるシリコン酸化膜２８をＳｉＮパッシベーション膜２９の直下に形成することにより、応力を蓄積しやすいＳｉＮパッシベーション膜２９の剥離を抑制することが可能となる。

図示の例では、図中、左端がスクライブされており、端面が大気露出しているが、大気中の水分は主に前記保護溝部２４Ａにおいて前記ＳｉＮパッシベーション膜２９により阻止され、耐湿リング２２Ａの負荷が大きく軽減される。

以下、図６Ａ〜６Ｇを参照しながら、前記半導体装置２０の製造工程を説明する。

図６Ａを参照するに、活性素子２５Ｔｒが形成されたシリコン基板２５上には、前記層間絶縁膜２６Ａ〜２６Ｇを積層した積層体が形成されており、前記積層体中には、前記耐湿リング２２Ａに対応して、ＷあるいはＣｕパターン２６ａＲ〜２６ｇＲを積層した構造が形成され、最上部にＡｌパターン２８Ａが形成されている。また前記積層体中には、前記回路領域２３中の多層配線構造に対応して、ＷあるいはＣｕパターン２６ａ〜２６ｇを積層した構造が形成され、図６Ｂの工程において、前記耐湿リング２２Ａの外側に、前記シリコン基板２５を露出するように、保護溝部２４Ａが、ＣＦ系ガスおよびＯ₂，Ａｒ等の混合ガスをエッチングガスとしたドライエッチングにより、形成される。図６Ｂの工程において前記ドライエッチング工程は、前記積層体表面のうち、前記保護溝部２４Ａの形成領域を除き、レジストマスクにより保護した状態で実行される。

前記図６Ｂの工程では、前記保護溝部２４Ａの形成に伴って前記層間絶縁膜２６Ａ〜２６Ｆが前記保護溝部２４Ａにおいて大気曝露され、前記層間絶縁膜２６Ａ〜２６Ｆは、スクライブ前の状態であるにもかかわらず、前記耐湿リング２２Ａの外側において吸湿するが、図６Ｃの工程において、前記図６Ｂの構造は脱水処理され、さらに前記図６Ｂの構造上に前記ＳｉＣ膜２８Ｉが、先に説明したプラズマＣＶＤ法により、先に説明した膜厚で形成される。前記ＳｉＣ膜２８Ｉの膜厚が５ｎｍ以下になると、前記ＳｉＣ膜２８Ｉの界面膜としての効果が得られず、また前記ＳｉＣ膜２８Ｉの膜厚が２００ｎｍ以上になると、処理時間が不必要に長くなってしまう。

次に図６Ｄの工程において前記図６Ｃの構造上に、前記シリコン酸化膜２８が、原料としてシランと酸素を使い、７００Ｗ程度のプラズマパワーで４００℃程度の基板温度において、４ｋＷ程度の基板バイアスを印加しながら、例えば１２００〜１５００ｎｍの膜厚に形成され、さらに図６Ｅの工程において前記図６Ｄの構造上に、前記ＳｉＮパッシベーション膜２９が、原料としてシランとアンモニアを使い、４００℃程度の基板温度において７５０Ｗ程度のプラズマパワーで、５００ｎｍの膜厚に形成される。

さらに図６Ｆの工程において、前記ＳｉＮパッシベーション膜２９中に、前記電極パッド２８Ｂを露出する開口部２９Ａが形成される。

さらに図６Ｆの工程の後、図１のスクライブラインに沿って前記シリコンウェハをスクライブすることにより、図５の半導体装置２０が得られる。

なお、前記ＳｉＮパッシベーション膜２９に十分な密着性が得られる場合には、前記シリコン酸化膜２８を前記保護溝部２４Ａを形成する前に成膜し、前記保護溝部２４Ａに対応して基板２５に達する溝が形成された後、図７に示すようにＳｉＮパッシベーション膜２９を、前記保護溝部２４Ａにおいて直接に前記界面膜２８Ｉに接して形成することも可能である。
［第２の実施形態］
次に本発明の第２の実施形態を、図８Ａ〜８Ｃを参照しながら説明する。ただし図８Ａ〜８Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

先の実施形態では、図６Ｂの工程において前記保護溝部２４Ａをドライエッチングにより形成するのに、レジストプロセスを使っていたが、このように深い保護溝部２４Ａを形成しようとすると、ドライエッチング時間が長くなり、特に層間絶縁膜の数が多い半導体装置では、レジストパターンが長時間のドライエッチングに耐えられなくなる問題が生じる。

本実施形態は、このような多層配線構造中の層間絶縁膜の数が多く、前記保護溝部２４Ａの形成に長時間を要する場合を想定したものであり、図８Ａに示すように、前記最上層のシリコン酸化膜２６Ｇ上に、前記保護溝部２４Ａの形成領域を画成するように、Ａｌパターン２８Ｃおよび２８Ｄを、前記Ａｌパターン２８Ａおよび２８Ｂと同時に、同一のマスクを使って形成し、かかるＡｌパターン２８Ｃおよび２８Ｄをハードマスクに、前記層間絶縁膜２６Ａ〜２６Ｇの積層体を、前記パターン２８Ｃおよび２８Ｄの間においてドライエッチングし、前記保護溝部２４Ａを形成する。

本実施形態では、次に図８Ｂの工程において前記図８Ａの構造を脱水処理後、前記界面膜２８Ｉを、先の図６Ｃの工程と同様にして形成し、さらに図８Ｃの工程において、前記パッシベーション膜２９が、前記界面膜２８Ｉ上に、先の図６Ｅの工程と同様にして形成される。なお図８Ｃは、さらに半導体装置がスクライブされた状態を示している。

かかる構成によれば、先にも説明したように前記保護溝部２４Ａが安定して形成され、例えば前記保護溝部２４Ａを形成するドライエッチングプロセスが側方に進行し、耐湿リング２２Ａを露出してしまうなどの問題を回避することができる。

図８Ａ〜８Ｃでは、ＳｉＮパッシベーション膜２９が前記界面膜２８Ｉに直接に接している場合を説明したが、本実施形態はかかる特定の場合に限定されるものではなく、前記界面膜２８ＩとＳｉＮパッシベーション膜２９の間に高密度プラズマＣＶＤ法により形成された、前記シリコン酸化膜２８と同様なシリコン酸化膜が介在する場合についても、同様に有効である。

このように前記Ａｌパターン２８Ｃおよび２８Ｄを形成しても、マスク枚数が増えることはなく、半導体装置の製造工程が複雑になることはない。

図９は、前記図８Ａの一変形例を示す。

図９を参照するに、本実施形態では前記Ａｌパターン２８Ａが図８（Ａ）のＡｌパターン２８Ｄを兼用しており、これにより、図９中、矢印Ｗで示すように、チップサイズを、図８（Ａ）の場合に比べて減少させることができる。

図１０は、前記図８Ａの別の変形例を示す。

図１０を参照するに、本実施形態では、前記保護溝部２４Ａの外側に、ＣｕあるいはＷパターン２６ａＰ〜２６ｂＰの積層よりなる、前記耐湿リング２２Ａと同様な別の耐湿リング２２Ｂが形成されており、前記Ａｌパターン２８Ｃが、前記耐湿リング２２Ｂの最上部パターンとして形成されている。

かかる構成でも、前記Ａｌパターン２８Ａおよび２８Ｃをマスクとしてドライエッチングを行うことにより、前記保護溝部２４Ａの形状を正確に制御することが可能となる。

このような別の耐湿リング２２Ｂは、前記耐湿リング２２Ａと同時に形成でき、工程数が増加することはない。また、前記保護溝部２４Ａより外側に耐湿リングが存在することで、界面伝播するクラックは、かかる追加の耐湿リング構造により、その進行が抑制される。
［第３の実施形態］
図１１は、本発明の第３の実施形態による半導体装置４０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１１を参照するに、本実施形態では、前記ＳｉＮパッシベーション膜２９が前記保護溝部２４Ａの内側側壁面および底面を直接に覆っているが、前記パッシベーション膜２９のうち、前記溝部２４Ａの外側側壁面を覆う部分が、前記溝部２４Ａを形成するのに使われたマスクデータをスクライブライン方向にわずかにずらして形成したマスクパターンを使い、前記溝部２４Ａを形成するのと同様なドライエッチング工程を行うことにより、除去されている。またかかるドライエッチング工程の結果、図１１の例では、前記保護溝部２４Ａの外側側壁面に、段部２４ａが形成されている。

かかる構成により、前記半導体装置をスクライブ工程により分離する際に、クラックが歪みを蓄積したＳｉＮパッシベーション膜２９を使って耐湿リング２２Ａ内側の回路領域に侵入するのが阻止される。

また、本実施形態では、前記保護溝部２２ＡにおけるＳｉＮパッシベーション膜２９の除去工程を、前記パッド電極２８Ｂを露出する開口部２９Ａの形成工程と同時に行うことにより、マスク枚数の増加を回避することができる。その場合、前記開口部２９Ａではエッチングは、前記パッド電極２２Ｂが露出した時点で実質的に停止し、保護溝部２４Ａの外側側壁面においてのみ、エッチングがさらに進行する。

図１１の例では、前記層間絶縁膜２６Ａ〜２６Ｆがシリコン酸化膜よりなり、前記ＳｉＮパッシベーション膜２９が前記保護溝部２４Ａにおいて前記層間絶縁膜２６Ａ〜２６Ｆと直接に接しているが、先に図５あるいは図７で説明したように、前記層間絶縁膜２６Ａ〜２６Ｆが、ＳｉＯ2よりも比誘電率が低い低誘電率膜である場合、前記保護溝部２４Ａにおいて前記ＳｉＮパッシベーション膜２９と保護溝部表面の間にシリコン酸化膜２８と界面膜２８Ｉ、あるいは界面膜２８Ｉを介在させるのが好ましい。

図１２は、前記図１１の一変形例であり、前記保護溝部２４Ａの外側側壁面の一部に前記ＳｉＮパッシベーション膜が残留している場合を示す。

本実施形態は、このような場合をも含むものである。

さらに図１３は、前記図１１の他の変形例であり、前記保護溝部２４Ａ外側の側壁面をエッチングする際に、ＳｉＮパッシベーション膜２９の一部が残って突出部を形成した場合を示す。

本実施形態は、このような場合をも含むものである。
［第４の実施形態］
図１４は、本発明の第４の実施形態による半導体装置６０の構成を示す。

図１４を参照するに、本実施形態では、前記ＳｉＮパッシベーション膜２９が前記保護溝部２４Ａの内側側壁面、底面および外側側壁面を連続して覆っており、前記層間絶縁膜２６Ａ〜２６Ｇの積層体表面のうち、前記溝部２４Ａの外側において、開口部２９Ｂが、前記開口部２９Ａと同時に、前記保護溝部２４Ａを囲むように連続的に形成されている。

かかる構成により、前記半導体装置のスクライブ工程において前記ＳｉＮパッシベーション膜２９にクラックが発生しても、クラック伝播は前記開口部２９Ｂにより阻止され、耐湿リング２２Ａ内側の回路領域に侵入することがない。

図１４は、前記半導体装置がスクライブされる前の状態を示しているが、前記開口部２９Ｂより、前記積層体のうち、前記保護溝部２４Ａ外側の部分に水分の侵入が生じているのがわかる。またこの部分は、スクライブ時にも大気曝露され、水分が侵入するが、前記保護溝部２４Ａの内側では、前記ＳｉＮパッシベーション膜２９により、水分の侵入が阻止され、耐湿リング２２Ａの負荷が大きく軽減される。

図１４の例では、前記層間絶縁膜２６Ａ〜２６Ｆがシリコン酸化膜よりなり、前記ＳｉＮパッシベーション膜２９が前記保護溝部２４Ａにおいて前記層間絶縁膜２６Ａ〜２６Ｆと直接に接しているが、先に図５あるいは図７で説明したように、前記層間絶縁膜２６Ａ〜２６Ｆが、ＳｉＯ2よりも比誘電率が低い低誘電率膜である場合、前記溝部２４Ａにおいて前記ＳｉＮパッシベーション膜２９と保護溝部表面の間にシリコン酸化膜２８と界面膜２８Ｉ、あるいは界面膜２８Ｉを介在させるのが好ましい。

図１５は、前記図１４の一変形例であり、前記積層体上に前記開口部２９Ｃに対応してＡｌパターン２８Ｅが、前記Ａｌパターン２８Ａおよび２８Ｂと同時に、前記保護溝部２４Ａを連続して囲むように形成されている。

本実施形態では、前記開口部２９Ｃを形成する際に、該当部位に前記Ａｌパターン２８Ｅが形成されているため、前記開口部２９Ｃを形成するドライエッチングがかかるＡｌパターン２９Ｃで停止し、積層体内部に深く侵入することがない。

また前記積層体のうち、前記保護溝部外側の部分は、スクライブ前の状態では水分の侵入が生じない。
［第５の実施形態］
図１５は本発明の第５の実施形態による半導体装置８０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１５を参照するに、本実施形態では、シリコン基板２５上に層間絶縁膜２６Ａ〜２６Ｇの積層により形成された積層体中、前記耐湿リング２２Ａの外側に形成された保護溝部２４Ａが、ＳｉＮパッシベーション膜２９により連続的に覆われており、さらにかかるパッシベーション膜２９上に、前記保護溝部２４Ａを充填するように、水溶性樹脂等の樹脂層３０が形成されている。

本実施形態では、かかる樹脂層３０を形成した状態でシリコンウェハのスクライブを実行するため、クラックのエネルギがかかる樹脂層３０により吸収され、回路部分２３へのクラック伝播が抑制される。

なおかかる樹脂層３０は、図１５の構成に限定されるものではなく、先に説明した全ての実施形態について適用可能である。

以上、本発明を好ましい実施形態について説明したが、本発明かかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

１０，２０，４０，６０半導体装置
１１Ａ〜１１Ｄ素子領域
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，２２Ａ耐湿リング
１３，２３回路領域
１４Ａ，２４Ａ保護溝部
１５，２５半導体基板
１５Ｔｒ，２５Ｔｒトランジスタ
１５ａ，１５ｂ，２５ａ，２５ｂ拡散領域
１５ｃ，１５ｄ，２５ｃ，２５ｄシリサイド層
１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，１６Ｅ，１６Ｆ，１６Ｇ，２６Ａ、２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２６Ｆ層間絶縁膜
１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ配線パターン、ビアプラグ
１６ａＲ，１６ｂＲ，１６ｃＲ，１６ｄＲ，１６ｅＲ，１６ｆＲ，１６ｇＲ，２６ａＲ，２６ｂＲ，２６ｃＲ，２６ｄＲ，２６ｅＲ，２６ｆＲ耐湿リングパターン
１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７Ｆエッチングストッパ膜
１８，２８シリコン酸化膜
１８Ａ，２８Ａ，２８Ｃ，２９Ｄ，２８ＥＡｌパターン
１８Ｂ，２８ＢＡｌパッド電極
１９，２９ＳｉＮパッシベーション膜

Claims

活性素子が形成された素子領域を有する基板と、
前記基板上に形成され、多層配線構造を含む積層体と、
前記積層体中に、前記素子領域を囲んで連続的に延在する耐湿リングと、
前記積層体中、前記耐湿リングの外側に、前記耐湿リングに沿って連続的に、前記基板の表面に達して形成された保護溝部と、
前記保護溝部の底面の第１の部分及び前記保護溝部の前記素子領域側の第１の側壁面に連続して形成され、前記保護溝部の底面の第２の部分を露出し、前記保護溝部の前記素子領域とは反対側の第２の側壁面とは分離して位置する保護膜と、
を有し、
前記保護溝部の前記第１の側壁面と前記保護膜との間に形成され、ＳｉとＣを主成分とする界面膜を有することを特徴とする半導体装置。
前記保護膜は、前記第２の側壁面を露出して形成されたことを特徴とする請求項１に記載の半導体装置。
前記保護溝部は、前記第２の側壁面に段部を有することを特徴とする請求項１に記載の半導体装置。
前記段部の面上に、前記保護膜が形成されていないことを特徴とする請求項３記載の半導体装置。
活性素子が形成された素子領域を有する基板上に、前記素子領域を囲んで位置する耐湿リングと多層配線構造とを含む積層体と、前記耐湿リングの外側の前記積層体に、前記耐湿リングを連続して囲み、前記基板に達する保護溝部を形成する工程と、
前記保護溝部の側壁面上及び底面上に保護膜を形成する工程と、
前記保護溝部に形成された前記保護膜の一部を除去して、前記基板を露出する工程と、
を有することを特徴とする半導体装置の製造方法。
前記基板を露出する工程は、前記保護膜の一部を除去しつつ、前記保護溝部の外側の前記側壁面を構成する前記積層体の一部を除去することを特徴とする請求項５に記載の半導体装置の製造方法。