JP5553478B2 - ナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子及びその製造方法 - Google Patents

ナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子及びその製造方法 Download PDF

Info

Publication number
JP5553478B2
JP5553478B2 JP2008032320A JP2008032320A JP5553478B2 JP 5553478 B2 JP5553478 B2 JP 5553478B2 JP 2008032320 A JP2008032320 A JP 2008032320A JP 2008032320 A JP2008032320 A JP 2008032320A JP 5553478 B2 JP5553478 B2 JP 5553478B2
Authority
JP
Japan
Prior art keywords
nanowire
layer
semiconductor
nanoparticle
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008032320A
Other languages
English (en)
Other versions
JP2008211208A (ja
Inventor
サンシグ キム
チャンジュン ユン
ドンヨン ジョン
ドンヒョク ヨム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intellectual Discovery Co Ltd
Original Assignee
Intellectual Discovery Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020070018259A external-priority patent/KR100885193B1/ko
Priority claimed from KR1020070018271A external-priority patent/KR100850905B1/ko
Application filed by Intellectual Discovery Co Ltd filed Critical Intellectual Discovery Co Ltd
Publication of JP2008211208A publication Critical patent/JP2008211208A/ja
Application granted granted Critical
Publication of JP5553478B2 publication Critical patent/JP5553478B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5664—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using organic memory material storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6893—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode wherein the floating gate has multiple non-connected parts, e.g. multi-particle floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/697—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having trapping at multiple separated sites, e.g. multi-particles trapping sites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/123—Nanowire, nanosheet or nanotube semiconductor bodies comprising junctions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/17—Memory cell being a nanowire transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/18—Memory cell being a nanowire having RADIAL composition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は非揮発性のメモリー電子素子及びその製造方法に関するもので、トンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着されるようにする。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を組んでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングされるようにする。本発明は上述されたナノワイヤーとナノ粒子の特性を利用して低電圧で動作可能であり、そして動作速度を増加させられるナノワイヤーとナノ粒子を利用した非揮発性のメモリー電子素子及びその製造方法に関するものである。
半導体分野において経済、産業発展を主導しているDRAMを主とするメモリー市場がデジタルカメラ、携帯電話などのモバイル事業とIT技術の発達で多様なメモリー製品を要としている。
その中で最近需要が爆発的に増えているフラッシュメモリー市場の場合、毎年急成長していて、今後メモリー市場の大部分を占めることが望まれている。最近発展されるIT機器の性能を裏づけるために現在のフラッシュメモリの短所を補完する情報貯蔵能力と動作速度が優秀である低価の次世代非揮発性メモリー技術に対する研究が急迫される状況である。
これは今後の経済、産業発展の成長の動力になると判断され、このような技術の開発が遅れると世界で必要とする需要を満足し難くなる。従って、現在のフラッシュメモリー構造の問題点を補完したナノワイヤーのフローティングゲートメモリー素子の場合、既存の工程をそのまま適応できて、早いうちに商用化が可能だと判断されるから関連研究が速く行うだろう。
現在のフラッシュメモリーの場合、高い動作電圧を必要していてセルの大きさが小さくなるときいろんな問題点があって大きさを減らすのに限界を見せている。現在のフラッシュメモリーの場合program/erase電圧が10V以上でCMOS駆動電圧と比べて見ると非常に大きい。
この理由はプログラムするときはChannel-Hot-Electron(CHE)の注入によりフローティングゲート(floating gate)へ電子が移動し,eraseするときにはhigh-field-assisted tunneling(Fowler-Nordheim tunneling)によって再び放電して直接トンネリングする場合(3-4V)よりもっと高い電圧を要求している。
したがって、直接トンネリング可能でプログラム/消去時間を早くするために超薄膜の酸化膜を形成するべきでこういう場合現在トンネリング層に使用されているSiO2薄膜の特性がもっとも重要である。
但し、SiO2薄膜のいろんな欠陥が 漏洩 経路を形成してフローティングゲートの電子がチャンネルへ漏れ出すのを防ぎ難しい実情である。こういう問題点を解決するためにトンネリング層の欠陥を除去するのも大切な問題になっている。
一方、現在のフラッシュメモリはDRAMに比べて直接度が優れていて大容量の貯蔵媒体として注目されているがもっと早く発展しているIT機器の性能を裏づけるために優れた情報貯蔵能力と低電圧でも動作速度が速い次世代非揮発性メモリーの開発が切迫になっている実情である。
そして、フラッシュメモリの容量を増えるためにメモリーシェルの大きさを減らことであるが、シェルの大きさを減らすためにトンネリング層の厚さを最小化させることで、その厚さが小さいほどプログラム/消去電圧を低められる。
しかし、現在のフラッシュメモリの場合、プログラム/消去電圧が９〜１２V程度でCMOS及びDRAM駆動電圧と比べると非常に大きい。こんなに大きい電圧で幾度のプログラム/消去過程を通じると薄いトンネリング層が破壊され、フローティングゲートの電荷がチャンネルへ漏れながらその機能を喪失する。
そして,既存のフラッシュメモリー素子の電荷貯蔵層はフィルム形態の連続的薄膜から構成されたのである。しかし、トンネリング層の一部分が破壊された場合、電荷貯蔵層にある電荷らが損傷されたトンネリング層を通過してチャンネルへ流れ込む。
プログラム/消去回数が増えるほどトンネリング層が自然にいろんな損傷を受けるので素子を長持ちできない短所があった。
このような問題点を防ぐためにもっと厚いトンネリング層と絶縁物層を利用することであるがこれは素子の直接度を下げ、高いプログラム/消去電圧を必要とする問題がある。
本発明は上記のような既存メモリーが持っている問題点を解決するための提案であり、ナノワイヤーを包むために形成されるトンネリング層表面に上記ナノワイヤーとトンネリング層を包むためのナノ粒子を形成してナノワイヤー−ナノ粒子メモリー素子を構成する。このとき、電荷の移動に使用されるチャンネルをナノワイヤーを利用して小さく減らして直接度を向上させ、優れた電荷伝送能力を持つナノワイヤーを使用してトンネリング特性を向上させる。そしてナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供するのをその目的にする。
そして非揮発性メモリー素子に使用されるゲート構造を既存の一次元の平面的な平面(plannar)構造から,オメガ,及びシリンダー形態(cylindrical)などのゲート構造形態に変更してゲート構造の変化による素子のオン/オフ特性,サブスレッシュホールド スウィング効果及び移動図(mobility)を極大化させてもっと速い動作特性および低動作電圧を持たせて素子の製作工程をボトムアップ方式に変更、製作して既存のトップダウン方式の製作工程よりもっと簡単に、製作費用もダウンするナノワイヤーナノ粒子メモリー電子素子およびその製作方法を提供することをその目的とする。
上記のような目的に達成するために本発明によるナノワイヤーチャンネルとナノ粒子フローティングゲートノードを具備した非揮発性メモリ電子素子は揮発性メモリ電子素子において、基板の上部に形成されたソース及びドレーン電極と；上記ソース及びドレーン電極を上記基板から浮揚された状態或いは基板に吸着された状態に連結された半導体ナノワイヤー複合体及び；上記ナノワイヤー複合体を包むように形成するべきで、上記ソース及びドレーン電極間の基板上部に形成されるゲート電極を含むことを特徴とする。
ここで、上記半導体複合体は半導体ナノワイヤーと；上記半導体ナノワイヤーを包むように形成されたトンネリング層と；上記トンネリング層表面に吸着されるナノ粒子から成られ、上記トンネリング層を包むように形成された電荷貯蔵層及び；上記電荷貯蔵層を包むように形成された絶縁物層を含むことを特徴とする。
そして、上記半導体ナノワイヤーの代わりに炭素ナノチューブ或いは有機チューブからなることを特徴とする。
また、上記半導体ナノワイヤーはSi,Ge,GaN,BN,InP,GaAs,GaP,Si3N4,SiO2,SiC,ZnO及びGa203中から選ばれたあるひとつの成分或いは混合物から成られた郡から選ばれたのを特徴にする。
そして、上記ナノ粒子はHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,ZnO,PbTe,PbSe,PbS,Ag,Au,Pt,Ti,Co,W,Ni及びFe中から選ばれたあるひとつの成分からなることを特徴とする。
また、上記ナノ粒子はHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,ZnO,PbTe,PbSe,PbS,Ag,Au,Pt,Ti,Co,W,Ni及びFe中から選ばれたあるひとつの成分から成られたコアと；上記コアの上にSiO2酸化物或いはTiO2の酸化物或いは上記コアよりエネルギーギャップが大きい半導体ナノ粒子から成られたシェルを含んでなるコアシェルの構造であることを特徴とする。
そして上記トンネリング層及び絶縁物層はAl2O3,HfO2,SiO2,MgO,ZrO2,BaO,SrTiO3,La2O3,HfSiO4,ZrSiO4,CaO,LaAlO3,SrO,CaO及び有機絶縁物中のあるひとつからなられたのを特徴にする。
一方、本発明によるナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子は揮発性メモリ電子素子の製造方法は半導体ナノワイヤー複合体を形成する段階と上記半導体ナノワイヤー複合体上にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してナノワイヤーの真ん中の部分に電極形成する段階；上記ナノワイヤー複合体／ゲート構造の試料をSiO2が形成されたシリコン、半導体ガラス及びプラスチック基板の中か選ばれた基板の上に塗布する段階；及び上記シリコン基板の上部にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してソース電極とドレーン電極を上記ナノワイヤー両端に形成する段階を含むのを特徴にする。
ここで、上記半導体ナノワイヤー複合体の形成段階は半導体ナノワイヤー上に原子層蒸着法、スッパタリング（sputtering),CVD中から選ばれたあるひとつの方法を利用してトンネリング層をコーティングする段階と；上記トンネリング層上に電荷貯蔵層を構成するナノ粒子を吸着させる段階及び；上記ナノ粒子上に原子層蒸着法、スパッタリング、CVD中から選ばれたあるひとつの方法を利用して絶縁物層をコーティングする段階を含むのを特徴にする。
そして、上記半導体ナノワイヤー複合体の形成段階はコアシェル構造のナノ粒子をナノワイヤー上に吸着させる段階と；上記コアシェル構造のナノ粒子上に原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法を利用して絶縁物層をコーティングする段階を含むことを特徴とする。
一方、本発明にまた違う実施例による揮発性メモリ電子素子製造方法はシリコン、半導体 ガラス及びプラスチック基板の中から選ばれた基板の上部にHMDS(Hexamethyldisilazane)層を塗布して半導体ナノワイヤーを上記HMDSの上に形成させる段階；上記半導体ナノワイヤーが形成されたHMDS層の上部の上記半導体ナノワイヤーの両端にソース電極とドレーン電極を形成する段階；上記半導体ナノワイヤーを包むように原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法でトンネリング層を形成する段階、上記トンネリング層を包むように形成するべきで，上記半導体ナノワイヤーと異種の金属ナノ粒子を上記トンネリング層の表面に形成させて電荷蓄積層を形成する段階、上記電荷蓄積層を包むように原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法で絶縁物層を形成させる段階、上記ソース電極とドレーン電極間の上記絶縁物層の上にゲート電極を形成する段階を含むことを特徴とする。
ここで、上記半導体ナノワイヤーの形成段階は、熱の蒸発法によって半導体ナノワイヤーが半導体基板の上に成長させられることを特徴とする。
そして、上記半導体ナノワイヤーの形成段階は、エッチング方法によって半導体基板をエッチングする段階を含むことを特徴とする。
そして、上記電荷蓄積層を形成する段階は、上記トンネリング層の表面に熱の蒸着方法を利用して金属ナノフィルムをコーティングする段階と；急速熱処理機(RTA)で上記金属ナノフィルムを加熱して金属ナノ粒子を形成する段階を含むことを特徴とする。
そして、上記金属ナノフィルムをコーティングする段階は金属ナノフィルムを２〜１０ｎｍ間の厚さにコーティングするのを特徴にする。
そして、上記金属ナノ粒子の形成段階は上記金属ナノフィルムを２５０℃〜４５０℃間の温度で５〜３０秒間加熱することを特徴とする。
一方、本発明にまた違う実施例による揮発性メモリ電子素子製造方法は半導体ガラス及びプラスチック基板の中から選ばれた基板の上部に成長された半導体ナノワイヤーの表面に原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法を利用してトンネリング層をコーティングする段階、上記半導体ナノワイヤーの表面にコーティングされたトンネリング層に電荷貯蔵層を構成するナノ粒子を吸着させる段階；上記電荷貯蔵層を構成するナノ粒子上に原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法を利用して絶縁物層をコーティングする段階、上記半導体ナノワイヤーの表面にコーティングされたトンネリング層に電荷貯蔵層を構成するナノ粒子を吸着させる段階；上記電荷貯蔵層を構成するナノ粒子上に原子層蒸着法、スパッタリング,CVD中から選ばれたある一つの方法を利用して絶縁物層をコーティングする段階；上記半導体、ガラス及びプラスチック基板の中から選ばれた基板の上部にHMDS(Hexamethyldisilazane)層を塗布して、上記トンネリング層、電荷貯蔵層及び絶縁物層が順次的に表面に形成された上記半導体ナノワイヤーを上記HMDS上に形成させる段階；上記半導体ナノワイヤーが形成された
HMDS層の上部の上記半導体ナノワイヤーの両端にソース電極とドレーン電極を形成する段階；上記ソース電極とドレーン電極間の上記絶縁物層の上にゲート電極を形成する段階を含むことを特徴とする。
ここで、上記半導体ナノワイヤーの成長段階はSi或いはAl203物質から成られた基板の上に半導体ナノワイヤーを成長させることを特徴とする。
そして、上記ナノ粒子を吸着させる段階は上記成長されたナノワイヤーが付いている基板を分散溶液に浸してから超音波を利用して上記ナノワイヤーを分散させる段階と；上記ナノワイヤーの分散水溶液とナノ粒子が入っている分散水溶液を混合する段階と；超音波を利用して上記ナノワイヤーに上記ナノ粒子を吸着させる段階を含むことを特徴とする。
ここで、上記分散水溶液は蒸留水、アルコール、メチル・アルコール及びアセトンの中で選ばれたある一つを使用することを特徴とする。
そして、上記ナノ粒子を吸着させる段階は上記半導体ナノワイヤーをナノ粒子が入っている溶液に混合させてナノ粒子を吸着させることを特徴とする。
また、上記ナノ粒子を吸着させる段階は、上記半導体ナノワイヤーにLPCVD方法でSi層を蒸着してからウェット式エッチング法(wet etching)でpoly-Siナノ粒子を生成させることを特徴とする。
そして、上記ソース電極とドレーン電極の形成段階は第1フォトレジストを塗布してフォトリソグラフィ法を利用して複数個の第1空間部を形成する段階と；上記第1空間部及び第1フォトレジストの上に金属層を積層して上記第1フォトレジスト及び上記HMDS層を除去して上記半導体ナノワイヤーの両端にソース電極とドレーン電極を形成する段階を含むことを特徴とする。
そして、上記トンネリング層及び絶縁物層の形成段階はAl203,HfO2及びSiO2物質中のある一つを原子層蒸着法で形成することを特徴とする。
また、上記トンネリング層及び絶縁物層をAl2O3に形成する場合、前駆体としてはTMA(Trimethylauminum)とH20が使用させることを特徴とする。
そして、上記トンネリング層は５〜３０ｎｍの間の厚さに形成することを特徴とする。そして、上記絶縁物層は１０〜６０ｎｍの間の厚さに形成することを特徴とする。
そして、上記半導体ナノワイヤーを形成する段階は上記半導体ナノワイヤーの代わりに炭素ナノチューブ(CNT)或いは有機チューブを形成することを特徴とする。
また、上記ゲート電極の形成段階は上記絶縁物層と上記ソース及び上記ドレーン電極が形成されている基板の上部に第2フォトレジストを塗布してフォトリソグラフィ法を利用して上記ソース及び上記ドレーン電極の間に第2空間部を形成する段階と；
上記第2空間部及び第2フォトレジストの上に金属層を積層して上記第2フォトレジストを除去してゲート電極を形成する段階を含むことを特徴とする。
上記のような構成及び望まれる実施例を持つ本発明であるナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した非揮発性のメモリー電子素子及びその製造方法によるとトンネリング層が表面に蒸着された半導体ナノワイヤーとナノ粒子を上記半導体ナノワイヤーの表面に蒸着されたトンネリング層に吸着されるようにして、電荷移動チャンネルに使われる上記半導体ナノワイヤーと異種のナノ粒子を電荷貯蔵層に利用するナノワイヤー−ナノ粒子メモリー素子を構成することで、電荷の移動に使われるチャンネルをナノワイヤーを利用して小さくして直接度を向上させ、優秀な電荷転送能力を持つナノワイヤーを使って低ゲート動作電圧でも素子の動作が可能にし、トンネリング層及び絶縁物層の厚さを減して素子の直接度を向上させたナノワイヤー−ナノ粒子メモリー電子素子及びその製造方法を提供する。
そして非揮発性のメモリー電子素子に使われるゲートの構造を既存の一次元平面的なplannar構造でトップ,オメガ,シリンダー形態等のゲート構造の形態に変更してゲート構造の変化によって素子のオン/オフ特性、サブスレッシュホールド スウィング効果及びmobilityを極大化させてより速い動作特性及び低動作電圧を持たせ、電子素子の製作工程をボトムアップ方式で製作して既存のトップダウン方式より容易に、費用も少ないナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
そしてナノワイヤーを求める方法を熱成長法、及びエッチング方法を利用して求めて多種のナノワイヤーを獲得する方法を提供する。ナノ粒子をナノワイヤーに吸着する方法をナノ粒子金属急速熱処理、ナノワイヤーナノ粒子溶液混合法、超音波処理法、ナノ粒子のイオンを注入して熱処理方法、ナノワイヤーに電圧を加えてナノ粒子を吸着させる方法、電気噴射装備の二重ノズル及び化学的エッチング法を提供する。
以下、本発明の具体的な構成及び作用について図面及び実施例を参照して詳しく説明する。
図１は本発明によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の概念を概略的に示したものであり、図２は本発明の望ましい実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の断面図である。図３は上記図２の“A”部分を拡大した断面図である。
図１ないし図３を参照すると本発明によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子は半導体,ガラス或いはプラスチック基板10の上部に形成されたソース及びドレーン電極31、33と上記ソース及びドレーン電極31、33を上記半導体、ガラス或いはプラスチック基板10から浮揚された状態或いは基板上部に吸着された半導体ナノワイヤー複合体40及及び上記ナノワイヤー複合体40を包むように形成され、上記ソース及びドレーン電極31、33のシリコン基板10上部に形成されたゲート電極35を含んで構成される。
ここで、上記ナノワイヤー複合体40は半導体ナノワイヤー41と上記半導体ナノワイヤー41を包むように形成されたトンネリング層42とトンネリング層42表面に吸着されたナノ粒子からなり、トンネリング層42を包むように形成された電荷貯蔵層43及び,電荷貯蔵層43を包むように形成された絶縁物層44を含んで構成される。
以下,本発明の製造方法について実施例を参照しながら詳しく説明する。
本発明の第１実施例によるナノワイヤー-ナノ粒子非揮発性メモリー電子素子の製造方法は半導体ナノワイヤー複合体を形成する段階と上記半導体ナノワイヤー複合体にフォトリソグラフィ(photolithography)とか電子ビームリソグラフィ(e-beam lithography)方式を利用してナノワイヤーの真ん中部分にゲート電極を形成する段階と上記ナノワイヤー複合体/ゲート電極構造の試料をSiO2が形成されたシリコン基板、半導体基板、ガラス或いはプラスチック基板に塗布する段階及び上記基板上部にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してソース電極とドレーン電極を上記ナノワイヤー両端に形成する段階を含んで構成される。
ここで、半導体ナノワイヤー複合体を形成する段階は半導体ナノワイヤー上に原子層蒸着法で塗布した絶縁物(insulating material),有機絶縁物(organic insulating material)及びsputter,化学気相堆積（Chemical vapor deposition）：CVD）方法で塗布した絶縁物層を利用してトンネリング層をコーティングする段階と上記トンネリング上に電荷貯蔵層を構成するナノ粒子を吸着させる段階及び上記ナノ粒子上に原子蒸着法(Atomic layer Deposition)で塗布した絶縁物,有機絶縁物及びスパッタ方法で塗布した絶縁物層をコーティングする段階を含むのを特徴にする。
そして、上記半導体ナノワイヤーはZnO,GaN,SiC,SnO2,GaP,BN,InP,Si3N4,GaAs及びSi中の一つであるナノワイヤー,或いはその混合物からできた群から選ばれた半導体ナノワイヤーである。
そして,上記トンネリング層はAl2O3であり、上記AlとOの前駆体はTMA(Trimethylaluminum)とH2Oであり、１〜１０ｎｍ程度の厚さで均一に蒸着されて上記半導体ナノワイヤーの上に一定の厚さでオメガ形態及びシリンダー形態に形成できる。
上記トンネリング層はSiO2であり、１〜１０ｎｍ程度の厚さで均一に蒸着されて上記半導体ナノワイヤーの上に一定の厚さでオメガ形態及びシリンダー形態に形成できる。
上記トンネリング層は有機絶縁物層であり、１〜１０ｎｍ程度の厚さで均一に蒸着されて上記半導体ナノワイヤーの上に一定の厚さでオメガ形態及びシリンダー形態に形成できる。
そして,上記電荷貯蔵層はHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,PbTe,PbSe,PbS,Au,Pt,Co,W,Ni及びFe中のひとつからできたナノ粒子とかCVD或いはスパッタ或いは蒸発器（Evaporator）を利用して形成されたSi,Au,Pt,Co,W,Ni及びFe中のひとつからできたナノ粒子かもしれない。
上記のような製造方法により形成されたナノワイヤー-ナノ粒子非揮発性メモリー電子素子についてより詳しく記述すると以下のようである。
電気炉(furnace)CVD方法で成長させたナノワイヤー、及び半導体基板にエッチング(etching)方法を利用して食刻して製作したナノワイヤーなどを利用して合成されたZnO,GaN,Si,GaAsなどの半導体ナノワイヤーに原子層蒸着法で塗布した絶縁物、有機物を利用した有機絶縁物及びスパッタ,CVD方法で塗布した絶縁物層を一定の厚さで均一に蒸着して上記半導体ナノワイヤーにナノワイヤー上部にだけ蒸着するトップ形態、ナノワイヤーの大部分を一定に蒸着するオメガ形態及びナノワイヤー全体を一定に蒸着するシリンダー形態にトンネリング層を形成する。図４はこの方法で形成された多種の半導体ナノワイヤー上に形成されたAl2O3酸化膜のTEMの写真である。
そして、トンネリング層が形成された半導体ナノワイヤーを化学ウェット式法によって製造されたHgTe,CdTeなどの半導体やAu,Co,Niなどの金属ナノ粒子が分散さてた溶媒に数秒〜数分間浸してから乾燥させてナノワイヤー周囲にナノ粒子を吸着させて電荷貯蔵層を形成する。図5は上記のような方式から形成されたZnOナノワイヤー周囲のHgTeナノ粒子接合を見せるTEMの写真である。
そして、トンネリング層と電荷貯蔵層が形成された半導体ナノワイヤーを再び原子層蒸着法で塗布した絶縁物層、有機絶縁物層及びスパッタ方法で塗布した絶縁物層をコーティングする段階を利用して１５〜３０ｎｍ厚さの絶縁物層を形成する。
そして、フォトリソグラフィとか 電子ビームリソグラフィ方式を利用して半導体ナの線複合体の真ん中部分にゲート電極を形成するのである。
そして、上記のような方式で形成された半導体ナノワイヤー複合体/ゲート電極構造の試料をアルコール或いはメチル・アルコールの様な溶媒を利用して分散してから溶媒の滴下,スピンコーティング,LB方法などを利用してSiO2が形成されたシリコン基板、絶縁層画形成された半導体基板、ガラス基板、或いはプラスチック基板（図示せず）上部に塗布する。
そして、上記シリコン基板上部にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してソースとドレーン電極を半導体ナノワイヤーの両端に形成してナノワイヤー-ナノ粒子非揮発性メモリー電子素子を製作する。
図６はコアシェル構造のナノ粒子を利用したナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の断面図である。図６に示したように本発明によるコアシェル構造を持つ非揮発性のメモリー電子素子は化学ウェット式法によって製造されたHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,PbTe,PbSe,PbS,Au,Pt,Co,W,Ni及びFe中の一つからできたナノ粒子をコア(core,431)にして、SiO2酸化物或いはTiO2酸化物或いはコア(core,431)よりエネルギーギャップが大きい半導体ナノ粒子をシェル(shell,432)にするコアシェル構造になる。
上記のようなコアシェル構造は半導体ナノワイヤー周囲にトンネリング層を形成しなくてHgTe/CdTe,Au/SiO2などのコアシェル構造のナノ粒子を半導体ナノワイヤーに直接吸着させて上記実施例１のような後続工程を行って非揮発性メモリー電子素子を製作できる。
次は、添付された図7aないし図7gを参照して本発明の第2実施例によるナノワイヤー-ナノ粒子非揮発性メモリー電子素子の製造工程について説明する。
先ず、図7aを参照して見るとシリコン、半導体、ガラス或いはプラスチック基板10上部に第1フォトレジスト51の接着力を高めるためにHMDS(Hexamethyldisilazane;21)膜を形成して半導体ナノワイヤー(nanowire,41)をHMDS膜上部に撒いてから第1フォトレジスト51を塗布して露光及び現象過程を通じて数umないし数十nmほどの幅になるように電極部分用レジストパターンをナノワイヤー周囲に形成する。即ち、フォトレジスト法を利用して
後述する ソース及びドレーン電極が形成する第1空間部（図示せず）を形成させる。一方、上記シリコン、半導体、ガラス及びプラスチック基板10と上記HMDS膜21の間にはSiO2及び絶縁物絶縁膜20をより形成させられる。
ここで上記半導体ナノワイヤー41が上記HMDS(Hexamethyldisilazane;21)膜上に形成されるが、場合によって上記半導体ナノワイヤーの代わりに炭素ナノチューブ或いはガラスチューブが上記HMDS(Hexamethyldisilazane;21)膜上に形成される。上記半導体ナノワイヤー41はSi,Ge,GaN,BN,InP,GaAs,GaP,Si3N4,SiO2,SiC,ZnO,GaAs及びGa2O3の中でいずれの成分からできたのが望まれるのである。
上記半導体ナノワイヤー41は熱の蒸発法によりシリコン基板上で成長させる方法を通じて求められたのである。上記成長して作られた半導体ナノワイヤー41は水溶液から分散されてから上記HMDS(Hexamethyldisilazane;21)膜の上に撒かれる。
それから、上記第1空間部及び第1フォトレジスト51の上に金属層を積層してから上記第1フォトレジスト51及び上記HMDS(Hexamethyldisilazane;21)膜を除去する。すると、図7bに示したように半導体ナノワイヤー41の両端にソース電極31とドレーン電極33が形成される。上記ソース及びドレーン電極31,33を形成させる金属層はチタンTi金(Au)が順次的に積層されて形成されるのである。
それから図7cないし図7eに示したように半導体ナノワイヤー複合体40を形成する。これについて具体的に説明すると以下のようである。
図7cに示したように上記半導体ナノワイヤー41を包むようにトンネリング層42を形成する。上記トンネリング層42はAl2O3,HfO2,SiO2及び有機絶縁物の中であるひとつを利用して原子層蒸着法、CVD,及びスパッタなどの方法によって形成される。この状態で上記トンネリング42が外面に蒸着された上記半導体ナノワイヤー41はオメガ及びシリンダー形態を持つことができる。
上記のように原子層蒸着法によってトンネリング層42を形成するとき、アルミナ(Al2O3)を利用して上記トンネリング層42を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
半導体ナノワイヤー41を包むようにトンネリング層42を形成してから図７dに示したように、トンネリング層42を包むように電荷貯蔵層43を形成する。電荷貯蔵層43を形成する工程は半導体ナノワイヤー41と異種の金属ナノ粒子をトンネリング層42表面に形成させる工程である。
トンネリング層42の表面に金属ナノ粒子を構成させて電荷貯蔵層４３を構成する工程は先ずトンネリング層42の表面に熱の蒸着法を利用して金属ナノフィルムをコーティングする。それから急速熱処理機を利用して金属ナノフィルムを加熱することで金属ナノ粒子を形成させる。上記形成された金属ナノ粒子が電荷を貯蔵する電荷貯蔵層４３を構成する。
トンネリング層42の表面に熱が蒸着されてコーティングされる上記金属ナノフィルムの厚さは２ｎｍ〜１０ｎｍ程が望ましいことで、上記厚さを持つ金属ナノフィルムを２５０℃〜４５０℃の温度で5秒〜30秒間加熱して金属ナノ粒子を形成させる。この状態でトンネリング層42と電荷貯蔵層43が外面に蒸着された半導体ナノワイヤー41はトンネリング層４３を形成してからは図７eに図示したように、電荷貯蔵層43を包むように絶縁物層４４を形成させる。
絶縁物層44はAl2O3,HfO2,SiO2及び有機絶縁物の中である一つを利用して原子層蒸着法、CVD、及びスパッタ等の方法により形成される。この状態でトンネリング層42、電荷貯蔵層43及び絶縁物層44が外面に蒸着された半導体ナノワイヤー41はシリンダー形態を持つのである。
上記のように原子層蒸着法によって絶縁物層44を形成するとき、アルミナ(Al2O3)を利用して絶縁物層44を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
上記アルミナを蒸着して絶縁物層44を形成する工程は２５０℃〜３００℃で２００〜４００サイクルの間でコーティング過程ができるようにし、原子層蒸着法(ALD)の自己制御メカニズムによって電荷貯蔵層43の上部にアルミナが１０ｎｍ〜６０ｎｍほどの厚さで均一的に蒸着されるようにする。
それから図7fに示したように半導体ナノワイヤー複合体40と上記ソース及びドレーン電極31,33が形成されたシリコン基板10の上部に第2フォトレジスト52を塗布してフォトレジスト法を利用して上記ソース及びドレーン電極31,33の間に後述するゲート電極35が形成される第2空間部（図示せず）を形成させる。
その後、上記第2空間部及び第2フォトレジスト52の上に金属層を積層して第2フォトレジスト52を除去すると図7gに示したようにソースドレーン電極31,33の間にゲート電極35が形成される。ゲート電極35を形成する金属層はチタン(Ti)金(Au)が順次的に積層して形成される。
図8bは上記のような工程により製作された本発明であるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の平面写真である。図8bに示したようにソース及びドレーン電極31,33の間にナノワイヤー41が形成され、上記ソース及びドレーン電極31,33の間にゲート電極35が形成されている。ナノワイヤー41表面には順次的にトンネリング層42,ナノワイヤー41と異種の金属なの粒子から成られた電荷貯蔵層43及び絶縁物層44が蒸着、形成される。
次は図9を通じて図7aないし図7gの過程によって作られたナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の電気的特性を説明する。
図9に示したようにゲート電極に陽の電圧を加えたとき、ナノワイヤーを通じて流れている電荷がトンネリングされて電荷貯蔵層に貯蔵され、反対に陰の電圧を加えたとき、電荷貯蔵層に貯蔵された電荷が再びナノワイヤーへ流れ込むことを確認できるようになる。そして、ゲート電圧を段段大きくするほどナノワイヤーのチャンネルと電荷貯蔵層を移動する電荷の数が相対的に多くなり、電流の変化幅ももっと大きくなる現象を観察できる。
次に図10aないし図10gを参照して本発明の第3実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の製造工程について説明する。
ナノワイヤーの作り方法は二つに分けられる。先ず、基板の上部に半導体ナノワイヤーを成長させる。このように基板の上部に半導体ナノワイヤーを成長させるのは既存の方法のあるひとつに従わせる。但し、上記半導体ナノワイヤーが成長する基板はSi或いはAl2O3物質からできるのが望ましい。ナノワイヤーを作る別の方法で半導体基板にフォトリソグラフィ方法や電子ビームリソグラフィでパターンニング（patterning）をしてからエッチング方法を通じて半導体基板を一定の厚さと幅にエッチングさせてナノワイヤーを製作する。
上記のように基板の上に半導体ナノワイヤーを成長させてから上記成長された半導体ナノワイヤーの表面にAl2O3,HfO2,SiO2及び有機絶縁物の中である一つを利用して原子層蒸着法、CVD、及びスパッタなどの方法によってトンネリング層42を蒸着させる。
上記のように半導体基板をエッチングしてナノワイヤーを作ってから上記半導体ナノワイヤーを半導体基板,ガラス基板或いはプラスチック基板に転写してから配列する。それからナノワイヤーの表面にAl2O3,HfO2,SiO2及び有機絶縁物の中である一つを利用して原子層蒸着法、CVD、及びスパッタなどの方法によってトンネリング層42を蒸着させる。
トンネリング層42はアルミナ(Al2O3),HfO2及びSiO2物質中ある一つを利用して原子層蒸着法によって形成される。この状態でトンネリング層42が外面に蒸着された半導体ナノワイヤー41はシリンダー形態を持たれる。
上記のように原子層蒸着法によってトンネリング層42を形成するとき、アルミナ(Al2O3)を利用してトンネリング層42を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
上記アルミナを蒸着してトンネリング層42を形成する工程は250℃〜300℃で100〜200サイクルの間でコーティング過程ができるようにして原子層蒸着法(ALD)の自己制御メカニズムによって半導体ナノワイヤー41の上部にアルミナが5nm〜30nmほどの厚さで均一的に蒸着されるようにする。
上記のような工程により半導体ナノワイヤー41の表面にトンネリング層42を蒸着してから半導体ナノワイヤー41の表面にコーティングされたトンネリング層42に電荷貯蔵層43を構成するナノ粒子を吸着させる工程を行う。
半導体ナノワイヤーにナノ粒子を吸着させる工程は下記のような3つの方法により遂行できるのである。
図10aを参照して一番目の方法に比べて見ると成長した半導体ナノワイヤー41が付いている基板40aを分散水溶液に浸してから超音波を利用して半導体ナノワイヤー41を分散させる。このとき、半導体ナノワイヤー41の表面には上述したようにトンネリング層42が蒸着されている。
そして、トンネリング層42の表面に吸着されるナノ粒子を水溶液に浸してから超音波を利用して分散させる。上記ナノ粒子は電荷貯蔵層43に使用される。それから上記ナノワイヤー分散水溶液と上記ナノ粒子分散水溶液を超音波水槽で混ぜてから超音波を利用して上記ナノワイヤーに上記ナノ粒子が吸着させる。上記ナノワイヤー及びナノ粒子を分散させる分散水溶液は蒸留水、アルコール、メチル・アルコール及びアセトンの中のある一つからなることが望ましい。
図11はSiナノワイヤーとAuナノ粒子が異種接合されたナノ材料のTEM写真である。より具体的な実施例でメチル・アルコールに分散されているSiナノワイヤーと0.01MのHAuCl4溶液を混合して超音波を加えて安定させてから熱処理をすると上のようにSiナノワイヤーにAuナノ粒子が形成される。図11を通じてSiナノワイヤーの上にAuナノ粒子が吸着された姿を確認することができ、Auらの直径は8〜15nmほどで全体的に均一な大きさであることを確認できるのである。
二番目の方法は半導体ナノワイヤーをナノ粒子が入っている混合する簡単な方法でナノ粒子を吸着させられる。図12はZnOナノワイヤーをCdTeナノ粒子が巻いた溶液に混合して異種接合したナノ材料のＴＥＭ写真である。図13を通じてZnOナノワイヤーの表面にCdTeナノ粒子が比較的に均一に吸着されることがわかる。
三番目の方法では成長されたナノワイヤーに熱の蒸着法、CVD,スパッタ方法を通じてpoly-Siを薄く載せてからエッチングしてSiナノ粒子をナノワイヤーに蒸着する方法である。図16はZnOナノワイヤーに低圧力化学蒸着法(low pressure chemical vapor deposition)で成長されたpoly-Si層をエッチングして作り出したpoly-Siナノ粒子の姿である。
上記のような工程によって上記ナノワイヤーの表面に蒸着されたトンネリング層42の表面にナノ粒子を吸着させてから上記ナノワイヤーだけを分離させる。すると図10bに示したようにトンネリング層42とナノ粒子から構成された電荷貯蔵層43が順序に形成された半導体ナノワイヤー41を求められる。上記図10bに図示された半導体ナノワイヤーは分離された数多くのナノワイヤーの中で一つを図示したのである。
それから図10cに示したように電荷貯蔵層43を包むように絶縁物層44を形成させる。
絶縁物層44はアルミナ(Al2O3),HfO2及びSiO2物質の中である一つを利用して原子層蒸着法によって形成される。この状態でトンネリング層42、電荷貯蔵層43及び絶縁物層44が外面に蒸着された半導体ナノワイヤー41はシリンダー形態を持たれる。
上記のように原子層蒸着法によって絶縁物層44を形成するときアルミナ(Al2O3)を利用して絶縁物層44を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。

上記アルミナを蒸着してトンネリング層42を形成する上記絶縁工程は250℃〜300℃で200〜400サイクルの間でコーティング過程ができるようにして原子層蒸着法(ALD)の自己制御メカニズムによって電荷貯蔵層43の上部にアルミナが10nm〜40nmほどの厚さで均一的に蒸着されるようにする。
上述した工程について半導体ナノワイヤー41の表面にトンネリング層42、電荷貯蔵層43及び絶縁物層44を順次的に形成されてからは図10dに示したようにシリコン基板10の上部に第1フォトレジスト53の接着力を高めるためにHMDS膜を形成して、半導体ナノワイヤー(nanowire,41)をHMDS膜上部に撒いてから第1フォトレジスト53を塗布して露光及び現象過程を通じて数umないし数十nm程度の幅になるように、電極部分用レジストパターンをナノワイヤーの周囲に形成する。即ち、フォトレジスト法を利用して後述するソース及びドレーン電極が形成される第1空間部（図示せず）を形成させる。一方、シリコン基板10とHMDS膜21の間にはSiO2絶縁膜20をより形成させることができる。
ここで半導体ナノワイヤー41が上記HMDS(Hexamethyldisilazane;21)膜の上に形成されるが、場合によっては上記半導体ナノワイヤーの代わりに炭素ナノチューブ或いはガラスチューブが上記HMDS(Hexamethyldisilazane;21)膜の上に形成される。半導体のナノワイヤー41はSi,Ge,GaN,InP,GaAs,GaP,Si3N4,SiO2,SiC,ZnO及びGa2O3の中の一つの成分からできるのが望ましいのである。そして、半導体ナノワイヤー41は熱の蒸発法によってシリコン基板の上で成長させて求められるのである。
その後、上記第１空間部及び第1フォトレジスト53の上に金属層を積層して第1フォトレジスト53及びHMDS(Hexamethyldisilazane;21)膜を除去する。すると、図10eに示したように表面にトンネリング層42、電荷貯蔵層43及び絶縁物層44を順次的に形成された半導体ナノワイヤー41の両端にソース電極31とドレーン電極33が形成される。ソース及びドレーン電極31、33を形成させる金属層はチタン(Ti)金(Au)が順次的に積層されて形成される。
上記のように半導体ナノワイヤー41の両端にソース電極31とドレーン電極33が形成してからは図10fに示したように半導体ナノワイヤー複合体40とソース及びドレーン電極31、33を形成されているシリコン基板10の上部に第2フォトレジスト54を塗布してリソグラフィ法を利用して上記ソース及びドレーン電極31、33を後述するゲート電極35が形成される第2空間部(図示せず)を形成させる。
それから上記第2空間部及び第2フォトレジスト54の上に金属層を積層して第2フォトレジスト54を除去すると図10gに示したように上記ソース及びドレーン電極31、33の間にゲート電極35が形成される。ゲート電極35が形成させる金属層はチタン(Ti)金(Au)が順次的に積層されて形成される。
次は添付された図1４を通じて図10aないし図10gの過程によって作られたナノワイヤー-ナノ粒子非揮発性メモリー電子素子に対する電気的な特性を説明する。
次は図17を通じて図10aないし図10gの過程によって作られたナノワイヤー-ナノ粒子非揮発性メモリー電子素子に対する電気的な特性を説明する。
図1４の上部の図はドレーン−ソースの間の電圧による電流の変化をゲート電圧を変化させながら調査した図であり、図１４の下部はゲート電圧の変化による電流の変化に電圧を加える方向により電流値が違う姿でメモリー効果を見せるのである。
本発明によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の概念を概略的に示す。 本発明の望ましい実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の断面図である。 図２の“A”部分を拡大した断面図である。 本発明の実施例による多様なナノワイヤーの上にコーティングされたシリンダー状態のAl2O3酸化膜の透過電子顕微鏡(Transmission Electron Microscope:TEM)のイメージである。 本発明の実施例によるZnOナノワイヤー上に形成された絶縁物層にHgTeナノ粒子が接合された構造のTEMイメージである。 本発明の実施例によるコアシェル構造のナノ粒子を利用する半導体ナノワイヤー複合体の断面図である。 本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第２実施例による電荷移動層に使用される絶縁物層が形成されたナノワイヤーと上記ナノワイヤーに電荷貯蔵層に使用されるナノ粒子が形成されたナノワイヤー-絶縁物-ナノ粒子構造のTEMイメージである。 本発明の第２実施例により製作されたナノワイヤー-ナノ粒子非揮発性のメモリー電子素子の平面図である。 本発明の第２実施例により製作されたナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の電気的特徴のグラフである。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。 本発明の第３実施例による超音波処理の工程によってAuナノ粒子が接合されたSiナノワイヤーのTEMイメージである。 本発明の第３実施例による混合溶液を利用したCdTeナノ粒子が接合されたZnOナノワイヤーのTEMイメージである。 本発明の第３実施例による化学エッチングを利用してシリコン層をエッチングして作り出したpoly-Si層がZnOナノワイヤーに蒸着した姿の電子注視顕微鏡(scanning Electron Microscope:SEM)写真である。 本発明の第３実施例により製作されたナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の電気的特徴のグラフである。
符号の説明
10 基板
20 絶縁膜
31 ソース電極
33 ドレーン電極
35 ゲート電極
40 半導体ナノワイヤー複合体
41 半導体ナノワイヤー
42 トンネリング層
43 電荷貯蔵層
44 絶縁物層
51,53 第一フォトレジスト
52,54 第二フォトレジスト
60 超音波水槽

Claims (22)

  1. 基板の上部に形成されたソース電極及びドレイン電極と；
    上記ソース電極及び上記ドレイン電極を上記基板から浮揚した状態又は上記基板に吸着された状態で互いに連結された半導体ナノワイヤー複合体及び
    上記半導体ナノワイヤー複合体を包むように形成され、上記ソース電極及び上記ドレイン電極の間の基板の上部に形成されたゲート電極を含み、
    上記半導体ナノワイヤー複合体は、
    半導体ナノワイヤーと；
    上記半導体ナノワイヤーの表面に吸着されるナノ粒子からなり、上記半導体ナノワイヤーを包むように形成された電荷蓄積層及び；
    上記電荷蓄積層を包むように形成された絶縁体層を含み、
    上記ナノ粒子は、
    ＨｇＴｅ、ＨｇＳｅ、ＨｇＳ、ＣｄＴｅ、ＣｄＳｅ、ＣｄＳ、ＺｎＴｅ、ＺｎＳｅ、ＺｎＳ、ＰｂＴｅ、ＰｂＳｅ、ＰｂＳ、Ａｕ、Ｐｔ、Ｃｏ、Ｗ、Ｎｉ及びＦｅからなる群より選択される成分からなるコアと；
    上記コアの上にＳｉＯ2の酸化物若しくはＴｉＯ2の酸化物又は上記コアよりエネルギーギャップが大きいナノ粒子からなるシェルとを含むコア−シェル構造を有することを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子。
  2. 上記半導体ナノワイヤーの材料は、Ｓｉ、ＧａＮ、ＢＮ、ＩｎＰ、ＧａＡｓ、ＧａＰ、Ｓｉ3Ｎ4 、ＳｉＣ、及びＺｎＯ並びにそれらの混合物からなる群より選択されることを特徴とする請求項１に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子。
  3. 上記絶縁体層の材料は、Ａｌ2Ｏ3、ＨｆＯ2、ＳｉＯ2、ＭｇＯ、ＺｒＯ2、ＢａＯ、ＳｒＴｉＯ3、Ｌａ2Ｏ3、ＨｆＳｉＯ4、ＺｒＳｉＯ4、ＣａＯ、ＬａＡｌＯ3、ＳｒＯ、ＣａＯ及び有機絶縁体からなる群より選択されることを特徴とする請求項１に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子。
  4. 半導体ナノワイヤー複合体を形成する段階と；
    上記半導体ナノワイヤー複合体の上にフォトリソグラフィ又は電子ビームリソグラフィ方式を利用して半導体ナノワイヤーの中央部分にゲート電極を形成する段階と；
    上記半導体ナノワイヤー複合体／ゲート電極構造の試料をＳｉＯ2が形成されたシリコン、半導体、ガラス又はプラスチック基板に塗布する段階と；
    上記シリコン、半導体、ガラス又はプラスチック基板の上部にフォトリソグラフィ又は電子ビームリソグラフィ方式を利用してソース電極及びドレイン電極を上記半導体ナノワイヤー両端に形成する段階とを含み、
    上記半導体ナノワイヤー複合体を形成する段階は、
    コア−シェル構造のナノ粒子を上記半導体ナノワイヤーの上に吸着する段階と；
    上記コア−シェル構造のナノ粒子にスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用して絶縁体層をコーティングする段階とを含むことを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子製造方法。
  5. 不揮発性メモリー電子素子の製造方法において
    半導体基板の上部にＨＭＤＳ（ヘキサメチルジシラザン：Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）層を塗布して半導体ナノワイヤーを上記ＨＭＤＳの上に形成させる段階；
    上記半導体ナノワイヤーが形成されたＨＭＤＳ層の上部の上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階；
    上記半導体ナノワイヤーを包むようにスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用してトンネリング層を形成する段階；
    上記半導体ナノワイヤーと異種の金属ナノ粒子を上記トンネリング層の表面に形成させて、上記トンネリング層を包むように電荷蓄積層を形成する段階；
    上記電荷蓄積層を包むようにスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用して絶縁体層を形成する段階；
    上記ソース電極とドレイン電極間の上記絶縁体層の上部にゲート電極を形成する段階を含み、
    上記電荷蓄積層を形成する段階は、
    上記トンネリングの表面に熱蒸着法を利用して金属ナノフィルムをコーティングする段階と；
    急速熱処理機（ＲＴＡ）で上記金属ナノフィルムを加熱して上記金属ナノ粒子を形成する段階とを含むことを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  6. 上記半導体ナノワイヤーを形成する段階は、熱蒸発法によって半導体ナノワイヤーが半導体基板の上に成長させられることを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  7. 上記半導体ナノワイヤーを形成する段階は、
    エッチング法によって上記半導体基板をエッチングする段階を含むことを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  8. 上記金属ナノフィルムをコーティングする段階は、金属ナノフィルムを２〜１０ｎｍの厚さでコーティングすることを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  9. 上記金属ナノ粒子を形成する段階は、上記金属ナノフィルムを２５０℃〜４５０℃の温度で５〜３０秒間加熱することを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  10. 不揮発性メモリー電子素子の製造方法において、
    半導体基板の上に成長させられた半導体ナノワイヤーの表面にスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用してトンネリング層をコーティングする段階；
    上記半導体ナノワイヤーの表面にコーティングされたトンネリング層に、電荷蓄積層を構成するナノ粒子を吸着させる段階；
    半導体基板の上部にＨＭＤＳ（ヘキサメチルジシラザン：Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）層を塗布して上記トンネリング層、上記電荷蓄積層及び絶縁体層が順次表面に形成された上記半導体ナノワイヤーを上記ＨＭＤＳの上に形成させる段階；
    上記半導体ナノワイヤーが形成されたＨＭＤＳ層の上部の上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階；及び
    上記ソース電極とドレイン電極の間の絶縁体層の上にゲート電極を形成する段階を含み、
    上記ソース電極とドレイン電極を形成する段階は、
    第一のフォトレジストを塗布してフォトリソグラフィ法を利用して複数個の第一の空間部を形成する段階と；
    上記第一の空間部及び上記第一のフォトレジストの上に金属層を積層して上記第一のフォトレジスト及び上記ＨＭＤＳ層を除去して上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階とを含み、
    上記ゲート電極を形成する段階は、
    上記絶縁体層と上記ソース電極及び上記ドレイン電極が形成されている半導体基板の上部に、第二のフォトレジストを塗布してフォトリソグラフィ法を利用して上記ソース電極及び上記ドレイン電極の間に第二の空間部を形成する段階と；
    上記第二の空間部及び第二のフォトレジストの上に金属層を積層して上記第二のフォトレジストを除去してゲート電極を形成する段階とを含むことを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  11. 上記半導体基板は、Ｓｉ及びＡｌ2Ｏ3からなる群より選択される物質で構成されることを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  12. 上記ナノ粒子を吸着させる段階は、
    上記成長された半導体ナノワイヤーが付いた半導体基板を分散水溶液に浸してから超音波を利用して上記半導体ナノワイヤーを分散させる段階と；
    上記半導体ナノワイヤー分散水溶液とナノ粒子が入っている分散水溶液を混合する段階と；
    超音波を利用して上記半導体ナノワイヤーにナノ粒子を吸着させる段階とを含むことを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  13. 上記分散水溶液は、蒸留水、アルコール、メチル・アルコール及びアセトンからなる群より選択される一つを使用することを特徴とする請求項１２に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  14. 上記ナノ粒子を吸着させる段階は、上記半導体ナノワイヤーをナノ粒子が入っている溶液に混合させてナノ粒子を吸着させることを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  15. 上記ナノ粒子を吸着させる段階は、上記半導体ナノワイヤーにＬＰＣＶＤ方法でＳｉ層を蒸着してからウェットエッチング（ｗｅｔ ｅｔｃｈｉｎｇ）法でポリ（ｐｏｌｙ）−Ｓｉナノ粒子を生成させることを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  16. 上記ソース電極及び上記ドレイン電極を形成する段階は、
    第一のフォトレジストを塗布してフォトリソグラフィ法を利用して複数個の第一の空間部を形成する段階と；
    上記第一の空間部及び上記第一のフォトレジストの上に金属層を積層して上記第一のフォトレジスト及び上記ＨＭＤＳ層を除去して上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階とを含むことを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  17. 上記トンネリング層及び絶縁体層を形成する段階は、Ａｌ2Ｏ3、ＨｆＯ2及びＳｉＯ2からなる群より選択される物質を原子層蒸着法で形成することを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  18. 上記トンネリング層及び絶縁体層をＡｌ2Ｏ3に形成する場合、
    ＴＭＡ（トリメチルアルミニウム：Ｔｒｉｍｅｔｈｙｌａｕｍｉｎｕｍ）とＨ2Ｏが使用されることを特徴とする請求項１７に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  19. 上記トンネリング層は、５〜３０ｎｍの厚さに形成されることを特徴とする請求項１７に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  20. 上記絶縁体層は、１０〜６０ｎｍの厚さに形成されることを特徴とする請求項１７に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  21. 上記半導体ナノワイヤーを形成する段階は、上記半導体ナノワイヤーの代わりに炭素ナノチューブ（ＣＮＴ）又は有機チューブを形成することを含むことを特徴とする請求項５又は１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
  22. 上記ゲート電極を形成する段階は、
    上記絶縁体層と上記ソース電極及び上記ドレイン電極が形成されている半導体基板の上部に第二のフォトレジストを塗布してフォトリソグラフィ法を利用して上記ソース電極及び上記ドレイン電極の間に第二の空間部を形成する段階と；
    上記第二の空間部及び第二のフォトレジストの上に金属層を積層して上記第二のフォトレジストを除去してゲート電極を形成する段階とを含むことを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
JP2008032320A 2007-02-23 2008-02-13 ナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子及びその製造方法 Expired - Fee Related JP5553478B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020070018259A KR100885193B1 (ko) 2007-02-23 2007-02-23 나노선­나노입자 이종결합의 비휘발성 메모리 전자소자 제조방법
KR10-2007-0018271 2007-02-23
KR1020070018271A KR100850905B1 (ko) 2007-02-23 2007-02-23 나노선­나노입자 이종결합의 비휘발성 메모리 전자소자 및그 제조방법
KR10-2007-0018259 2007-02-23

Publications (2)

Publication Number Publication Date
JP2008211208A JP2008211208A (ja) 2008-09-11
JP5553478B2 true JP5553478B2 (ja) 2014-07-16

Family

ID=39186418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008032320A Expired - Fee Related JP5553478B2 (ja) 2007-02-23 2008-02-13 ナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子及びその製造方法

Country Status (4)

Country Link
US (1) US8815683B2 (ja)
JP (1) JP5553478B2 (ja)
DE (1) DE102008009365B4 (ja)
GB (2) GB0801494D0 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009435B2 (en) 2021-09-13 2024-06-11 International Business Machines Corporation Integrated nanosheet field effect transistors and floating gate memory cells

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090152621A1 (en) 2007-12-12 2009-06-18 Igor Polishchuk Nonvolatile charge trap memory device having a high dielectric constant blocking region
US9431549B2 (en) * 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
US8232544B2 (en) * 2008-04-04 2012-07-31 Nokia Corporation Nanowire
JP2011527824A (ja) * 2008-07-09 2011-11-04 クナノ アーベー ナノ構造メモリデバイス
KR101538068B1 (ko) * 2009-02-02 2015-07-21 삼성전자주식회사 열전소자 및 그 제조방법
US9102522B2 (en) * 2009-04-24 2015-08-11 Cypress Semiconductor Corporation Method of ONO integration into logic CMOS flow
KR101217574B1 (ko) * 2009-06-16 2013-01-18 한국전자통신연구원 나노선 메모리
US20110186799A1 (en) * 2010-02-04 2011-08-04 Sandisk 3D Llc Non-volatile memory cell containing nanodots and method of making thereof
US8716688B2 (en) * 2010-02-25 2014-05-06 The University Of Kentucky Research Foundation Electronic device incorporating memristor made from metallic nanowire
KR101342133B1 (ko) * 2010-03-09 2013-12-18 한국전자통신연구원 나노복합체 용액의 형성방법 및 나노복합체 광전 소자
US8642996B2 (en) 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
JP5667017B2 (ja) * 2011-09-03 2015-02-12 猛英 白土 半導体装置及びその製造方法
KR101903747B1 (ko) * 2011-11-16 2018-10-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
WO2013082117A1 (en) * 2011-11-28 2013-06-06 Michigan Technological University Room temperature tunneling switches and methods of making and using the same
DE112011105945B4 (de) 2011-12-19 2021-10-28 Google Llc Gruppe III-N Nanodraht-Transistoren und Verfahren zu ihrer Herstellung
US8901659B2 (en) 2012-02-09 2014-12-02 International Business Machines Corporation Tapered nanowire structure with reduced off current
CN102683283B (zh) * 2012-05-03 2014-10-15 上海华力微电子有限公司 一种双层隔离混合晶向应变硅纳米线cmos制备方法
US9006810B2 (en) * 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
US8822288B2 (en) 2012-07-02 2014-09-02 Sandisk Technologies Inc. NAND memory device containing nanodots and method of making thereof
US8823075B2 (en) 2012-11-30 2014-09-02 Sandisk Technologies Inc. Select gate formation for nanodot flat cell
CN103915484B (zh) * 2012-12-28 2018-08-07 瑞萨电子株式会社 具有被改造以用于背栅偏置的沟道芯部的场效应晶体管及制作方法
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
KR20140102351A (ko) * 2013-02-12 2014-08-22 삼성전자주식회사 게이트 올 어라운드형 반도체 장치
US8987802B2 (en) 2013-02-28 2015-03-24 Sandisk Technologies Inc. Method for using nanoparticles to make uniform discrete floating gate layer
US9331181B2 (en) 2013-03-11 2016-05-03 Sandisk Technologies Inc. Nanodot enhanced hybrid floating gate for non-volatile memory devices
US9177808B2 (en) 2013-05-21 2015-11-03 Sandisk Technologies Inc. Memory device with control gate oxygen diffusion control and method of making thereof
US8969153B2 (en) 2013-07-01 2015-03-03 Sandisk Technologies Inc. NAND string containing self-aligned control gate sidewall cladding
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
KR101602911B1 (ko) * 2014-08-11 2016-03-11 고려대학교 산학협력단 반도체 소자 및 반도체 소자 제조 방법
CN105810748B (zh) * 2014-12-31 2018-12-21 清华大学 N型薄膜晶体管
CN105810749B (zh) * 2014-12-31 2018-12-21 清华大学 N型薄膜晶体管
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US9406765B1 (en) * 2015-07-29 2016-08-02 Nano And Advanced Materials Institute Limited Hybrid dielectric non-volatile memory with nano particles (Si/SiO2 core/shell) as charge trapping layer
US9660027B2 (en) * 2015-10-20 2017-05-23 Globalfoundries Inc. Expitaxially regrown heterostructure nanowire lateral tunnel field effect transistor
CN105931971B (zh) * 2016-07-13 2018-08-17 电子科技大学 一种场效应晶体管的制备方法
EP3505490B1 (en) * 2017-12-29 2022-02-09 Imec Vzw A method for forming a qubit device
KR102167018B1 (ko) * 2019-01-29 2020-10-16 경북대학교 산학협력단 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자
US11217694B2 (en) * 2019-03-18 2022-01-04 Shanghai Industrial Μtechnology Research Institute Field-effect transistor and method for manufacturing the same
US11799035B2 (en) * 2019-04-12 2023-10-24 The Research Foundation For The State University Of New York Gate all-around field effect transistors including quantum-based features
CN111834393B (zh) * 2019-04-22 2022-12-02 辽宁冷芯半导体科技有限公司 基于铝纳米晶浮栅的柔性碳纳米管光电记忆存储器
CN110416376B (zh) * 2019-06-24 2022-02-01 武汉大学 一种能直接发射白光的半导体异质结发光芯片
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
CN114256324B (zh) * 2020-09-22 2022-10-28 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256147B (zh) * 2020-09-22 2023-05-23 荣耀终端有限公司 半导体结构制备方法
CN114256325B (zh) * 2020-09-22 2022-11-04 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114447218B (zh) * 2020-11-06 2024-10-15 苏州大学文正学院 基于硒化锌一维纳米结构的单极性阻变存储器的制备方法
CN119584846B (zh) * 2024-11-22 2025-10-03 电子科技大学 一种提升ybco纳米线iv特性的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982918A (ja) * 1995-09-19 1997-03-28 Toshiba Corp 半導体記憶装置およびその製造方法
JP3320641B2 (ja) * 1996-09-13 2002-09-03 株式会社東芝 メモリセル
EP1170799A3 (de) * 2000-07-04 2009-04-01 Infineon Technologies AG Elektronisches Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements
AU2002364928C1 (en) 2001-07-20 2008-09-11 President And Fellows Of Harvard College Transition metal oxide nanowires, and devices incorporating them
EP1341184B1 (en) * 2002-02-09 2005-09-14 Samsung Electronics Co., Ltd. Memory device utilizing carbon nanotubes and method of fabricating the memory device
US7038248B2 (en) * 2002-02-15 2006-05-02 Sandisk Corporation Diverse band gap energy level semiconductor device
US6760245B2 (en) 2002-05-01 2004-07-06 Hewlett-Packard Development Company, L.P. Molecular wire crossbar flash memory
US6690059B1 (en) 2002-08-22 2004-02-10 Atmel Corporation Nanocrystal electron device
KR100790859B1 (ko) * 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
WO2005015792A2 (en) * 2003-08-06 2005-02-17 Purdue Research Foundation Fabrication of nanoparticle arrays
EP1508926A1 (en) 2003-08-19 2005-02-23 Hitachi, Ltd. Nanotube transistor device
JP4669213B2 (ja) 2003-08-29 2011-04-13 独立行政法人科学技術振興機構 電界効果トランジスタ及び単一電子トランジスタ並びにそれを用いたセンサ
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
KR100865412B1 (ko) 2004-05-18 2008-10-24 히다치 가세고교 가부시끼가이샤 점접착 시트 및 그것을 이용한 반도체장치 및 그 제조 방법
US7776758B2 (en) * 2004-06-08 2010-08-17 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
KR100668334B1 (ko) 2004-12-02 2007-01-12 삼성전자주식회사 상전이 나노입자들을 포함하는 상전이 물질층을 구비하는상전이 메모리 소자 및 그 제조방법
KR100620549B1 (ko) * 2004-12-29 2006-09-13 학교법인고려중앙학원 나노선을 이용한 나노 부유 게이트 메모리 소자의 제조방법
KR100682925B1 (ko) 2005-01-26 2007-02-15 삼성전자주식회사 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
US7262991B2 (en) * 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
KR100654140B1 (ko) 2005-07-20 2006-12-06 한양대학교 산학협력단 금속 나노입자를 갖는 비휘발성 메모리 단위 소자의 제조방법
EP1763037A1 (en) * 2005-09-08 2007-03-14 STMicroelectronics S.r.l. Nanotube memory cell with floating gate based on passivated nanoparticles and manufacturing process thereof
US7342277B2 (en) * 2005-11-21 2008-03-11 Intel Corporation Transistor for non volatile memory devices having a carbon nanotube channel and electrically floating quantum dots in its gate dielectric

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009435B2 (en) 2021-09-13 2024-06-11 International Business Machines Corporation Integrated nanosheet field effect transistors and floating gate memory cells

Also Published As

Publication number Publication date
DE102008009365B4 (de) 2015-08-06
GB2446930B (en) 2010-05-26
DE102008009365A1 (de) 2008-10-23
JP2008211208A (ja) 2008-09-11
GB0802436D0 (en) 2008-03-19
US8815683B2 (en) 2014-08-26
GB0801494D0 (en) 2008-03-05
GB2446930A (en) 2008-08-27
US20100276667A1 (en) 2010-11-04

Similar Documents

Publication Publication Date Title
JP2008211208A (ja) ナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子及びその製造方法
CN101252148B (zh) 非易失性电子存储器件及其制作方法
US20060131569A1 (en) Organic memory device and method of manufacturing the same
KR101129930B1 (ko) 반도체 소자 및 그의 형성 방법
JP4594971B2 (ja) 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法
TW200913162A (en) Nonvolatile memory device with nanowire channel and a method for fabricating the same
TW200402849A (en) Nonvolatile semiconductor memory device and manufacturing method
CN105742291A (zh) 一种浮栅存储器及其制备和控制方法
CN108649031A (zh) 基于自整流特性材料的二维超快准非易失存储器及其制备方法
CN105575971A (zh) 一种用于数据存储电子装置及其制备方法
KR100885193B1 (ko) 나노선­나노입자 이종결합의 비휘발성 메모리 전자소자 제조방법
CN101894909A (zh) 一种纳米线阻变存储器及其实现方法
KR100620549B1 (ko) 나노선을 이용한 나노 부유 게이트 메모리 소자의 제조방법
JP2007036256A (ja) 金属酸化物ナノ粒子に基づく不揮発性抵抗メモリセル、その製造方法、およびそのメモリセル配置
JP2002231834A (ja) 半導体記憶装置
CN103579254A (zh) 金属纳米粒子单层
CN101312212A (zh) 利用高k介质和纳米晶浮栅的非易失存储器及其制作方法
CN111834393A (zh) 基于铝纳米晶浮栅的柔性碳纳米管光电记忆存储器
CN113299832A (zh) 基于碳纳米管的瞬态场效应晶体管及制备方法、集成器件
KR100604233B1 (ko) ｃｏｒｅ-ｓｈｅｌｌ구조의 나노입자를 이용한 나노 부유게이트 메모리 소자
JP2007134720A (ja) ナノドットをトラップサイトとして利用したメモリ素子及びその製造方法
JP2005210063A (ja) 電界効果トランジスタおよびその製造方法
KR101791454B1 (ko) ＣｒＰＳ4를 이용한 저항변화 메모리 소자 및 그 제조방법
KR100746137B1 (ko) 전하저장층을 가진 유기 메모리 소자, 구동 방법 및 그제조 방법
KR100803167B1 (ko) 나노 입자를 이용한 나노 부유 게이트 메모리 소자 및 그제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130422

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130726

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20130726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131224

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140527

R150 Certificate of patent or registration of utility model

Ref document number: 5553478

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees