JP5547022B2

JP5547022B2 - 半導体装置

Info

Publication number: JP5547022B2
Application number: JP2010224226A
Authority: JP
Inventors: 正樹小西; 広和藤原; 淳森本; 剛遠藤; 友生森野; 剛石川; 高志勝野; 行彦渡辺
Original assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2010-10-01
Filing date: 2010-10-01
Publication date: 2014-07-09
Anticipated expiration: 2030-10-01
Also published as: JP2012079945A

Description

本発明は、ＳｉＣ（炭化珪素）からなる半導体層に、絶縁ゲート型トランジスタとダイオードが形成されている半導体装置に関する。

特許文献１には、ＳｉＣからなる半導体層を備えた半導体装置が開示されている。この半導体装置は、ＭＯＳＦＥＴと、ショットキーバリアダイオード（以下、ＳＢＤという）を備えている。ＭＯＳＦＥＴは、半導体層の上面に形成されたソース電極と、ソース電極とオーミック接続されているｎ型のソース領域と、ソース領域に接するｐ型のボディ領域と、ボディ領域に接するｎ型のドリフト領域と、ドリフト領域に接するｎ型のドレイン領域と、半導体層の下面に形成されており、ドレイン領域と導通しているドレイン電極と、ボディ領域に対して絶縁膜を介して対向しているゲート電極により構成されている。ＳＢＤは、半導体層の上面に形成されているカソード電極と、カソード電極にショットキー接続されているｎ型の低濃度領域と、低濃度領域に接するｎ型の高濃度領域と、半導体層の下面に形成されており、高濃度領域とオーミック接続されているアノード電極を備えている。なお、アノード電極は、ドレイン電極と共通化されている。ＳｉＣは、絶縁破壊電界が高い。このため、薄いドリフト領域でもＭＯＳＦＥＴの耐圧を確保することができ、薄い低濃度領域でもＳＢＤの耐圧を確保することができる。また、ドリフト領域を薄くすることで、ＭＯＳＦＥＴの低損失化を図ることができ、低濃度領域を薄くすることで、ＳＢＤの低損失化を図ることができる。したがって、特許文献１の半導体装置は、低損失で動作することができる。

特開２００２−２９９６２５号

特許文献１の半導体装置では、半導体層の厚さがＭＯＳＦＥＴ側とＳＢＤ側とで等しく、また、ドレイン領域の厚さと高濃度領域の厚さが等しい。このため、低濃度領域が、ボディ領域の厚さ分だけドリフト領域よりも厚い。したがって、低濃度領域の耐圧はドリフト領域の耐圧よりも高い。半導体装置は、より耐圧が低いドリフト領域でも十分な耐圧が得られるように設計されるので、低濃度領域は必要以上に厚くなる。このように低濃度領域が厚いと、低濃度領域の電気抵抗が高くなり、ＳＢＤで生じる損失が大きくなってしまう。上述したように、ＳｉＣの半導体層を備える半導体装置では、Ｓｉ等の他の半導体層を備える半導体装置よりも低濃度領域が薄い。一例では、低濃度領域の厚さは５μｍ程度であり、ボディ領域の厚さは２μｍ程度（すなわち、ドリフト領域の厚さは３μｍ程度）である。この場合、低濃度領域の厚さ約５μｍのうち、約２μｍは過剰な厚さである。この約２μｍの過剰な厚さ部分が、ＳＢＤの余剰抵抗成分となる。すなわち、低濃度領域の厚さのうちの約２／５が余剰抵抗成分となっている。このように、特許文献１の半導体装置では、ＭＯＳＦＥＴで十分な耐圧が得られる厚さにドリフト領域が形成されているため、これに伴ってＳＢＤの低濃度領域が必要以上に厚くなり、ＳＢＤで生じる損失が大きくなるという問題があった。

なお、ドリフト領域と低濃度領域の厚さをそろえるために、ＳＢＤ側の半導体層の厚さを、ＦＥＴ側の半導体層の厚さよりも薄くすることが考えられる。しかしながら、このように半導体層の厚さを位置によって異ならせると、ＦＥＴとＳＢＤの境界部の半導体層の表面に段差が形成される。このため、実装時にクラック等が生じ易くなる等といった新たな問題が生じる。また、半導体層に段差が形成されていると、段差に電界が集中する場合があり、段差を電界から保護する構造を設けなければならないという問題も生じる。

特許文献１の半導体装置に限らず、ＳｉＣからなる半導体層に絶縁ゲート型トランジスタ（例えば、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、ＩＧＢＴ等）とダイオード（例えば、ＳＢＤ、ＰＮダイオード等）が形成されている半導体装置では同様の問題が生じる。すなわち、絶縁ゲート型トランジスタの耐圧を確保するために絶縁ゲート型トランジスタ中に厚い領域を形成すると、これに伴ってダイオード中にも厚い領域が形成され、ダイオードで生じる損失が大きくなる。したがって、本明細書では、絶縁ゲート型トランジスタとダイオードの間の半導体層の表面に段差を形成することなく、ダイオードの損失を低減することができる技術を提供する。

本明細書が開示する半導体装置は、半導体層と、第１上部電極と、第１下部電極と、ゲート電極と、第２上部電極と、第２下部電極を備えている。半導体層は、ＳｉＣにより構成されており、絶縁ゲート型トランジスタが形成されているトランジスタ領域と、ダイオードが形成されているダイオード領域を備えている。第１上部電極は、トランジスタ領域内の半導体層の上面に形成されており、第１下部電極は、トランジスタ領域内の半導体層の下面に形成されており、第２上部電極は、ダイオード領域内の半導体層の上面に形成されており、第２下部電極は、ダイオード領域内の半導体層の下面に形成されている。トランジスタ領域内には、第１領域と第２領域と第３領域と第４領域が形成されている。第１領域は、第１導電型であり、第１上部電極と接続されている。第２領域は、第２導電型であり、第１領域に接している。第３領域は、第１導電型であり、第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されている。第４領域は、第３領域の下側に形成されており、第３領域に接しており、第１下部電極と接続されている。第４領域は、第２導電型であるか、または、第３領域よりも第１導電型不純物濃度が高い第１導電型である。ダイオード領域内には、低濃度領域と高濃度領域が形成されている。低濃度領域は、第１導電型である。低濃度領域は、第２上部電極とショットキー接続されているか、または、第２導電型のアノード領域を介して第２上部電極と接続されている。高濃度領域は、低濃度領域の下側に形成されており、低濃度領域に接しており、第２下部電極と接続されており、低濃度領域よりも第１導電型不純物濃度が高い第１導電型である。ゲート電極は、第１領域と第３領域を分離している範囲の第２領域に絶縁膜を介して対向している。低濃度領域は、第２領域と第３領域を合わせた厚さよりも薄い。高濃度領域は、第４領域よりも厚い。第３領域と低濃度領域が連続する領域であり、第２領域から高濃度領域までの最短距離が第３領域の厚さよりも大きい。

なお、第１上部電極と第２上部電極は、互いに繋がった１つの共通電極により構成されていてもよい。また、第１下部電極と第２下部電極は、互いに繋がった１つの共通電極により構成されていてもよい。また、第４領域が第３領域よりも第１導電型不純物濃度が高い第１導電型である場合には、上述した絶縁ゲート型トランジスタは、ＦＥＴ（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ等）であり、第４領域が第２導電型である場合には、上述した絶縁ゲート型トランジスタは、ＩＧＢＴである。また、低濃度領域が第２上部電極とショットキー接続されている場合には、上述したダイオードはＳＢＤであり、低濃度領域が第２導電型のアノード領域を介して第２上部電極と接続されている場合には、上述したダイオードはＰＮダイオードである。

トランジスタ領域内の第２領域は、ゲート電極への電圧の印加によってチャネルが形成される領域（いわゆる、ボディ領域）である。トランジスタ領域内の第３領域は、トランジスタの耐圧を確保するための領域（いわゆる、ドリフト領域）である。この半導体装置では、低濃度領域が第２領域と第３領域を合わせた厚さよりも薄く形成されている。すなわち、低濃度領域が、従来の半導体装置よりも薄く形成されている。これによって、低濃度領域の電気抵抗が低減されている。一方で、この半導体装置では、高濃度領域が第４領域よりも厚く形成されている。高濃度領域は不純物濃度が高く電気抵抗が低いので、高濃度領域が厚く形成されても電気抵抗はそれほど増加しない。このため、ダイオードの電流経路である高濃度領域と低濃度領域全体の電気抵抗が、従来の半導体装置に比べて小さくなる。これによって、ダイオードで生じる損失が低減される。また、低濃度領域が薄く形成されている一方で高濃度領域が厚く形成されているので、ダイオード領域における半導体層の厚さを、トランジスタ領域における半導体層の厚さに合わせることができる。したがって、この半導体装置の構成によれば、トランジスタ領域とダイオード領域の境界部の半導体層の表面に段差を形成することなく、ダイオードの損失を低減することができる。

このような構成によれば、高濃度領域と第２領域との間における耐圧を、第３領域の耐圧より高く維持することができる。

上述した半導体装置においては、第４領域と高濃度領域が連続する領域であり、高濃度領域が、第４領域と高濃度領域との境界部において、第４領域から離れるに従って厚くなっていることが好ましい。

このような構成によれば、高濃度領域と第２領域との間の距離を確保しながら、高濃度領域を厚くすることができる。

また、本明細書は、他の形態の半導体装置を提供する。この半導体装置は、半導体層と、第１上部電極と、第１下部電極と、ゲート電極と、第２上部電極と、第２下部電極を備えている。半導体層は、ＳｉＣにより構成されており、絶縁ゲート型トランジスタが形成されているトランジスタ領域と、ダイオードが形成されているダイオード領域を備えている。第１上部電極はトランジスタ領域内の半導体層の上面に形成されており、第１下部電極はトランジスタ領域内の半導体層の下面に形成されており、第２上部電極はダイオード領域内の半導体層の上面に形成されており、第２下部電極はダイオード領域内の半導体層の下面に形成されている。トランジスタ領域内には、第１領域と第２領域と第３領域と第４領域が形成されている。第１領域は、第１導電型であり、第１上部電極と接続されている。第２領域は、第２導電型であり、第１領域に接している。第３領域は、第１導電型であり、第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されている。第４領域は、第３領域の下側に形成されており、第３領域に接しており、第１下部電極と接続されている。第４領域は、第２導電型であるか、または、第３領域よりも第１導電型不純物濃度が高い第１導電型である。ダイオード領域内には、低濃度領域と高濃度領域が形成されている。低濃度領域は、第１導電型である。低濃度領域は、第２上部電極とショットキー接続されているか、または、第２導電型のアノード領域を介して第２上部電極と接続されている。高濃度領域は、低濃度領域の下側に形成されており、低濃度領域に接しており、第２下部電極と接続されており、低濃度領域よりも第１導電型不純物濃度が高い第１導電型である。ゲート電極は、第１領域と第３領域を分離している範囲の第２領域に絶縁膜を介して対向している。低濃度領域は、第３領域よりも厚い。低濃度領域の第１導電型不純物濃度は、第３領域の第１導電型不純物濃度よりも高い。

この半導体装置では、低濃度領域の第１導電型不純物濃度が、第３領域の第１導電型不純物濃度よりも高い。このため、低濃度領域の導電率が、第３領域の導電率よりも高い。これにより、低濃度領域の電気抵抗が低減されており、ダイオードで生じる損失が低減されている。また、低濃度領域が第３領域よりも厚いので、従来の半導体装置と同様に、ダイオード領域における半導体層の厚さを、トランジスタ領域における半導体層の厚さに合わせることができる。この半導体装置によっても、トランジスタ領域とダイオード領域の境界部の半導体層の表面に段差を形成することなく、ダイオードの損失を低減することができる。

実施例１の半導体装置１０の部分断面図。従来の半導体装置の部分断面図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例１の半導体装置１０の製造方法を示す説明図。実施例２の半導体装置１００の部分断面図。実施例２の半導体装置１００の製造方法を示す説明図。実施例２の半導体装置１００の製造方法を示す説明図。実施例２の半導体装置１００の製造方法を示す説明図。実施例３の半導体装置２００の部分断面図。実施例３の半導体装置２００の製造方法を示す説明図。実施例３の半導体装置２００の製造方法を示す説明図。実施例３の半導体装置２００の製造方法を示す説明図。第１変形例の半導体装置の部分断面図。第２変形例の半導体装置の部分断面図。

図１は、実施例１に係る半導体装置１０の部分断面図を示している。図１に示すように、半導体装置１０は、半導体層１２と、半導体層１２の表面等に形成されている電極、絶縁膜等により構成されている。半導体層１２は、主にＳｉＣにより構成されている。半導体層１２は、ＦＥＴ領域２０とＳＢＤ領域４０を備えている。半導体層１２の上面１２ａ上には、ソース電極５０とアノード電極５２が形成されている。ソース電極５０は、ＦＥＴ領域２０内に形成されている。アノード電極５２は、ＳＢＤ領域４０内に形成されている。半導体層１２の下面１２ｂ上には、共通電極５４が形成されている。共通電極５４は、ＦＥＴ領域２０からＳＢＤ領域４０まで下面１２ｂの全体に亘って形成されている。

ＦＥＴ領域２０内の半導体層１２には、ソース領域２２と、ボディ領域２４と、ドリフト領域２６と、ドレイン領域２８が形成されている。ソース領域２２は、高濃度のｎ型不純物を含有するｎ型領域である。ソース領域２２は、半導体層１２の上面１２ａに臨む範囲に部分的に形成されている。ソース領域２２は、ソース電極５０とオーミック接続されている。ボディ領域２４は、低濃度にｐ型不純物を含有するｐ型領域である。ボディ領域２４は、ソース領域２２の下側及び側方に形成されており、ソース領域２２を下側から覆っている。ボディ領域２４は、ソース領域２２と接している。ボディ領域２４は、ソース領域２２が形成されていない位置において、半導体層１２の上面１２ａに臨んでいる。ドリフト領域２６は、低濃度にｎ型不純物を含有するｎ型領域である。ドリフト領域２６は、ボディ領域２４の下側に形成されている。ドリフト領域２６は、ボディ領域２４と接している。ドリフト領域２６は、ボディ領域２４によって、ソース領域２２から分離されている。ドレイン領域２８は、ドリフト領域２６よりも高濃度にｎ型不純物を含有するｎ型領域である。ドレイン領域２８は、ドリフト領域２６の下側に形成されている。ドレイン領域２８は、半導体層１２の下面１２ｂに臨む範囲に形成されている。ドレイン領域２８は、ドリフト領域２６と接している。ドレイン領域２８は、共通電極５４とオーミック接続されている。ＦＥＴ領域２０内の半導体層１２の上面１２ａには、ソース領域２２とボディ領域２４を貫通してドリフト領域２６に達するトレンチが形成されている。トレンチの内面は、ゲート絶縁膜５６により覆われている。トレンチ内には、ゲート電極５８が充填されている。ゲート電極５８は、ソース領域２２とドリフト領域２６とを分離している範囲のボディ領域２４に対してゲート絶縁膜５６を介して対向している。ゲート電極５８の上面は、層間絶縁膜６０により覆われている。ゲート電極５８は、層間絶縁膜６０によってソース電極５０から絶縁されている。ＦＥＴ領域２０内には、ソース電極５０、ソース領域２２、ボディ領域２４、ドリフト領域２６、ドレイン領域２８、共通電極５４、ゲート絶縁膜５６、及び、ゲート電極５８によって、縦型のＭＯＳＦＥＴが形成されている。以下では、ＦＥＴ領域２０内に形成されているＭＯＳＦＥＴを、ＭＯＳＦＥＴ２０という。

ＳＢＤ領域４０内の半導体層１２には、低濃度領域４２と高濃度領域４４が形成されている。低濃度領域４２は、低濃度にｎ型不純物を含有するｎ型領域である。低濃度領域４２は、半導体層１２の上面１２ａに臨む範囲に形成されている。低濃度領域４２は、アノード電極５２とショットキー接続されている。高濃度領域４４は、低濃度領域４２よりも高濃度にｎ型不純物を含有するｎ型領域である。高濃度領域４４は、低濃度領域４２の下側に形成されている。高濃度領域４４は、半導体層１２の下面１２ｂに臨む範囲に形成されている。高濃度領域４４は、低濃度領域４２と接している。高濃度領域４４は、共通電極５４とオーミック接続されている。ＳＢＤ領域４０内には、アノード電極５２、低濃度領域４２、高濃度領域４４、及び、共通電極５４により、ＳＢＤが形成されている。以下では、ＳＢＤ領域４０内に形成されているＳＢＤを、ＳＢＤ４０という。

ドリフト領域２６のｎ型不純物濃度と低濃度領域４２のｎ型不純物濃度は、略等しい。図示するように、ドリフト領域２６は低濃度領域４２と繋がっている。すなわち、ドリフト領域２６と低濃度領域４２は、連続する１つの層である。また、ドレイン領域２８のｎ型不純物濃度と高濃度領域４４のｎ型不純物濃度は、略等しい。図示するように、ドレイン領域２８は、高濃度領域４４と繋がっている。すなわち、ドレイン領域２８と高濃度領域４４は、連続する１つの層である。

図示するように、ＦＥＴ領域２０内の半導体層１２の厚さｔ_２０は、ＳＢＤ領域４０内の半導体層１２の厚さｔ_４０と略等しい。すなわち、半導体装置１０では、ＦＥＴ領域２０からＳＢＤ領域４０にかけて半導体層１２の厚さが略一定である。ＦＥＴ領域２０内の半導体層１２の厚さｔ_２０は、ボディ領域２４の厚さｔ_２４と、ドリフト領域２６の厚さｔ_２６と、ドレイン領域２８の厚さｔ_２８とを足し合わせた厚さである。ＳＢＤ領域４０内の半導体層１２の厚さｔ_４０は、低濃度領域４２の厚さｔ_４２と高濃度領域４４の厚さｔ_４４とを足し合わせた厚さである。高濃度領域４４の厚さｔ_４４は、ドレイン領域２８の厚さｔ_２８よりも大きい。高濃度領域４４の厚さｔ_４４は、ドレイン領域２８の厚さｔ_２８とボディ領域２４の厚さｔ_２４を足し合わせた厚さと略等しい。したがって、低濃度領域４２の厚さｔ_４２は、ドリフト領域２６の厚さｔ_２６と略等しい。

図２は、一例に係る従来の半導体装置の部分断面図を示している。なお、図２では、図１の各部に対応する部分に、図１と同じ参照番号を付している。図示するように、従来の半導体装置では、ドレイン領域２８の厚さｔ_２８と高濃度領域４４の厚さｔ_４４が略等しい。このため、低濃度領域４２の厚さｔ_４２が、ドリフト領域２６の厚さｔ_２６よりも、ボディ領域２４の厚さｔ_２４の分だけ厚い。すなわち、図１に示す実施例１の半導体装置１０では、図２に示す従来の半導体装置に比べて、高濃度領域４４の厚さｔ_４４がボディ領域２４の厚さｔ_２４の分だけ厚くなっている。これによって、図１に示す実施例１の半導体装置１０では、図２に示す従来の半導体装置に比べて、低濃度領域４２の厚さｔ_４２がボディ領域２４の厚さｔ_２４の分だけ薄くなっている。

図１に示すように、ＦＥＴ領域２０とＳＢＤ領域４０との境界部近傍において、高濃度領域４４は、ドレイン領域２８から離れるに従って徐々に厚くなっている。図１の参照記号ｔ_４６は、ボディ領域２４と高濃度領域４４との間の最短距離を示している。距離ｔ_４６は、ドリフト領域２６の厚さｔ_２６よりも大きい。

次に、半導体装置１０の動作について説明する。半導体装置１０は、主にインバータ回路において電流を切り換えるスイッチング素子として使用される。半導体装置１０は、ソース電極５０とアノード電極５２とが互いに短絡された状態で使用される。半導体装置１０の使用時には、共通電極５４がソース電極５０よりも高電位となる状態と、ソース電極５０が共通電極５４よりも高電位となる状態とが繰り返される。

最初に、共通電極５４がソース電極５０よりも高電位となる状態における動作について説明する。共通電極５４が高電位である状態において、ゲート電極５８にゲートオン電圧が印加されると、ＭＯＳＦＥＴ２０がオンする。すなわち、ゲート電極５８にゲートオン電圧が印加されると、ゲート絶縁膜５６に接している範囲のボディ領域２４にチャネルが形成される。そして、ソース電極５０から、ソース領域２２、チャネル、ドリフト領域２６、ドレイン領域２８を通って、共通電極５４に電子が流れる。ゲート電極５８へのゲートオン電圧の印加を停止すると、チャネルが消失し、ＭＯＳＦＥＴ２０がオフする。このとき、共通電極５４とソース電極５０の間に印加される電圧の大部分が、ドリフト領域２６に印加される。ドリフト領域２６の厚さは、ＭＯＳＦＥＴ２０のオフ時に印加される電圧によって絶縁破壊が生じない厚さに設計されている。したがって、ドリフト領域２６では絶縁破壊は生じない。また、ソース電極５０とアノード電極５２が短絡されているので、ソース電極５０と共通電極５４の間に印加されている電圧と同じ大きさの電圧が、アノード電極５２と共通電極５４の間にも印加される。この電圧は、ＳＢＤ４０の導通方向と逆方向であるので、ＳＢＤ４０は導通しない。このとき、アノード電極５２と共通電極５４の間に印加される電圧の大部分は、低濃度領域４２に印加される。低濃度領域４２に印加される電圧は、ドリフト領域２６に印加される電圧と略等しい。また、上述したように、低濃度領域４２の厚さはドリフト領域２６の厚さと略等しい。すなわち、低濃度領域４２は、ドリフト領域２６と略同じ耐圧を有している。したがって、低濃度領域４２でも絶縁破壊が生じない。また、ＦＥＴ領域２０とＳＢＤ領域４０の境界部においては、ボディ領域２４と高濃度領域４４の間にも電圧が印加される。境界部では、図１の距離ｔ_４６に示すボディ領域２４と高濃度領域４４との間の距離が最短となる位置で、最も高い電界が発生する。実施例１の半導体装置では、距離ｔ_４６がドリフト領域２６の厚さｔ_２６よりも大きい。すなわち、境界部において最も高い電界が加わる距離ｔ_４６に示す位置でも、ドリフト領域２６よりも高い耐圧が確保されている。したがって、境界部においても絶縁破壊は生じない。

次に、ソース電極５０が共通電極５４よりも高電位となる状態について説明する。ソース電極５０とアノード電極５２は短絡されているので、ソース電極５０が高電位にあるときは、アノード電極５２が高電位にある。アノード電極５２と共通電極５４（すなわち、ＳＢＤ４０のカソード電極）の間にアノード電極５２が高電位となる電圧が印加されるので、ＳＢＤ４０がオンする。すなわち、共通電極５４から、高濃度領域４４、低濃度領域４２を通って、アノード電極５２に電子が流れる。ＳＢＤ４０がオンしている場合には、ＳＢＤ４０で損失が生じる。高濃度領域４４は、ｎ型不純物濃度が高いので、導電率が高い。一方、低濃度領域４２は、ｎ型不純物濃度が低く、導電率が低い。したがって、このとき生じる損失の大部分は、低濃度領域４２で生じる。上述したように、半導体装置１０では、高濃度領域４４がドレイン領域２８よりも厚く形成されていることによって、低濃度領域４２が従来の半導体装置よりも薄い。これによって、低濃度領域４２の余剰抵抗成分が低減されている。したがって、半導体装置１０の低濃度領域４２で生じる損失は、従来の半導体装置よりも少ない。さらに、半導体装置１０では、ＦＥＴ領域２０とＳＢＤ領域４０の境界部において、高濃度領域４４がドレイン領域２８から離れるに従って徐々に厚くなるように形成されている。すなわち、境界部では、ボディ領域２４と高濃度領域４４との間の距離ｔ_４６が十分確保される範囲内で、高濃度領域４４がなるべく上面側に近くなるように形成されている。したがって、境界部近傍にも電流が流れ易くなっており、これによってもＳＢＤ４０で生じる損失が低減されている。

以上に説明したように、実施例１の半導体装置１０では、高濃度領域４４がドレイン領域２８より厚く形成されていることにより、半導体層１２の表面に段差が形成されることなく、低濃度領域４２が薄く形成されている。これにより、ＳＢＤ４０で生じる損失が低減されている。特に、半導体装置１０では、低濃度領域４２の厚さがドリフト領域２６の厚さと略等しいため、低濃度領域４２の厚さが耐圧を確保するための必要最小限の厚さとなっており、これによってＳＢＤ４０で生じる損失が最小限に抑えられている。

次に、半導体装置１０の製造方法について説明する。半導体装置１０は、図３に示す半導体ウエハ７０から製造される。半導体ウエハ７０は、４Ｈ−ＳｉＣからなるｎ型の半導体ウエハである。半導体ウエハ７０のｎ型不純物濃度は、約１×１０^１９ｃｍ^−３であり、その厚さは約３５０μｍである。図３の範囲２０、４０は、それぞれ、ＦＥＴ領域２０とＳＢＤ領域４０を示している。半導体ウエハ７０のうち、ＦＥＴ領域２０内の部分はドレイン領域２８に相当し、ＳＢＤ領域４０内の部分は高濃度領域４４に相当する。最初に、高濃度領域４４に相当する範囲にマスクを形成した状態でＲＩＥを実施して、図４に示すように、ＦＥＴ領域２０内の半導体ウエハ７０の表面を約２μｍエッチングする。次に、半導体ウエハ７０を水素雰囲気中で１６５０℃の温度で熱処理することで、図５に示すように、半導体ウエハ７０の表面の段差をなだらかにする。次に、図６に示すように、半導体ウエハ７０上に、ｎ型不純物濃度が約５×１０^１５ｃｍ^−３であるｎ型のＳｉＣからなる半導体層７２をエピタキシャル成長させる。半導体層７２は、約１０μｍの厚さに形成する。ドレイン領域２８上の半導体層７２はドリフト領域２６となり、高濃度領域４４上の半導体層７２は低濃度領域４２となる。次に、図７に示すように、ＣＭＰによって半導体層７２の上面を平坦化する。次に、ＦＥＴ領域２０内の半導体層７２の上面に選択的にＡｌ（アルミニウム）イオンを注入することによって、図８に示すようにボディ領域２４を形成する。ボディ領域２４は、ｐ型不純物濃度が約１×１０^１７ｃｍ^−３であり、厚さが約２μｍとなるように形成する。次に、ボディ領域２４の上面に選択的にＮ（窒素）イオンを注入することによって、図９に示すようにソース領域２２を形成する。ソース領域２２は、ｎ型不純物濃度が約１×１０^２０ｃｍ^−３であり、厚さが約０．５μｍとなるように形成する。次に、ウエハを約１６００℃で熱処理することによって、注入したイオンを活性化させる。次に、ＲＩＥによってＦＥＴ領域２０内の半導体層７２の上面を選択的にエッチングすることによって、図１０に示すように、深さが約２．３μｍのトレンチ７４を形成する。トレンチ７４は、ソース領域２２とボディ領域２４を貫通してドリフト領域２６に達するように形成する。次に、熱酸化法によって、トレンチ７４の内面にゲート酸化膜５６を形成する。次に、トレンチ７４内にＰ（リン）がドープされたポリシリコン層を成膜することで、ゲート電極５８を形成する。なお、酸化膜とポリシリコン層は、トレンチ７４外にも形成される。次に、エッチングによって、トレンチ７４外の酸化膜とポリシリコン層を除去する。次に、ウエハ上に酸化膜を成膜し、その後エッチングにより酸化膜をパターニングすることにより、ゲート電極５８の上面に層間絶縁膜６０を形成する。次に、ウエハ上面にＮｉ、Ｔｉ等の電極材料を成膜し、その後エッチングにより電極材料をパターニングすることにより、ソース電極５０とアノード電極５２を形成する。次に、ウエハ下面にＮｉ等の電極材料を成膜することにより、共通電極５４を形成する。その後、共通電極５４を約１０００℃でアニールすることで、共通電極５４のオーミック性を向上させる。これにより、図１に示す構造が完成する。その後、半導体ウエハをダイシングすることで、半導体装置１０が完成する。この製造方法によれば、ＣＭＰにより半導体層７２の表面を平坦化するときに、低濃度領域４２の表面からダメージ層が除去される。その低濃度領域４２上にアノード電極５２が形成されるので、アノード電極５２を低濃度領域４２に対して良好にショットキー接続させることができる。

次に、実施例２の半導体装置について説明する。図１１は、実施例２の半導体装置１００の部分断面図を示している。なお、図１１では、実施例１の半導体装置１０と同様の機能を有する部分について、図１と同じ参照番号を付している。実施例２の半導体装置１００は、ドレイン領域２８と高濃度領域４４の境界部が段差状に形成されている点のみが実施例１の半導体装置１０と異なる。実施例２の半導体装置１００でも、半導体層１２の表面に段差が形成されることなく、ＳＢＤ４０の損失が低減されている。

次に、実施例２の半導体装置１００の製造方法について説明する。実施例２の半導体装置１００も、図３に示す半導体ウエハ７０から製造される。最初に、図１２に示すように、半導体ウエハ７０上に、ｎ型不純物濃度が約５×１０^１５ｃｍ^−３であるｎ型のＳｉＣからなる半導体層８０をエピタキシャル成長させる。半導体層８０は、約２μｍの厚さに形成する。次に、ＳＢＤ領域４０内の半導体層８０に選択的にＮイオンを注入することで、その範囲内の半導体層８０のｎ型不純物濃度を半導体ウエハ７０と略同じ濃度まで上昇させる。これによって、図１３に示すように、半導体層８０内に、不純物濃度が高い領域８０ａと不純物濃度が低い領域８０ｂが形成される。次に、図１４に示すように、半導体層８０上に、ｎ型不純物濃度が約５×１０^１５ｃｍ^−３（領域８０ｂ内の半導体層８０と略同じ濃度）であるｎ型のＳｉＣからなる半導体層８２をエピタキシャル成長させる。図１４に示すように、ＳＢＤ領域４０内の半導体ウエハ７０と半導体層８０の領域８０ａによって、高濃度領域４４が形成され、ＳＢＤ領域４０内の半導体層８２によって低濃度領域４２が形成される。また、ＦＥＴ領域２０内の半導体ウエハ７０によって、ドレイン領域２８が形成され、半導体層８０の領域８０ｂとＦＥＴ領域２０内の半導体層８２によって、ドリフト領域２６が形成される。その後は、第１実施例の半導体装置１０の製造方法と同様にして、図８に示す工程（ボディ領域２４を形成する工程）以降の工程が実施される。これによって、図１１に示す半導体装置１００が製造される。

なお、上述した実施例１及び実施例２の半導体装置では、低濃度領域４２の厚さがドリフト領域２６の厚さと等しかった。しかしながら、高濃度領域４４がドレイン領域２８よりも厚ければ、低濃度領域４２の厚さがドリフト領域２６の厚さと異なっていてもよい。例えば、高濃度領域４４がドレイン領域２８よりも厚ければ、低濃度領域４２がドリフト領域２６より厚くても低濃度領域４２は従来の半導体装置よりも薄くなる。したがって、ＳＢＤ４０の損失を低減できる。また、低濃度領域４２がドリフト領域２６より薄ければ、ドリフト領域２６の耐圧に余裕を持たせつつ、ＳＢＤ４０の損失を低減することができる。このように、高濃度領域４４がドレイン領域２８よりも厚ければ、ドリフト領域２６の厚さから独立して低濃度領域４２の厚さを設計することができる。すなわち、この技術の技術的意義は、ＭＯＳＦＥＴ２０の耐圧及び損失から独立して、ＳＢＤ４０の耐圧及び損失を設計できる点にある。

次に、実施例３の半導体装置について説明する。図１５は、実施例３の半導体装置２００の部分断面図を示している。なお、図１５では、実施例１の半導体装置１０と同様の機能を有する部分について、図１と同じ参照番号を付している。実施例３の半導体装置２００は、ドレイン領域２８と高濃度領域４４の厚さが等しい点（すなわち、低濃度領域４２の厚さが、ドリフト領域２６の厚さとボディ領域２４の厚さを足し合わせた厚さと等しい点）で実施例１の半導体装置１０と異なる。また、実施例３の半導体装置２００は、低濃度領域４２のｎ型不純物濃度が、ドリフト領域２６のｎ型不純物濃度よりも高い点で、実施例１の半導体装置１０と異なる。なお、低濃度領域４２のｎ型不純物濃度は、ドレイン領域２８及び高濃度領域４４のｎ型不純物濃度より低い。

実施例３の半導体装置では、低濃度領域４２がドリフト領域２６より厚い。しかしながら、低濃度領域４２の不純物濃度がドリフト領域２６よりも高く、これによって、低濃度領域４２の耐圧性がドリフト領域２６の耐圧性と同等に調整されている。また、低濃度領域４２は、不純物濃度が高いため、導電率が高い。これによって、低濃度領域４２の余剰抵抗成分が低減されている。したがって、ＳＢＤ４０で生じる損失が低減されている。このように、実施例３の半導体装置２００でも、半導体層１２の表面に段差が形成されることなく、ＳＢＤ４０で生じる損失が低減されている。

次に、実施例３の半導体装置２００の製造方法について説明する。実施例３の半導体装置２００も、図３に示す半導体ウエハ７０から製造される。最初に、図１６に示すように、半導体ウエハ７０上に、不純物濃度が約５×１０^１５ｃｍ^−３であるｎ型のＳｉＣからなる半導体層９０をエピタキシャル成長させる。半導体層９０は、約２μｍの厚さに形成する。次に、ＳＢＤ領域４０内の半導体層９０に選択的にＮイオンを注入することで、その範囲内の半導体層９０の不純物濃度を１×１０^１６ｃｍ^−３まで上昇させる。これによって、図１７に示すように、半導体層９０内に、不純物濃度が高い領域９０ａと、不純物濃度が低い領域９０ｂが形成される。その後、同様にして、半導体層９０の形成と、形成した半導体層９０のＳＢＤ領域４０内へのＮイオン注入を繰り返し実施することで、図１８に示すように、半導体層９０を積層する。積層された半導体層９０のうち、領域９０ａにより低濃度領域４２が形成され、領域９０ｂによりドリフト領域２６が形成される。また、ＳＢＤ領域４０内の半導体ウエハ７０によって高濃度領域４４が形成され、ＦＥＴ領域２０内の半導体ウエハ７０によってドレイン領域２８が形成される。その後は、第１実施例の半導体装置１０の製造方法と同様にして、図８に示す工程（ボディ領域２４を形成する工程）以降の工程が実施される。これによって、図１５に示す半導体装置２００が製造される。

なお、上述した実施例３の半導体装置では、低濃度領域４２のｎ型不純物濃度がドリフト領域２６のｎ型不純物濃度より高いことによって、低濃度領域４２がドリフト領域２６と等しい耐圧を有していた。しかしながら、低濃度領域４２のｎ型不純物濃度がドリフト領域２６のｎ型不純物濃度よりも高ければ、低濃度領域４２の耐圧がドリフト領域２６の耐圧と異なっていてもよい。例えば、低濃度領域４２のｎ型不純物濃度がドリフト領域２６のｎ型不純物濃度よりも高ければ、低濃度領域４２の耐圧がドリフト領域２６の耐圧より高くても、低濃度領域４２は従来の半導体装置よりも低抵抗化される。したがって、ＳＢＤ４０の損失を低減できる。また、低濃度領域４２の耐圧がドリフト領域２６の耐圧より低ければ、ドリフト領域２６の耐圧に余裕を持たせつつ、ＳＢＤの損失を低減することができる。このように、この技術の技術的意義は、ＭＯＳＦＥＴ２０の耐圧及び損失から独立して、ＳＢＤ４０の耐圧及び損失を設計できる点にある。

以上に説明したように、上述した実施例１〜３の技術によれば、ＦＥＴ領域とＳＢＤ領域との境界部において半導体層の表面に段差を形成することなく、ＳＢＤで生じる損失を低減することができる。なお、実施例１〜３においては、半導体層の厚さが一定であった。しかしながら、これらの領域間で半導体層の厚さに僅かに差があってもよい。すなわち、本明細書に開示の技術は、半導体装置の特性に実質的な影響を与えたり、半導体装置の実装時に問題が生じるような段差を形成することなくＳＢＤの損失を低減することが可能な技術であって、加工精度等による厚さのばらつきまでを補正する技術ではない。したがって、実質的な影響のない範囲で半導体層の厚さに差が生じていたり、実質的に影響のない段差がＦＥＴ領域とＳＢＤ領域との境界部の半導体層の表面に形成されていたとしても、本明細書に開示の技術による技術的効果を得ることができる。また、本明細書に開示の技術は、ＦＥＴ領域とＳＢＤ領域との境界部において半導体層の表面に段差が形成されることを防止するものであり、他の位置に段差が形成されることを禁止するものではない。したがって、別の技術的効果を得るために、前記境界部以外の位置の半導体層の表面に段差が形成されていてもよい。前記境界部以外の位置に段差が形成されている場合でも、本明細書の技術によれば、少なくとも前記境界部の半導体層の表面に段差が形成されることを防止することができ、その境界部において問題が発生することを防止することができる。

また、上述した実施例１〜３では、トレンチゲート型のＦＥＴを有する半導体装置について説明したが、ＦＥＴはプレーナ型であってもよい。また、実施例１〜３では、ＭＯＳＦＥＴとＳＢＤが半導体層に形成されている半導体装置について説明したが、これらに代えて他の種類の素子が半導体層に形成されていてもよい。例えば、ＭＯＳＦＥＴに代えて、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴや、ＩＧＢＴが形成されていてもよい。また、ＳＢＤに代えて、ＪＢＳダイオードやＰＮダイオードが形成されていてもよい。例えば、ＩＧＢＴとＰＮダイオードを有する半導体装置に実施例２の技術を適用すると、図１９に示す構成となる。図１９に示す半導体装置は、ドレイン領域２８に代えてｐ型のコレクタ領域１２８が形成されている点と、低濃度領域４２とアノード電極５２の間にｐ型領域１４０が形成されている点で図１の半導体装置と異なる。この半導体装置では、高濃度領域４４の厚さは、コレクタ領域１２８の厚さよりも大きい。これによって、低濃度領域４２のは、ドリフト領域２６の厚さと略等しくなっている。また、ＩＧＢＴとＰＮダイオードを有する半導体装置に実施例３の技術を適用すると、図２０に示す構成となる。図２０に示す半導体装置は、ドレイン領域２８に代えてｐ型のコレクタ領域１２８が形成されている点と、低濃度領域４２とアノード電極５２の間にｐ型領域１４０が形成されている点で図１５の半導体装置と異なる。この半導体装置では、低濃度領域４２がドリフト領域２６より厚い。しかしながら、低濃度領域４２の不純物濃度がドリフト領域２６よりも高く、これによって、低濃度領域４２の耐圧性がドリフト領域２６の耐圧性と同等に調整されている。また、例えば、実施例１〜３の半導体装置の低濃度領域４２とアノード電極５２とが接している領域の半導体層中に、部分的にｐ型領域を形成してもよい。このような構成によれば、領域４０内にＪＢＳダイオードが形成される。

また、上述した実施例１〜３の技術を組み合わせてもよい。例えば、高濃度領域４４をドレイン領域２８よりも厚くするとともに、低濃度領域４２のｎ型不純物濃度をドリフト領域２６のｎ型不純物濃度よりも高くしてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体装置
１２：半導体層
２０：ＦＥＴ領域
２２：ソース領域
２４：ボディ領域
２６：ドリフト領域
２８：ドレイン領域
４０：ＳＢＤ領域
４２：低濃度領域
４４：高濃度領域
５０：ソース電極
５２：アノード電極
５４：共通電極
５６：ゲート絶縁膜
５８：ゲート電極
６０：層間絶縁膜

Claims

半導体装置であって、
半導体層と、第１上部電極と、第１下部電極と、ゲート電極と、第２上部電極と、第２下部電極を備えており、
半導体層は、ＳｉＣにより構成されており、絶縁ゲート型トランジスタが形成されているトランジスタ領域と、ダイオードが形成されているダイオード領域を備えており、
第１上部電極は、トランジスタ領域内の半導体層の上面に形成されており、
第１下部電極は、トランジスタ領域内の半導体層の下面に形成されており、
第２上部電極は、ダイオード領域内の半導体層の上面に形成されており、
第２下部電極は、ダイオード領域内の半導体層の下面に形成されており、
トランジスタ領域内には、
第１上部電極と接続されている第１導電型の第１領域と、
第１領域に接している第２導電型の第２領域と、
第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されている第１導電型の第３領域と、
第３領域の下側に形成されており、第３領域に接しており、第１下部電極と接続されており、第２導電型であるか、または、第３領域よりも第１導電型不純物濃度が高い第１導電型である第４領域、
が形成されており、
ダイオード領域内には、
第２上部電極とショットキー接続されている、または、第２導電型のアノード領域を介して第２上部電極と接続されている第１導電型の低濃度領域と、
低濃度領域の下側に形成されており、低濃度領域に接しており、第２下部電極と接続されており、低濃度領域よりも第１導電型不純物濃度が高い第１導電型の高濃度領域、
が形成されており、
ゲート電極は、第１領域と第３領域を分離している範囲の第２領域に絶縁膜を介して対向しており、
低濃度領域が、第２領域と第３領域を合わせた厚さよりも薄く、
高濃度領域が、第４領域よりも厚く、
第３領域と低濃度領域が、連続する領域であり、
第２領域から高濃度領域までの最短距離が、第３領域の厚さよりも大きい、
ことを特徴とする半導体装置。
第４領域と高濃度領域が、連続する領域であり、
高濃度領域が、第４領域と高濃度領域との境界部において、第４領域から離れるに従って厚くなっていることを特徴とする請求項１に記載の半導体装置。
半導体装置であって、
半導体層と、第１上部電極と、第１下部電極と、ゲート電極と、第２上部電極と、第２下部電極を備えており、
半導体層は、ＳｉＣにより構成されており、絶縁ゲート型トランジスタが形成されているトランジスタ領域と、ダイオードが形成されているダイオード領域を備えており、
第１上部電極は、トランジスタ領域内の半導体層の上面に形成されており、
第１下部電極は、トランジスタ領域内の半導体層の下面に形成されており、
第２上部電極は、ダイオード領域内の半導体層の上面に形成されており、
第２下部電極は、ダイオード領域内の半導体層の下面に形成されており、
トランジスタ領域内には、
第１上部電極と接続されている第１導電型の第１領域と、
第１領域に接している第２導電型の第２領域と、
第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されている第１導電型の第３領域と、
第３領域の下側に形成されており、第３領域に接しており、第１下部電極と接続されており、第２導電型であるか、または、第３領域よりも第１導電型不純物濃度が高い第１導電型である第４領域、
が形成されており、
ダイオード領域内には、
第２上部電極とショットキー接続されている、または、第２導電型のアノード領域を介して第２上部電極と接続されている第１導電型の低濃度領域と、
低濃度領域の下側に形成されており、低濃度領域に接しており、第２下部電極と接続されており、低濃度領域よりも第１導電型不純物濃度が高い第１導電型の高濃度領域、
が形成されており、
ゲート電極は、第１領域と第３領域を分離している範囲の第２領域に絶縁膜を介して対向しており、
低濃度領域が、第３領域よりも厚く、
低濃度領域の第１導電型不純物濃度が、第３領域の第１導電型不純物濃度よりも高いことを特徴とする半導体装置。