JP5535282B2 - コネクタ - Google Patents

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Description

本発明は、ピンの間の間隔を拡幅して、回路のレイアウトを便利にすることが可能なメモリコネクタに関する。
半導体工程の進歩に伴い、電子製品の製造コストが減少している。然しながら、工程が進歩すると、回路の設計面で新たな工程に応じた回路のレイアウトの変更も必要となる。例を挙げると、従来のコンピュータのダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory、DRAM）のコネクタは、デュアル・インライン・パッケージ（Dual Inline Package、DIP）工程でコネクタのピン(pin)が製造されている。半導体工程の進歩に伴い、表面実装型デバイス（Surface Mount Device、SMD）の実装工程の方式が日増しに普及しており、従来のＤＩＰ実装工程に取って代わられつつある。
台湾実用新案第Ｍ３９６５１２号
然しながら、前述した従来の技術において、ＤＲＡＭのコネクタを全て既存のＳＭＤ工程に変更してピンを製造すると、メインボード上の表面の回路のレイアウトを設計し直す必要がある。目下、既存のＳＭＤ工程で製造されたコネクタのピンの間隔は、ＤＩＰ工程で製造されたピンの間隔より小さく、信号線をレイアウトする使用スペースを縮小することとなり、電気配線が元々の1本ないし３本（レイアウトのニーズに応じて最多で３本）から１本のみに縮小されてしまうことで、大幅に回路板のレイアウト設計の難度が高まることとなる。
図１は従来のＤＩＰ工程で製造されたメモリコネクタのピンの概略図である。図１のように、ＤＩＰ工程で製造されたピン１０２を、４列の対称による方法でコネクタ１００の底部に配列している。図２はＳＭＤ工程で製造されたメモリコネクタの概略図である。図２のように、メモリコネクタ２００では、ＳＭＤ工程で製造されたピン２０２は２列の対称によってのみ配列される。これにより、図２のピン２０２の配列方法が図１のピン１０２の配列方法と異なり、しかも図２の２つのピン２０２の間隔が図１の２つのピン１０２の間隔よりも小さいことが分かる。従って、ピンとピンとの間隔を拡幅して、回路のレイアウト設計の難度を下げることが可能となる、ニーズのあるＳＭＤ工程に応じたメモリコネクタのピン設計が存在する。
本発明は、このような従来の問題に鑑みてなされたものである。上記課題解決のため、本発明は、従来のピンの間の間隔が小さ過ぎて、信号線のレイアウト用の使用スペースが縮小されてしまう問題を解決したメモリコネクタのピン設計を提供することを主目的とする。
さらに、ピンの間の間隔が拡幅可能なことで，メインボード（main board）の元々の回路のレイアウトを大幅に変更する必要が無いメモリのコネクタピンを設計することを目的とする。
上記の目的に基づき、ここに、主に本体と複数個のピンを備えるコネクタを開示する。本体には底部があり、縦方向と定義し、ピンは交錯して配列するように前記縦方向沿いに底部上に設けられる。ピンは表面実装型デバイス（Surface Mount Device、SMD）の工程で製造され、底部は複数個の凹部を有し、前記凹部は各ピンに対応して底部の両側に設けられ、前記ピンの間の間隔は２５〜３０ミル（mils）の間である。
上記の課題を解決し、目的を達成するために、本発明のコネクタは本体と、複数個の第１ピンと、複数個の第２ピンと、複数個の第３ピンと、複数個の第４ピンとを備える。本体は底部を有して縦方向と定義する。第１ピンはコネクタの底部の第１側端にあり、第２ピンは第１ピンに隣接し、第１ピンと第２ピンは交錯して配列され、第３ピンは前記第２ピンに隣接し、第４ピンはコネクタの底部の第２側端にあり、第４ピンは第３ピンに隣接し、第３ピンと第４ピンは交錯して配列される。第１ピンと第３ピンは本体の底部の第１側端方向に湾曲し、第２ピンと第４ピンは本体の底部の第２側端方向に湾曲する。
本発明によると、ピンの間の間隔が拡幅可能なことで，メインボード（main board）の元々の回路のレイアウトを大幅に変更する必要が無い。
従来のデュアル・インライン・パッケージ（Dual Inline Package，DIP）工程で製造されたコネクタピンの概略図である。 表面実装型デバイス（Surface Mount Device，SMD）工程で製造されたコネクタの概略図である。 本発明の好ましい実施形態におけるコネクタの概略図である。 本発明のコネクタピンの拡大図である。 本発明の好ましい実施形態におけるコネクタの上面図である。
本発明の実施形態について以下の通り説明する。本発明はさらに広範囲に他の実施形態を実行することが可能であり、本発明の範囲は実施形態に限定されず、後の特許請求の範囲を基準とする。また、本発明を理解し易くするため、図面の各部分は相対的なサイズに従って製図しておらず、某サイズと他の関連サイズとの比較は拡大されている。なお、図面の簡潔性ということから、関連性のない細部についても完全には描かれていない。
まず、本発明のコネクタの第１実施形態について説明する。
＜第１実施形態＞
以下、本発明の実施形態を図面に基づいて説明する。図３は本発明の好ましい実施形態におけるコネクタの概略図である。図３の通り、本発明の実施形態において、コネクタ３００はダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory、DRAM）のコネクタが好ましいが、異なる実施形態では、コネクタ３００は他の電子素子のコネクタでもよく、これに限定されない。コネクタ３００は主に本体３０２とピン３０４を備える。ピン３０４は表面実装型デバイス（Surface Mount Device、SMD）の工程で製造され、交錯して配列するように本体３０２の底部３０６上に設けられる。一般的に、本実施形態のピン３０４は、第１ピン３０４２と、第２ピン３０４４と、第３ピン３０４６と、第４ピン３０４８とに区別される。第１ピン３０４２、第２ピン３０４４、第３ピン３０４６、及び第４ピン３０４８は順番に底部３０６の縦方向に配列される。第１ピン３０４２と第３ピン３０４６とは前記本体の前記縦方向沿いの第２ピン３０４４から対称的に設置され、第２ピン３０４４と第４ピン３０４８は第３ピン３０４６から対称的に設置される。第１ピン３０４２はコネクタ３００の底部３０６の第１側端３０５０にあり、第２ピン３０４４は第１ピン３０４２に隣接し、第１ピン３０４２は順番に並べて第２ピン３０４４と交錯して配列される。第３ピン３０４６は第２ピン３０４４に隣接し、第４ピン３０４８はコネクタ３００の底部３０６の第２側端３０５２にあって第３ピン３０４６に隣接し、第３ピン３０４６は順番に第４ピン３０４８と交錯して配列される。
上記ピン３０４の配列方法により、元々２列に配列された方法を４列に改め、ピン３０４とピン３０４との間隔を拡幅し、交錯して配列することにより、ピン３０４とピン３０４との間に１〜３本の信号線の収容を可能にし、メインボードの回路レイアウトを大幅に変更する必要をなくした。
図４は本発明のコネクタピンの拡大図である。図４の様に、従来のＳＭＤ工程で製造されたピンと異なり、本発明の好ましい実施形態におけるコネクタ４００では、本体４０２の底部４０６上にピン４０４の湾曲方向が一致しない。第１ピン４０４２は底部４０６の第１側端４０５０方向に、第２ピン４０４４は底部４０６の第２側端４０５２方向に、第３ピン４０４６は底部４０６の第１側端４０５０方向に、そして、第４ピン４０４８は底部４０６の第２側端４０５２方向に湾曲する。異なる実施形態においては、ピン４０４の湾曲方向も変更可能であり、例を挙げると、第１ピン４０４２は底部４０６の第２側端４０５２方向に湾曲可能で、第２ピン４０４４は底部４０６の第１側端４０５０方向に湾曲可能である。ピン４０４の湾曲方向を変更することによって、ピン４０４とピン４０４の間の間隔を拡幅して、間隔の間に複数の信号線の収容が可能となり、回路のレイアウトの難度が下がる。
図５は本発明の好ましい実施形態におけるコネクタの側面図である。図５の様に、コネクタ５００は主に本体５０２とピン５０４とを備えることにより、組立スタッフはピン５０４が全て正確にメインボードの信号線に位置合わせされたか否かの目視が可能である。コネクタ５００を設計する際、底部５０６の幅は頂部５０８の幅よりも小さく、組立スタッフは上から見た際に、ピン５０４の配列を目視することが可能であり、組立時にピン５０４がメインボードの信号線に位置合わせされたか否かを目視できる。然しながら、本発明のコネクタ５００では、半分のピン５０４が底部５０６に内側に湾曲しており、元々の本体５０２の設計では、内向きに湾曲したピン５０４がメインボードの信号線に位置合せされたか否かを目視できなかった。従って、底部５０６のピン５０４に対応する辺縁に、前記縦方向に凹部５１０を開け、組立スタッフが上から見た際、この凹部５１０からピン５０４の電気配線が目視できる。上記の設計により、コネクタ５００をメインボードに溶接すると、組立スタッフは容易に肉眼で各ピン５０４が対応する信号線に接続されたか否かを目視できる。また、本発明のコネクタ５００はＤＤＲ３（Double Data Rate 3）、ＤＩＭＭ（Double Inline Memory Module）メモリのスロットコネクタであることが好ましい。図５から、ピン５０４の湾曲方向が完全には一致していないことが一層目視でき、湾曲方向が異なることでピン５０４が交錯するように配列され、ピン５０４とピン５０４の間の間隔が拡幅され、間隔の間の電気配線が１〜３本に保たれる。間隔の間の距離はおよそ２８ミル（mils）である。換言すると、間隔の間の距離は２５〜３０ミルの間でよく、１〜３本の信号線のレイアウトが収容可能である。
上記をまとめると、新たなピンの配列設計により、ピンとピンとの間隔が拡幅される。回路レイアウトの難度が下がり、工程の変更に大幅な回路のレイアウト設計の変更を必要とせず、ピンの配列方法には工程面でのステップが増えないため、余計な工程のコストが発生しない。
上述の実施形態は本発明の技術思想及び特徴を説明するためのものにすぎず、当該技術分野を熟知する者に本発明の内容を理解させると共にこれをもって実施させることを目的とし、本発明の特許請求の範囲を限定するものではない。従って、本発明の精神を逸脱せずに行う各種の同様の効果をもつ改良又は変更は、後述の請求項に含まれるものとする。
１００ … コネクタ
１０２ … ピン
２００ … コネクタ
２０２ … ピン
３００ … コネクタ
３０２ … 本体
３０４ … ピン
３０４２ … 第1ピン
３０４４ … 第２ピン
３０４６ … 第３ピン
３０４８ … 第４ピン
３０５０ … 第1側端
３０５２ … 第２側端
３０６ … 底部
４００ … コネクタ
４０２ … 本体
４０４ … ピン
４０４２ … 第1ピン
４０４４ … 第２ピン
４０４６ … 第３ピン
４０４８ … 第４ピン
４０５０ … 第1側端
４０５２ … 第２側端
４０６ … 底部
５００ … コネクタ
５０２ … 本体
５０４ … ピン
５０６ … 底部
５０８ … 頂部
５１０ … 凹部

Claims (4)

  1. 底部を有して縦方向と定義した本体と、
    交錯して配列するように前記縦方向に前記底部に設けられた複数個のピンと、を備え、
    前記ピンは、前記底部の第１側端に前記縦方向に並ぶ第１列と、前記底部の第２側端に前記縦方向に並ぶ第２列と、のいずれかにおいて前記底部に接触し、表面実装型デバイス（Surface Mount Device、SMD）の工程で製造されることを特徴とし、
    前記ピンは、
    前記底部の前記第１列に接続される前記ピンが前記第１側端方向に湾曲して形成される複数個の第１ピンと、
    前記底部の前記第１列に接続される前記ピンが前記第２側端方向に湾曲して形成され、前記第１ピンに隣接し、前記第１ピンと交錯するように配置された複数個の第２ピンと、
    前記底部の前記第２列に接続される前記ピンが前記第１側端方向に湾曲して形成される複数個の第３ピンと、
    前記底部の前記第２列に接続される前記ピンが前記第２側端方向に湾曲して形成され、前記第３ピンに隣接し、前記第３ピンと交錯するように配置された複数個の第４ピンと、を備えることを特徴とし、
    前記第１ピン、前記第２ピン、前記第３ピン、及び前記第４ピンは前記縦方向に並ぶ列を形成し、前記第２ピンの列が前記第１ピンの列及び前記第３ピンの列に挟まれ、前記第３ピンの列が前記第２ピンの列及び前記第４ピンの列に挟まれて形成されるコネクタ。
  2. 前記第１ピンの列と前記第３ピンの列とは前記本体の前記縦方向沿いの前記第２ピンの列より対称的に設けられ、前記第２ピンの列と前記第４ピンの列とは前記第３ピンの列より対称的に設けられることを特徴とする、請求項１に記載のコネクタ。
  3. 前記本体の前記底部には複数個の凹部があり、前記凹部は前記ピンに対応し、前記縦方向沿いに前記底部の両側に設けられることを特徴とする、請求項１に記載のコネクタ。
  4. 前記ピンの間隔は２５〜３０ミル（mils）であることを特徴とする、請求項１に記載のコネクタ。
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