JP5453962B2 - 半導体装置、半導体装置の製造方法および電子機器 - Google Patents
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Description
ここで、基板への電子部品の実装方法として、BGA(Ball Grid Array)が知られている。特に、BGA構造の電子部品は、一般的に端子が短いため、応力に弱い場合がある。
また、電子部品実装後の構造上の信頼性を確保することを目的とした加工を施した構造も知られている。例えば、実装基板の表面もしくは、裏面に、所要厚さのスティフナを使用したアンダーフィル材と相当以上の効果を得る目的で、接着剤もしくはネジを用いて固定する実装基板の構造が知られている。
本発明はこのような点に鑑みてなされたものであり、電子部品に生じる応力を緩和し、かつ、電子部品を容易に脱着することができる半導体装置、半導体装置の製造方法および電子機器を提供することを目的とする。
基板は、電極を有する。
樹脂は、応力が印加される応力印加点と電子部品とが互いに反対側に位置するようにして、基板上の電子部品の電極と離間した部位に複数設けられている。
<第1の実施の形態>
図1は、第1の実施の形態の基板ユニットを示す図である。
基板ユニット1は、基板(フレキシブル基板)2と、基板2上に設けられた電子部品3と、樹脂(構造体)4とを有している。なお、位置の異なる樹脂4を識別するために樹脂4には異なる符号を付している。
これらの電極は、基板2に設けられた電極(図示せず)に例えば、半田リフロー方法によって電気的に接合されている。
各樹脂4は、平面視で、樹脂4を介して応力印加点20と電子部品3とが互いに反対側に位置するように配置されている。
樹脂4の構成材料としては、特に限定されないが、例えば、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、フェノール樹脂、シリコン樹脂等の熱硬化性樹脂が挙げられる。
エポキシ樹脂を用いた場合、高硬度で高い密着性(接着力)が得られる。また、エポキシアクリレート系の樹脂を用いた場合、速乾性、低温硬化(常温硬化、紫外線硬化)等の取り扱い性が容易である。
この基板ユニット1は、支持部10により片持ちで挟持されている。応力印加点20に図1(b)中、紙面上側から下側に向かって応力が印加されることにより、基板ユニット1にたわみが生じる。
図2は、応力印加点に応力が印加されることにより、基板に生じる応力を示す図である。
その後、樹脂402の角に達すると、応力の一部が樹脂404、405に作用する。
その後、応力が樹脂404の角に達すると、応力の一部が樹脂406に作用する。応力が樹脂405の角に達すると、応力の一部が樹脂408に作用する。
その後、樹脂406、408の角に達すると、基板2の辺に向かって移動する。
また、樹脂4により、電子部品3と基板2との接合部が間接的に補強され、当該箇所の応力を緩和することができる。
また、例えば、アンダーフィル塗布を行った場合と比較すると、アンダーフィル塗布特性によっては、温度サイクル試験(温度加速による寿命試験)特性が悪化する場合もある。しかし、本実施の形態の配置によれば、このような特性の悪化を回避することができる。
また、樹脂4は、電子部品3の近傍に他の電子部品が位置する場合、この他の電子部品上に配置するようにしてもよい。
次に、樹脂4の他の配置例(以下、配置パターンと言う)を説明する。
図3、図4、図5は、樹脂の他の配置パターンを示す図である。
例えば、図3中、樹脂409に作用している応力は、樹脂409により分散され、その後、樹脂410、413、411によってさらに分散される。また、樹脂412に作用している応力は、樹脂412により分散され、その後、樹脂410、413、411によってさらに分散される。また、樹脂415に作用している応力は、樹脂415によって分散され、基板2の外周部へと導かれる。
図4に示す基板ユニット1bでは、基板ユニット1の樹脂404、405の代わりに樹脂417、418が配置されている。樹脂417、418は、樹脂404、405が、樹脂404、405の矩形の中心を中心として90°回転した位置に配置されている。
応力印加点20に応力が印加されることにより、基板2に生じた応力は、放射状に発生する。
その後、樹脂402の角に達すると、応力の一部が樹脂417、418に作用する。
その後、樹脂417の角に達すると、応力の一部が合成されて樹脂406に作用する。また、樹脂418の角に達すると、応力の一部が合成されて樹脂408に作用する。
図5に示す基板ユニット1cでは、図2に示す樹脂4の配置パターンと、図3に示す樹脂4の配置パターンとを組み合わせたものになっている。
なお、本実施の形態では、応力印加点20側からのみ発生する応力を抑制する例について説明したが、支持部10側からも応力が発生するため、支持部10と電子部品3との間に樹脂4を配置するようにしてもよい。この場合も前述した配置パターンを適宜選択して配置することができる。
次に、第2の実施の形態の基板ユニットについて説明する。
以下、第2の実施の形態の基板ユニットについて、前述した第1の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
製品の使用条件によっては、複数箇所に応力が発生する場合がある。従って、基板ユニット1dでは、電子部品3を囲むように樹脂4を配置している。すなわち、基板ユニット1dは、電子部品3の支持部10側にも樹脂4が配置されている。
これにより、応力分布を変化(応力の発生する方向を参照)させて、角部の応力を緩和させ、発生した応力が、電子部品3の角部に印加されることを抑制している。
また、樹脂4の形状は、図6に図示したL字状のものに限らず、他の形状であってもよい。以下、樹脂4の厚さや高さを変えた場合と、樹脂4の形状を他の形状とした場合のひずみ量の測定例を示す。
図6に示すように、支持部10によって支持された状態で、応力印加点20に応力を加えることにより、基板ユニット1dに負荷を加え、基板2の変位量に対するひずみ量を測定した。但し、樹脂4の形状を以下のように変えた。
以下、図7(a)に示すように、樹脂4の幅をW、樹脂4の内径の長さをL1、電子部品3の端面から樹脂4までの距離をL2とする。また、樹脂4の高さをHとする。
配置パターン(1)樹脂4を配置しなかった。
配置パターン(3)L字状の樹脂4を、電子部品3を囲むように4つ配置した。樹脂4の幅W=2.5mm、高さH=2.5mmとした。
また、上記配置パターン(1)〜(4)においては、長さL1=15mm、長さL2=4.0mmとした。
配置パターン(5)樹脂4の幅W=2.5mm、高さH=1.5mmとした。
<測定結果>
図8は、測定結果を示す図(グラフ)である。
配置パターン(1)のひずみ量は丸印でプロットされている。配置パターン(2)のひずみ量は四角印でプロットされている。配置パターン(3)のひずみ量は菱形印でプロットされている。配置パターン(4)のひずみ量は三角印でプロットされている。配置パターン(5)のひずみ量はバツ印でプロットされている。配置パターン(6)のひずみ量はアスタリスク印でプロットされている。
例えば、基板変位量5mmの箇所での、各配置パターンのひずみ量を比較する。
次に、基板ユニットを製造する方法を説明する。
図9および図10は、基板ユニットを製造する方法を説明する図である。
まず、ネジ止め用の孔を形成した基板2aを用意する。そして用意した基板2aに電子部品3a〜3eを半田付けして実装する。
基板2aが筐体9にネジ止めされることにより、ネジ止め位置が応力発生源となり、基板2に応力が発生する。
この状態で、電子部品3a〜3eの角部等に発生する応力をひずみゲージ7を用いて実測する。
次に、図10に示すように、ネジ止めにより発生する応力の実測結果に基づいて、樹脂4を配置する箇所を検出する。また、配置する箇所について、適当な樹脂4の形状(位置、幅、高さ等)を決定する。この形状の決定方法については、後に一例を示す。また、図10では、ネジ止め用の孔5a〜5fを図示している。
次に、決定した箇所に樹脂を塗布する。そして、自然乾燥による方法や、紫外線照射、加熱等により、塗布した樹脂を硬化させる。これにより基板ユニットが完成する。
前述した基板ユニット1、1a〜1dも、上記製造方法によって製造することができる。
樹脂419〜428を配置することにより、応力集中から守りたい箇所(図11中、点線の丸印)に対する応力の集中を抑制できていることが分かる。
図12は、樹脂の配置位置の決定方法を示す図である。以下、説明を分かりやすくするために基板2b上に配置した電子部品3を用いて樹脂4の配置位置の決定方法を説明する。
電子部品3の、ネジ止め位置から一番近い、応力集中から守りたい箇所(図12中、点線の丸印)に対する樹脂4の配置位置および形状を決定する。
ネジ6hのネジ止め位置から一番近い箇所は、電子部品3の右上の角部であるため、その近傍に矩形状の樹脂430を配置することを決定する。ネジ6iのネジ止め位置から一番近い箇所は、電子部品3の右下の角部、および、左下の角部であるため、その近傍にU字状の樹脂431を配置することを決定する。
樹脂429、430、431を配置することにより応力が分散する(逃げる)方向を予測する。
このとき、樹脂4を配置した結果、応力が分散する方向に、なお、電子部品3が存在する場合や、他の電子部品が存在する場合等、応力の分散が完全ではない場合や、樹脂4を塗布する際の塗布の効率化を考慮した樹脂4の配置位置および形状に調整する。
応力集中から守りたい箇所への応力が大きい場合、樹脂430、431、433の幅Wや高さHを増加することを決定する。
なお、ステップS11〜S13に示す決定方法は、ステップS3に示す処理に用いるだけでなく、ステップS4にて樹脂4を配置した後に、ネジ止め状況の目視や再度の応力の測定等によって樹脂4の形状の修正、追加が必要な場合にも用いるようにしてもよい。
例えば、スティフナを使用して基板ユニットを製造した場合と比較すると、スティフナの締結方法として、ネジを選定した場合は、基板に穴加工が必要となり、基板内の配線制限がかかる。また、新たな応力が発生する可能性もある。本実施の形態の製造方法によれば、樹脂4を使用することで、穴加工に比べ配線制限は緩和される。また、新たな応力が発生する可能性も低い。
前述した基板ユニットの製造方法では、応力をひずみゲージ7を用いて実測することによって、樹脂4の配置位置を決定した。しかし、これに限らず、各電子部品3の基板2aとの接触部(半田付け部)に発生する応力をシミュレーション装置によって予測し、この予測結果に基づいて樹脂4の配置位置を決定するようにしてもよい。
シミュレーション装置100は、CPU101によって装置全体が制御されている。CPU101には、バス108を介してRAM102、ハードディスクドライブ(HDD:Hard Disk Drive)103、グラフィック処理装置104、入力インタフェース105、外部補助記憶装置106および通信インタフェース107が接続されている。
グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、CPU101からの命令に従って、画像をモニタ104aの画面に表示させる。入力インタフェース105には、キーボード105aとマウス105bとが接続されている。入力インタフェース105は、キーボード105aやマウス105bから送られてくる信号を、バス108を介してCPU101に送信する。
次に、シミュレーション装置100を用いた基板ユニットの製造方法を説明する。
まず、設計者がシミュレーション装置100を操作して、応力をシミュレーションできるアプリケーションを起動する。
[ステップS2]
アプリケーションにシミュレーションを実行させ、基板に発生する応力をモニタ104aに表示させる。
ここで、基板2cは、基板2aに対応するものである。電子部品3f〜3jは、電子部品3a〜3eに対応するものである。ネジ6j、6k、6m、6n、6qは、ネジ6a〜6eに対応するものである。
なお、開示の基板ユニットの用途は、特に限定されないが、例えば、携帯端末装置等の小型化が要求される電子機器が有する筐体に実装される基板ユニットや、フラットケーブルが備える基板ユニットに用いることができる。
なお、上記のシミュレーション機能は、コンピュータによって実現することができる。その場合、シミュレーション装置100が有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、例えば、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記録装置としては、例えば、ハードディスク装置(HDD)、フレキシブルディスク(FD)、磁気テープ等が挙げられる。光ディスクとしては、例えば、DVD(Digital Versatile Disc)、DVD−RAM(Random Access Memory)、CD−ROM(Compact Disc Read Only Memory)、CD−R(Recordable)/RW(ReWritable)等が挙げられる。光磁気記録媒体としては、例えば、MO(Magneto-Optical disk)等が挙げられる。
(付記1) 電極を有する基板と、
前記基板上に配置され、前記電極と電気的に接続される電極を有する電子部品と、
予め検出された前記電子部品の応力が集中する部位に対応して前記基板上の前記電子部品の電極と離間した部位に複数設けられた樹脂と、
を有することを特徴とする半導体装置。
(付記3) 複数段設けられた前記各樹脂の後段の樹脂は、前段の樹脂によって分散された応力が前記電子部品に作用することを抑制する位置に設けられていることを特徴とする付記2記載の半導体装置。
(付記5) 前記樹脂は、前記電子部品を覆うように環状に設けられていることを特徴とする付記1記載の半導体装置。
(付記7) 前記樹脂は、前記基板の前記電子部品が配置された面の反対側の面に設けられていることを特徴とする付記1記載の半導体装置。
(付記9) 電極を有し、前記電極と電気的に接続される電極を有する電子部品が配置された基板を用意し、
応力が集中する前記電子部品の部位を検出し、
検出された前記部位に対応して前記基板上の前記電子部品の電極と離間した部位に複数箇所樹脂を塗布し、
塗布した前記樹脂を硬化させる、
ことを特徴とする半導体装置の製造方法。
(付記11) 段を形成する前記樹脂の後段の樹脂は、前段に塗布した前記樹脂が硬化することによって分散された応力が、検出された前記部位に作用することを抑制する位置に塗布することを特徴とする付記10記載の半導体装置の製造方法。
(付記13) 前記樹脂を、前記電子部品を覆うように環状に塗布することを特徴とする付記9記載の半導体装置の製造方法。
(付記15) 前記樹脂を、前記基板の前記電子部品が配置された面の反対側の面に塗布することを特徴とする付記9記載の半導体装置の製造方法。
前記基板上に配置され、前記電極と電気的に接続される電極を有する電子部品と、
予め検出された前記電子部品の応力が集中する部位に対応して前記基板上の前記電子部品の電極と離間した部位に複数設けられた樹脂と、を有する半導体装置と、
前記半導体装置が搭載される筐体と、
を備えることを特徴とする電子機器。
2、2a、2b、2c 基板
3、3a〜3j 電子部品
4、401〜433 樹脂
5a〜5f 孔
6a〜6k、6m、6n、6q ネジ
7 ひずみゲージ
8 テープ
10 支持部
20 応力印加点
100 シミュレーション装置
Claims (8)
- 電極を有する基板と、
前記基板上に配置され、前記電極と電気的に接続される電極を有する電子部品と、
応力が印加される応力印加点と前記電子部品とが互いに反対側に位置するようにして、前記基板上の前記電子部品の電極と離間した部位に複数設けられた樹脂と、
を有することを特徴とする半導体装置。 - 前記樹脂は、複数段設けられていることを特徴とする請求項1記載の半導体装置。
- 複数段設けられた前記各樹脂の後段の樹脂は、前段の樹脂によって分散された応力が前記電子部品に作用することを抑制する位置に設けられていることを特徴とする請求項2記載の半導体装置。
- 前記樹脂は、前記電子部品の角部に鉤状に設けられていることを特徴とする請求項1記載の半導体装置。
- 電極を有し、前記電極と電気的に接続される電極を有する電子部品が配置された基板を用意し、
応力が印加される応力印加点を検出し、
検出された前記応力印加点と前記電子部品とが互いに反対側に位置するようにして、前記基板上の前記電子部品の電極と離間した部位に複数箇所樹脂を塗布し、
塗布した前記樹脂を硬化させる、
ことを特徴とする半導体装置の製造方法。 - 複数箇所に塗布される前記樹脂は、段を形成していることを特徴とする請求項5記載の半導体装置の製造方法。
- 段を形成する前記樹脂の後段の樹脂は、前段に塗布した前記樹脂が硬化することによって分散された応力が、検出された前記部位に作用することを抑制する位置に塗布することを特徴とする請求項6記載の半導体装置の製造方法。
- 電極を有する基板と、
前記基板上に配置され、前記電極と電気的に接続される電極を有する電子部品と、
応力が印加される応力印加点と前記電子部品とが互いに反対側に位置するようにして、前記基板上の前記電子部品の電極と離間した部位に複数設けられた樹脂と、を有する半導体装置と、
前記半導体装置が搭載される筐体と、
を備えることを特徴とする電子機器。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009160552A JP5453962B2 (ja) | 2009-07-07 | 2009-07-07 | 半導体装置、半導体装置の製造方法および電子機器 |
TW099119445A TW201110279A (en) | 2009-07-07 | 2010-06-15 | Semiconductor device, manufacture method of semiconductor device, and electronic apparatus |
DE102010024119A DE102010024119A1 (de) | 2009-07-07 | 2010-06-17 | Halbleitervorrichtung, Herstellungsverfahren einer Halbleitervorrichtung und elektronisches Gerät |
US12/818,331 US20110006405A1 (en) | 2009-07-07 | 2010-06-18 | Semiconductor device, manufacture method of semiconductor device, and electronic apparatus |
KR1020100064035A KR101061092B1 (ko) | 2009-07-07 | 2010-07-02 | 반도체 장치, 반도체 장치의 제조방법 및 전자기기 |
CN2010102243423A CN101944513A (zh) | 2009-07-07 | 2010-07-07 | 半导体器件、半导体器件的制造方法以及电子设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009160552A JP5453962B2 (ja) | 2009-07-07 | 2009-07-07 | 半導体装置、半導体装置の製造方法および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011018677A JP2011018677A (ja) | 2011-01-27 |
JP5453962B2 true JP5453962B2 (ja) | 2014-03-26 |
Family
ID=43307973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009160552A Expired - Fee Related JP5453962B2 (ja) | 2009-07-07 | 2009-07-07 | 半導体装置、半導体装置の製造方法および電子機器 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20110006405A1 (ja) |
JP (1) | JP5453962B2 (ja) |
KR (1) | KR101061092B1 (ja) |
CN (1) | CN101944513A (ja) |
DE (1) | DE102010024119A1 (ja) |
TW (1) | TW201110279A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5884435B2 (ja) | 2011-11-22 | 2016-03-15 | 富士通株式会社 | 回路基板の補強位置決定方法及び基板組立体 |
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JP4172238B2 (ja) | 2002-09-19 | 2008-10-29 | 日本電気株式会社 | 電子部品の実装構造 |
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KR100643928B1 (ko) | 2005-08-29 | 2006-11-10 | 삼성전기주식회사 | 이원화된 내층 구조를 가진 인쇄회로기판 |
KR100671748B1 (ko) | 2005-09-29 | 2007-01-22 | 삼성전기주식회사 | 스티프너를 이용한 박형 인쇄회로기판 및 그 제조방법 |
JP4714598B2 (ja) | 2006-02-22 | 2011-06-29 | 富士通株式会社 | 半導体装置及びその製造方法 |
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JP5150907B2 (ja) | 2008-01-09 | 2013-02-27 | 日東電工株式会社 | 塗布装置 |
-
2009
- 2009-07-07 JP JP2009160552A patent/JP5453962B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-15 TW TW099119445A patent/TW201110279A/zh unknown
- 2010-06-17 DE DE102010024119A patent/DE102010024119A1/de not_active Withdrawn
- 2010-06-18 US US12/818,331 patent/US20110006405A1/en not_active Abandoned
- 2010-07-02 KR KR1020100064035A patent/KR101061092B1/ko not_active IP Right Cessation
- 2010-07-07 CN CN2010102243423A patent/CN101944513A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TW201110279A (en) | 2011-03-16 |
DE102010024119A1 (de) | 2011-01-13 |
JP2011018677A (ja) | 2011-01-27 |
CN101944513A (zh) | 2011-01-12 |
US20110006405A1 (en) | 2011-01-13 |
KR20110004297A (ko) | 2011-01-13 |
KR101061092B1 (ko) | 2011-09-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130718 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |