以下、本発明について、実施形態をもって説明するが、本発明は、後述する実施形態に限定されるものではない。図1は、本実施の形態の画像形成装置の機械的構成を示す模式図である。本実施の形態の画像形成装置100は、VCSEL200(図2,図3参照)、ポリゴンミラー102aなどの光学要素を含む光学装置102と、感光体ドラム、帯電装置、現像装置などを含む像形成部112と、中間転写ベルトなどを含む転写部122を含んで構成される。光学装置102は、半導体レーザとしてVCSEL200を含んで構成される。図1に示す実施形態では、VCSEL200(図1では不図示)から射出された光ビームは、一旦、第1シリンドリカルレンズ(図示せず)により集光され、ポリゴンミラー102aにより、反射ミラー102bへと偏向される。
ここで、VCSEL(Vertical Cavity Surface Emitting LASER)200とは、同一チップ上に複数の光源(半導体レーザ)を格子状に配置した面発光型半導体レーザである。このようなVCSEL200を使用した画像形成装置としては様々な技術が知られており、本実施の形態の画像形成装置100の光学装置102には、これらの公知技術と同様の構成で、VCSEL200が組み込まれている。図2は、本実施の形態の光学装置102に組み込まれたVICSEL200の構成図である。本実施の形態のVCSEL200は、図2に示すように、格子状に複数の光源1001(複数の半導体レーザ)が格子状に配置された半導体レーザアレイを構成している。そして、複数の光源1001の配列方向が偏向器としてのポリゴンミラー102aの回転軸に対して所定の角度θで傾斜して設けられている。
図2では、光源の縦配列方向をa〜c、横配列方向を1〜4とし、例えば、図2の左上の光源1001をa1のように表記する。光源1001がポリゴンミラー角度θをもって配置されていることにより、光源a1と光源a2とは異なる走査位置を露光し、この2光源により1つの画素(1画素)を構成する場合、すなわち、図2において、2光源で1画素を実現する場合を考える。例えば2光源a1,a2で1画素、2光源a3,a4で1画素を構成していくとすると、図中の光源によって図2右端に示すような画素が形成される。図の縦方向を副走査方向としたとき、2光源により構成される画素の中心間距離が600dpi相当であるとする。このとき、1画素を構成する2光源の中心間隔は1200dpi相当となり、画素密度に対して光源密度が2倍となっている。よって1画素を構成する光源の光量比を変えることで、画素の重心位置を副走査方向にずらすことが可能となり、高精度な画像形成が実現できる。
画像形成装置100は、fθレンズを使用しないポストオブジェクト型の光学装置102を構成する。光ビームLは、図示した実施形態ではシアン(C)、マゼンタ(M)、イエロー(Y)、ブラック(K)の各色に対応した数発生されていて、反射ミラー102bで反射され、第2シリンドリカルレンズ102cで再度集光された後に感光体ドラム104a、106a、108a、110aを露光している。
光ビームLの照射は、上述したように複数の光学要素を使用して行われるため、主走査方向および副走査方向に関して、タイミング同期が行われている。なお、以下、主走査方向を、光ビームの走査方向として定義し、副走査方向を、主走査方向に対して直交する方向として定義する。
感光体ドラム104a、106a、108a、110aは、アルミニウムなどの導電性ドラム上に、少なくとも電荷発生層と、電荷輸送層とを含む光導電層を備えている。光導電層は、それぞれ感光体ドラム104a、106a、108a、110aに対応して配設され、コロトロン、スコロトロン、または帯電ローラなどを含んで構成される帯電器104b、106b、108b、110bにより表面電荷が付与される。
各帯電器104b、106b、108b、110bにより感光体ドラム104a、106a、108a、110a上に付与された静電荷は、光ビームLにより像状露光され、静電潜像が形成される。感光体ドラム104a、106a、108a、110a上に形成された静電潜像は、現像スリーブ、現像剤供給ローラ、規制ブレードなどを含む現像器104c、106c、108c、110cにより現像され、現像剤像が形成される。
感光体ドラム104a、106a、108a、110a上に担持された現像剤は、搬送ローラ114a、114b、114cにより矢線Aの方向に移動する中間転写ベルト114上に転写される。中間転写ベルト114は、C、M、Y、Kの現像剤を担持した状態で2次転写部へと搬送される。2次転写部は、2次転写ベルト118と、搬送ローラ118a、118bと含んで構成される。2次転写ベルト118は、搬送ローラ118a、118bにより矢線Bの方向に搬送される。2次転写部には、給紙カセットなどの受像材収容部128から上質紙、プラスチックシートなどの受像材124が搬送ローラ126により供給される。
2次転写部は、2次転写バイアスを印加して、中間転写ベルト114上に担持された多色現像剤像を、2次転写ベルト118上に吸着保持された受像材124に転写する。受像材124は、2次転写ベルト118の搬送と共に定着装置120へと供給される。定着装置120は、シリコーンゴム、フッソゴムなどを含む定着ローラなどの定着部材130を含んで構成されていて、受像材124と多色現像剤像とを加圧加熱し、印刷物132として画像形成装置100の外部へと出力する。多色現像剤像を転写した後の転写ベルト114は、クリーニングブレードを含むクリーニング部116により転写残現像剤が除去された後、次の像形成プロセスへと供給される。
図3は、VCSEL200を含む光学装置102が感光体ドラム104aを露光する場合の概略的な斜視図を示す。VCSEL200から射出された光ビームLは、光ビーム束を整形するために使用される第1シリンドリカルレンズ202により集光され、反射ミラー204および結像レンズ206を経た後、ポリゴンミラー102aにより偏向される。ポリゴンミラー102aは、数千〜数万回転するスピンドルモータなどにより回転駆動されている。ポリゴンミラー102aで反射された光ビームLは、反射ミラー102bで反射された後、第2シリンドリカルレンズ102cにより再整形され、感光体ドラム104a上を露光する。
また、光ビームLの副走査方向への走査開始タイミングを同期するため、反射ミラー208が配置されている。反射ミラー208は、副走査方向の走査を開始する以前で、光ビームLを、フォトダイオードなどを含む同期検出装置210へと反射させる。同期検出装置210は、当該光ビームを検出すると、副走査を開始させるために同期信号を発生させ、VCSEL200への駆動制御信号の生成処理などの処理を同期する。
VCSEL200は、後述するGAVD310から送付されるパルス信号により駆動され、後述するように、画像データの所定の画像ビットに対応する位置に光ビームLが露光され、感光体ドラム104a上に静電潜像を形成する。
図4は、本画像形成装置100の制御ユニット300の概略的な機能ブロック図を示す。制御ユニット300は、スキャナ部302と、プリンタ部308と、主制御部330として構成されている。スキャナ部302は、画像を読み取る手段として機能しており、スキャナが読み取った信号をA/D変換して黒オフセット補正、シェーディング補正、画素位置補正を行うVPU304と、主に取得された画像を、RGB表色系からCMYK表色系での画像データとしてディジタル変換するための画像処理を行うIPU306とを含んで構成されている。スキャナ部302が取得した読み取り画像は、ディジタルデータとしてプリンタ部308へと送られる。
プリンタ部308は、VCSEL200の駆動制御を行う制御手段として機能するGAVD310と、GAVD310が生成した駆動制御信号により半導体レーザ素子を駆動させるための電流を、半導体レーザ素子に供する供給LDドライバ312と、2次元的に配置された半導体レーザ素子を実装するVCSEL200とを含んで構成される。本実施形態のGAVD310は、スキャナ部302から送られた画像データについて、画素データにVCSEL200の射出する半導体レーザ素子の空間的なサイズに対応するように画素データを分割して高解像度化処理を実行する。
また、スキャナ部302とプリンタ部308は、システムバス316を介して主制御部330と接続されていて、主制御部330の指令により、画像読み取りおよび画像形成が制御されている。主制御部330は、中央処理装置(以下、CPUとして参照する。)320と、CPU320が処理のために使用する処理空間を提供するRAM322とを含んでいる。CPU320は、これまで知られたいかなるCPUでも使用することができ、例えば、PENTIUM(登録商標)シリーズ、またはその互換CPUなどCISC(Complex Instruction Set Computer)、MIPSなどのRISC(Reduced Instruction Set Computer)などを使用することができる。CPU320は、インタフェース328を介してユーザからの指令を受け付け、指令に対応する処理を実行するプログラムモジュールを呼び出して、コピー、ファクシミリ、スキャナ、イメージストレージなどの処理を実行させる。さらに、主制御部330は、ROM324を含んでおり、CPU320の初期設定データ、制御データ、プログラムなどをCPU320が利用可能に格納する。イメージストレージ326は、ハードディスク装置、SDカード、USBメモリなどの固定または着脱自在のメモリ装置として構成され、画像形成装置100が取得した画像データを、格納して、ユーザによる各種処理のために利用可能としている。
スキャナ部302が取得した画像データについてプリンタ部308を駆動して感光体ドラム104aなどに静電潜像として画像を出力する場合、CPU320は、上質紙、プラスチックフィルムなどの受像材の主走査方向制御および副走査位置制御を実行する。CPU320は、副走査方向のスキャンを開始させる場合、GAVD310にスタート信号を出力する。GAVD310は、スタート信号を受領すると、IPU306がスキャン処理を開始する。その後、GAVD310は、バッファメモリなどに格納した画像データを受信し、その後、その受信した画像データを処理し、処理した画像データをLDドライバ312に出力する。LDドライバ312は、GAVD310から画像データを受け取ると、VCSEL200の駆動制御信号を生成する。その後、LDドライバ312は、この駆動制御信号をVCSEL200に送出することにより、VCSEL200を点灯させる。なお、LDドライバ312は、半導体レーザ素子を、PWM制御などを使用して駆動させる。本実施形態で説明するVCSEL200は、半導体レーザ素子を8ch備えるが、VCSEL200のチャネル数は限定されるものではない。
図5は、GAVD310のより詳細な機能ブロックを示す。GAVD310は、同期信号を受信して、IPU306から送付される画像データを格納して記憶するFIFOバッファなどのメモリ340を備えていて、IPU306から送信された画像データを先入れ/先出し方式で画像処理部342に渡している。画像処理部342は、メモリ340から画像データを読み込んで、画像データの解像度変換、半導体レーザ素子チャネルの割当て、および画像ビット(すなわち、画像データを変倍するための補正画素)の追加・削除の処理(すなわち、画像データの補正処理)を実行する。画像データは、主走査方向に規定される主走査ラインアドレス値および副走査方向に規定される副走査ラインアドレス値により、感光体ドラム104aに対して露光される位置が規定されている。以下、本実施形態では、アドレス座標とは、画像データを主走査ラインアドレス値(Rアドレス値)および副走査ラインアドレス値(Fアドレス値)で指定した場合の特定の画像ビットを与える各アドレス値のセットとして定義する。なお、これらのアドレス値は、後述するように、アドレス生成部354によって決定される。また、これらのアドレス座標は、主走査方向および副走査方向のラインに並んだ画素(すなわち画素列)ごとに定められている。そして、画像パスセレクタ358(後述)は、この画素列毎に、後述するアドレス生成部354によってRアドレス値およびFアドレス値で指定された座標のアドレス(すなわち、画素位置)に位置する画素に対して、画素ビットを挿入する等の補正処理を行う。
出力データ制御部344は、画像処理部342が生成した画像データに対応する書き込み信号とされる出力データを、Fアドレス値および副走査速度から時系列的な駆動パルスに変換し、さらに同期検出装置210に対して同期信号を与えるための同期制御信号を追加して生成する。生成された駆動制御信号は、LDドライバ312に伝送され、VCSEL(図示せず)を駆動する。また、出力データ制御部344には、同期検出装置210からの同期信号が入力され、LDドライバ312への駆動制御信号の伝送を同期させている。なお、メモリ340、画像処理部342、出力データ制御部344の処理は、PLL346により動作クロックに同期している。
図6は、図5に示した画像処理部342の機能ブロック図を示す。解像度変換部350は、メモリ340から取得した画像データについて単位画素を、VCSEL200のチャネル数およびサイズに対応して分割して分割画素を作成する。その後、分割画素に対して当該画素の照射を行うレーザ素子チャネルの割当てを行う。また、解像度変換部350は、高解像度化を行う場合、2n倍密度処理(nは、正の整数)または2nライン化処理を選択し、レーザ素子チャネルの駆動割当てを決定する。
副走査変倍部352は、画像パスセレクタ358と、シフト保持用メモリ356とを備えている。副走査変倍部352は、アドレス生成部354からの、画像を形成するために使用するFアドレスおよびRアドレスを受け取り、処理対象となっているアドレス値が画像ビットを追加または削除するアドレス値を含むか否かを判断する。副走査変倍部352は、画像ビットを追加・削除するアドレスについては、例えば追加フラグまたは削除フラグなどの変倍指令信号を生成し、画像パスセレクタ358およびシフト保持用メモリ356に渡す。シフト保持用メモリ356は、画像ビットをシフトさせるシフト量を格納しており、変倍指令信号をカウントし保持する。画像パスセレクタ358は、画像拡大時であって追加を変倍指令信号が設定されている場合、当該画像ビットのデータを白データに設定し、以後の画像データを1ビット分ずつシフトさせる。変倍指令信号が設定されていない場合は、シフト保持用メモリ356からのシフト量を元に、解像度変換部350からの入力データを選択し、出力する。なお本実施形態で、半導体レーザとして8chVCSEL200を使用するものとする場合、追加・削除する位置を示す信号およびシフト量を示す信号は8ch分割り当てられ、VCSEL200の駆動のために使用される。なお、画像ビットの追加・削除の計算は、画像処理部342の適切な機能部であれば、専用モジュールとして構成することができるし、他のモジュールの一部として構成することもできる。尚、変倍命令信号をカウントする理由は、画像ビットをシフトさせる場合に、例えば、1走査目に画像ビットを追加した後、2走査目の最初に画像ビットを追加する位置を特定するためである。
図7−1、7−2を用いて画像パスセレクタ358の動作を説明する。図7−1、7−2の注目データ602は、1画素分のビット値を示しており、1画素分のデータは、8ch分の副座標で示されている。特定の主走査の座標位置に割り当てられたビットデータである。入力データ600としては、注目データ602と、副走査変倍用のシフト単位を指定する変倍用データとが常に前段のメモリ340から読み出されており、全ライン同じ処理がなされて解像度変換部350に入力されている。図7−1に示す未変倍時には、変倍指令信号が設定されていないので、シフト保持用メモリ356からのシフト量(shift)=0とされ、図7−1に示すように、注目データ602の画像データを、この実施形態の場合の書き込み信号とされる出力データ604として渡す。
次に図7−2を使用して変倍指令信号が設定されている場合の動作を説明する。図7(b)では、1走査目(A)において、注目データ602の副座標1に白が追加された場合である。CH1に対応したアドレス値で、画像ビットの追加を示す信号が設定され、CH1のビットデータを白画素に対応させるように置換して出力データ606のCH1にデータとして設定する。そして、CH1に対応した追加に対応するカウント値1がシフト保持用メモリ356に登録される。
CH2〜CH7のデータについては、出力データ606の副座標の値としてチャネルシフト量−1とした副座標値にシフトさせる。このとき画像パスセレクタ358は、出力データ606のCH2〜CH7に対しチャネルシフト量−1に相当するチャネルの注目データのビットデータを割当てることにより、画像ビットの追加を行うことができる。出力データ606は、白に対応する画像ビットが注目データに対して追加されており、書き込み信号として使用される、出力データ制御部344は、書き込み信号を時系列的に変換してVCSEL200の駆動パルスを生成し、画像形成が行われる。上述した処理は、主走査単位で行われ、主走査方向の次の画素についてのデータが順次、メモリ340から読み込まれ、主走査方向について画像形成が行われる。
上述したように、1走査目(A)において白画素を追加して出力データ606のCH1〜CH7の副座標値がシフトしたことによって、2走査目(B)では、図7(c)に示すように、白画素を追加しない場合であっても、出力データ606CH8〜CH15の副座標値が−1ずつシフトし、さらに3走査目(C)において1走査目と同様に白画素を追加する場合には、図7(d)に示すように、出力データ606CH16〜CH23の副座標値は、−2ずつシフトすることとなる。
図8−1、8−2は、画像データ、Rアドレス、Fアドレスの関係およびVCSEL200による単位画素とレーザスポットとの関係を示す。図8−1が、画像データと各アドレスの関係を示し、図8−2が単位画素とレーザスポットとの関係を示す。図8−1に示すように、Rアドレス702は、画像データ700における主走査方向の画素位置を決定しており、受像材の送り方向での書込可能範囲に対応した値とされる。また、Fアドレス704は、画像データ700での副走査方向の画素位置を決定する値とされている。これらのアドレスの値に対応して主走査方向の送り、およびVCSEL200の点灯制御が行われ、光ビームは、感光体ドラム上を走査し、変倍制御された静電潜像が形成される。
図8−2は、画素領域706を照射するレーザスポット708を示す。VCSEL200は、本実施形態では、8chの半導体レーザ素子を含む。半導体レーザ素子のレーザスポット702は、1列当たり4chで2列構成とされる。また、列を構成するレーザスポット702は、それぞれ副走査方向に2.4μmの間隔で配置され主走査方向に30μmの間隔で配置されている。すなわち、図8−2に示したレーザスポット708は、画素領域706を、画素領域706を副走査方向に4分割し、主走査方向にも4分割し、単位画素を16分割する解像度で照射する。図8−2の実施形態では、副走査方向でのレーザ変調ピッチ(ビームピッチ)は、読み取りされる画素解像度の1/4となり、具体的には、画素の入力解像度が1200dpi(dots per inch)である場合、実効的な解像度として、4800dpiのビームピッチで潜像形成を可能としている。
図9の(a)は、解像度変換部350が実行する高解像度化処理の例を説明するための模式図である。解像度変換部350は、単位画素800の入力解像度1200dpi、2bitからなる画像データ808を、図9の(a)に示した例に示す出力解像度4800dpiの、16個の1bitデータの分割画素データ802に変換することで、主走査方向および副走査方向に対していわゆる4倍密処理を実行するという高解像度化処理を行っている。それぞれの分割画素データ802は、露光を担当する半導体レーザ素子のチャネルが割り当てられ、駆動制御信号を生成するために使用される。
なお、本実地の形態では、単位画素800の入力解像度1200dpi、2bitからなる画像データ808を、図9の(a)に示す分割画素データ808に変換するという高解像度化処理を行っているが、高解像度化処理は、これに限定されるものではない。例えば、単位画素800の入力解像度1200dpi、2bitからなる画像データ808を、図9の(b)に示す分割画素データに変換するという高解像度化処理を行うように、解像度変換部350を構成してもよい。
図9の(b)に示した例では、主走査方向について1200dpiで1bit、副走査方向については、4800dpiの解像度が与えられていて、1200dpi×4bitの4ラインとして分割画素データ804を示している。すなわち、単位画素800の入力解像度1200dpi、2bitからなる画像データ808を、この図9の(b)に示す例の分割画素データ804に変換する高解像度化処理を行うように解像度変換部350を構成してもよい。この場合にも各分割画素データの露光を担当する半導体レーザ素子のチャネルが割り当てられ、駆動制御信号の生成のために提供される。図9の(a)または(b)の分割画素データに変換する高解像度化処理は、副走査方向でのモワレ、エッジのギザ付きなど、大局的な画像欠陥を解消するために好適に利用することができる。さらに、図9の(b)に示す分割画素データに変換する高解像度化処理の場合には、分割画素数を1/4に収めることが可能となるので、以後の処理負担を低減することができる。
図10は、画像形成装置100が実行する変倍処理の実施形態のフローチャートを示す。
図10に示す変倍処理は、ステップS900から開始し、アドレス生成部354は、ステップS901でRアドレス値を設定する。そして、アドレス生成部354は、ステップS902では、追加・削除するFアドレス値を、画像処理部342で使用する変倍方式によりRアドレスを使用して計算する。
ステップS903では、画像パスセレクタ358は、設定したRアドレス値および計算したFアドレス後のFアドレス値を1ライン分だけ増加または削除して書き換えを実行し、計算したFアドレスに対応する副走査ラインの(Rアドレス値、Fアドレス値)のアドレスで与えられる画素に画像ビットを設定する。すなわち、画像パスセレクタ358は、Rアドレス値及びFアドレス値に位置する画素に対する補正処理を行う。また、副走査ラインの追加の際、副走査ラインの挿入に対応してそれぞれFアドレス値を降順に書き換えるのではなく、副走査ラインの追加に対応することもできるが、例えば、挿入する前後の2つの副走査ラインの値をインデックスとして、追加Fアドレス値を別に生成させて、出力データ制御部344に渡すこともできる。
ステップS904では、画像パスセレクタ358は、処理対象のFアドレス範囲のビットデータを読み出して、出力データ制御部344に転送する。出力データ制御部344は、画素位置に対応するタイミングのパルス信号を生成し、LDドライバ312に送り、半導体レーザ素子を駆動させる。
ステップS903の処理では、1ライン分として1200dpiに相当する値を割当てることもできるが、Fアドレスに対してVCSEL200の副走査方向の分解能である4800dpiに相当するFアドレスの値を予め割り当てておき、VCSEL200の半導体レーザ素子の駆動を4800dpiレベルで制御することにより、より高精細な変倍制御を実行することが可能となる。
ステップS905で、画像パスセレクタ358は、1200dpiで割り当てたデフォルトFアドレス範囲の画素データの転送が終了したか否かをFアドレス値の比較または終了キャラクタビットの受領により判断し、副走査範囲の捜査が終了したと判断した場合(yes)、アドレス生成部354は、ステップS906で次のRアドレス値を設定する。その後、副走査変倍部352は、ステップS907で主走査範囲の走査が終了したか否かを判断する。主走査方向の走査範囲が終了していない場合(no)、処理をステップS902に分岐させて、ステップS902〜ステップS907の処理を繰り返す。
一方、ステップS905で、画像パスセレクタ358は、副走査範囲の走査が終了していないと判断した場合(no)、副走査変倍部352は、ステップS905の処理をステップS902に分岐させ、走査範囲のFアドレス値が終了するまで、ステップS902〜ステップS907の処理を繰り返す。副走査変倍部352は、ステップS907で最終的に当該受像材について処理するべきアドレス範囲が終了したと判断した場合(yes)、処理をステップS908に分岐させて、処理を終了する。
以下、図11−1〜図11−2を使用して、図10のステップS903で実行される本実施形態での変倍処理の画像データに対する画像ビット処理を、ライン挿入の場合を例に取り、具体的に説明する。図11−1は、本実施形態による変倍処理の実施形態を示し、図11−2は、1ライン単位で副走査ラインを追加する従来の処理を示す比較例である。図11−1に示す実施形態は、副走査方向に6.25%拡大する場合の実施形態を示す。この6.25%の拡大処理は、1200dpiの副走査方向16ラインにつき1ラインを追加することに対応する。このとき、図11−2に示すように周期的に副走査ラインを挿入する処理は、16:1の比で、同一のFアドレス値に沿って副走査ラインを1004、1006を追加することになり、大域的にみてモワレ等の画像欠陥を生じさせることになる。
一方、図11−1に示す本実施形態では、副走査方向について、画像データ1000に画像ビットを挿入するアドレス値を、Cycle方式で計算し、画像ビットを追加する。所定の副走査ラインについて追加された画像ビットのアドレス値は、以下、(主走査アドレス、副走査アドレス)=(x、y)として表現し、挿入された画像ビット1002を図11−1で示す。
画像ビットの追加は、必ずしも入力解像度の1200dpiで行う必要はなく、図9で示した分割画素オーダで行うことができる。Cycle方式を説明すると、Cycle方式では、画像ビットを挿入する画素同士が偏在することによる視覚上の違和感を抑制するため、挿入する画素同士を極力離す処理を実行する。例えば、副走査方向のライン数Lラインにつき1ラインを追加する処理を行う場合は、拡大率は、{(1+1/L)×100}%となる。
このとき、追加する画像ビットの副走査方向へのオフセットをPとすると、所定ラインに挿入した画像ビットのアドレス値を基点として主走査方向に1ライン隣接するアドレスに挿入される画像ビットのアドレス値上での距離D1は、下記式(1)で与えられる。
上記式(1)で示されるように、Pが1から順に大きくなる場合、D1も大きくなるが、少なくともPが
、sqrt(L)以下であれば挿入画像ビット間の距離D1は、Pを大きくするに従い大きくなる。一方、Pが、L<2Pまで大きくなると、基点アドレス値で指定される副走査ラインの隣接2ライン目には、同一のRアドレスに挿入される画像ビットが存在することになる。
すなわち、基準アドレスと第1挿入画像ビットのアドレス値と、基準アドレスと第2挿入画像ビットのアドレス値との間の距離が均等に割り当てられなくなりこの場合にも画像上ムラを生じさせることになる。
本実施形態では、基準アドレスと第1挿入画像ビットのアドレス値と、基準アドレスと第2挿入画像ビットのアドレス値との間の距離が均等に割り当てられるように画像ビットを挿入するので、これにより画像上ムラを生じない。また、アドレス生成部354は、sqrt(L)を計算する。そして、計算したsqrt(L)に最も近い整数値Nを決定し、下記式を使用してRアドレスから、画像ビットを挿入するFアドレスを計算する。以下、これを、CycleN方式として参照する。
上記式中、VCSEL200などを使用してより微細な単位で追加・削除を行う場合に、VCSEL200のレーザ素子数に対応して画素を分割する倍率である分割倍率を設定することも可能である。この分割倍率は、解像度変換部350が、高解像度変換処理を行うことによって取得することができる。例えば、VCSELが1画素あたりに4ビーム存在する場合、1ビームの追加を4倍の解像度、すなわち高精細ラインを単位として、ラインの追加を4倍の回数実行することにより、同一の拡大・縮小割合を与えることができる。ModNは、Nの剰余類を計算する演算子であり、上述した16:1の拡大比の場合、L=16、N=4となり、Rアドレス値の剰余0、1、2、3ごとに画像ビットを挿入するFアドレスの値が、周期的にリセットされる。この場合、隣接するRアドレスライン間のオフセット値P(すなわち、Fアドレス値のずれ量)は、N=4となる。本実施形態では、VCSEL200の副走査方向解像度を考慮して、例えば1200dpiを、4800dpi相当の解像度で処理し、上記式(3)にしたがって、より高精細および高精度の変倍処理を行うことができる。この結果、16×4=64ラインの処理を終了した段階で、入力解像度1200dpiの1ライン分の挿入処理が完了する。
上述したように、主走査方向および副走査方向の解像度を考慮した挿入処理を行うことによって、画像データの入力解像度が、主走査方向および副走査方向のいずれもが1200dpiである場合であって、出力解像度が、主走査方向および副走査方向のいずれもが4800dpiである場合には、図9(a)で示したように、4倍密の画像データを取得することができる。また、出力解像度が、主走査方向が1200dpi、副走査方向が4800dpiである場合には、図9(b)で示したように、副走査方向にのみ4倍密にした画像データを取得することができる。
図11−2は、上記式(3)を使用し、16:1の拡大率を使用する場合の画像ビット挿入処理の実施形態を示す。図11−1に示すように、CycleNの挿入では、同一のFアドレス位置に主走査方向に沿って画像ビットが挿入されないので、周期性をより微細に保持させつつ、画像ビットの間隔を長周期化させることが可能となる。図11−1中、画像ビットが挿入されるアドレス位置を、(Rアドレス値、Fアドレス値)として示している。
なお、Nが整数とならない場合であっても、拡大縮小率の精度は低下するものの、同様の処理を適用することにより、大域的な画像欠陥の発生を排除しつつ、変倍処理を実行することができる。
また、上述した各式では、主走査方向と副操作方向の解像度が等しい場合を例に説明したが、例えば、図9(b)に示したような主走査方向の解像度と副走査方向の解像度が異なる場合であっても、変倍率自体は変わらないため、この場合には以下の算式を用いてオフセット値を算出することによって、上述した変倍処理と同様の変倍処理が可能である。
上記式において、Vは、副走査方向の解像度、Hは主走査方向の解像度を表している。上記式に示すように、オフセット値Pを主走査方向の解像度と副走査方向の解像度との比率を考慮して計算することによって、CycleN方式の変倍処理を行うことができる。
例えば、主走査方向の解像度が1200dpi、副走査方向の解像度が4800dpi、N=4の場合には、P=2となり、主走査方向に2画素、副走査方向に8画素隔てた位置にある画素に対して、画像ビットの追加等の補正処理を施した変倍処理を行うことが可能となる。
尚、このように主走査方向の解像度と副走査方向の解像度が異なる変倍処理を行った場合、1つの画像ビットと他の画像ビットの間隔は、主走査方向の解像度と副走方向の解像度が同じ場合のように、主走査方向および副走査方向の各方向に対して均等なものとはならないが、主走査方向および副走査方向のそれぞれの解像度に応じた間隔で画像ビットの追加等の補正処理を行うので、主走査方向および副走査方向の各方向に位置する画素に対して、変倍処理に伴うムラやモワレ等による画像劣化を適切に防止することが可能となる。
図12は、図10のステップS903で実行される変倍処理の他の実施形態を示す。図12に示した実施形態は、変倍率を高精度化することを目的とするものであり、副走査ラインのL間に挿入する画像ビットのオフセット値Pを、隣接するRアドレスライン間で変える処理を行う。図12に示した実施形態は、具体的には、変倍率が6.66%(15ラインに1ラインの追加に対応する。)変倍率を与える場合に適用することができる。なお、第1実施形態では、この場合、Nの値としてN=4が採用され、オフセット値P=4のままに保持されることになる。一方、第2実施形態では、sqrt(15)=3.87であることから整数演算を使用してしまうと変倍率が犠牲となる。このため、Nの値としてsqrt(15)に最近の整数値をNの値として採用し、(N±1)のオフセット値P′の値を組み合わせて画像ビットを挿入するFアドレス値を計算する。
説明する実施形態の場合、15=4×3+3となるので、Lの間に4回オフセット値P=4で画像ビットを挿入し、1回オフセット値P=3の画像ビット挿入を実行する。このためには、種々の定式化を行うことができるが、例えば下記式の処理を実行させることにより、容易にアセンブラによりプログラミング可能である。なお、下記式(5)では、C言語により記述するが、適切な変換ソフトウェアを使用することにより対応するアセンブラとすることができる。
なお、上記式(5)中、F_addrは、追加するべき副走査ラインのアドレス値であり、DEV_Magは、分割倍率であり、Nは、sqrt(L)に最近の整数値であり、R_addrは、主走査方向のアドレス値であり、「%」は、便宜上C言語で示す剰余演算子である。
上記式(5)を適用する結果、剰余が、1、2の値についてはオフセット値P=4とされ、剰余が0と3の間で、オフセット値P=3が与えられることにより、オフセットシーケンスとして(4、4、3、4)を与えることが可能とされる。図12中、ハッチングでした副走査ライン1100は、N=3に対応してオフセット値P=3が与えられ、15ラインにつき、画素データの追加を可能とする。この組み合わせは、副走査ライン1102についても繰り返され、オフセット値P=3の画像ビットが追加されている。なお、さらに、他のオフセット値Pを組み合わせて使用する場合であっても、上記式(5)を、設定される間隔L当たりに最適なオフセット値をもって分布させるように修正および組み合わせを行うことによりプログラミングおよびその処理を実行させることができる。
図13には、画像処理部342が実行する変倍処理の他の実施形態を示す。図13に示した変倍処理は、変倍率{(1+1/15)×100}%を行うため、異なるN、N′の値を使用したCycleNおよびCycleN′処理を混合させて行う。例えば、変倍率1/15は、副走査ライン30ごとに2ライン分の画像ビットを追加することになるので、Cycleの切換処理の場合の重なり合いを排除することを考慮すると、Cycle4を6回(24ライン分)および残りのラインについてCycle3を1回繰り返すことによっても同様の効果を与えることができる。図13では、符号1200で示されるFアドレス範囲がCycle4でライン挿入が実行され、符号1202で示されるRアドレス範囲がCycle3でライン挿入が実行される。
図14は、画像形成装置100が実行する変倍処理のさらに他の実施形態を示す。図14に示した実施形態では、画像データ1300に対して、図11−1〜図13に示した変倍処理よりも周期性を低下させた処理を行うことにより、一定幅で一定間隔ごとに形成されるライン画像に対してもモワレなどの大域的な画像劣化を防止することができる。図14に示した実施形態では、Fアドレスの先頭ライン1302のうち、Rアドレスが、(2m+1(mは、正の整数である)の位置に画像ビットを追加する。その後、例えば6.25%拡大の場合には、32ラインについて合計2ラインの追加が行われるようにライン1304、1306の追加を行う。ここで、追加したライン1304、1306を高解像度ラインという。この処理を、最後のRアドレスとなるまで繰り返すことでも大域的なモワレを低減させながら変倍処理を行うことができる。
以上の処理につき、画像ビットを挿入するアドレス座標を決定する処理として、以下の処理を使用することができる。
(1)Fアドレスが0の場合、2m+1(mは、0以上の整数)に対応するRアドレスを、画像ビット挿入アドレスとして設定する。
(2)Fアドレスが0より大きな場合、Nの剰余にしたがい、以下の処理でRアドレスに対応するFアドレスを決定する。
(a)処理対象のRアドレスについてNの剰余が0の場合、Fアドレス値を、(N、2×N)とする。
(b)処理対象のRアドレスについてNの剰余が1の場合、Fアドレス値を、(N+L、2×N+L)とする。
(c)処理対象のRアドレスのNの剰余が2の場合、Fアドレス値を、(N+0.5L、2×N+0.5L)とする。
(d)処理対象のRアドレスについてNの剰余が3の場合、Fアドレス値を、(4+1.5L、8+1.5L)とする。以後、(2L×j)を次周期の初期値とし、RアドレスのN=4についての剰余類に応じて、(a)〜(d)にしたがって副走査ラインを挿入するFアドレスを計算する。なお、jは、0以上の正の整数であり、j≦F/2Lを満足する最大の正の整数である。
帰納的に選択したRアドレスに対して副走査ラインを挿入するFアドレス値は、以下のように計算することができる。
(i)処理対象のRアドレスについてNの剰余が0の場合:
Fアドレス値=(N+2L×j、2N+2L×j)
(ii)処理対象のRアドレスについてNの剰余が1の場合:
Fアドレス値=(N+L+2L×j、2N+L+2L×j)とする。
(iii)処理対象のRアドレスのNの剰余が2の場合
Fアドレス値=(N+0.5L+2L×j、2N+0.5L+2L×j)とする。
(iv)処理対象のRアドレスについてNの剰余が3の場合:
Fアドレス値=(N+1.5L+2L×j、2N+1.5L+2L×j)
なお、図14に示した実施形態でFアドレスが偶数のRアドレスについて画像ビット挿入アドレスとして設定する場合、(i)および(ii)の処理順を入れ換え、(iii)および(iv)の処理順を入れ換えて適用することができる。また、L=16の場合について、図14に示すように32ライン単位で、8画素を追加することもできるし、16ライン単位で、4画素を追加することもできる。16ライン単位で画像ビットの挿入Fアドレスを計算する場合、上記式(i)〜(iv)の値のうち、それぞれ値の小さい方の値を使用して、剰余に対応して、(N+2L×j)、(N+L+2L×j)、(N+0.5L+2L×j)、(N+1.5L+2L×j)として設定することができる。なお、この場合でも、Fアドレス値=0の場合に挿入する画像ビットのRアドレス値を偶数または奇数に設定することにより計算値を交換することも可能である。
また、上述した処理について、L=16の場合を例として説明したが、図11−1〜図13に説明した方法を適宜組み合わせることにより、いかなるLの値であってもNの値を適切に設定することにより、挿入するべき画像ビットを適切に分散させることができる。以上説明した画像ビットの挿入処理は、画像ビットの削除処理についても適用することができる。
図14に示した実施形態では、上述のようにして画像ビットを追加する画像データのアドレスを決定した後、出力データ制御部344に対して挿入する画像ビットのデータを伝送し、出力タイミングに対応した駆動制御信号を生成させ、LDドライバ312に渡す。LDドライバ312は、受け取った駆動制御信号を使用して半導体レーザ素子を駆動し、変倍処理の結果生成された画像を受像材に形成する。
以上説明したように、本実施形態の画像形成装置は、変倍処理をVCSELにより照射される半導体レーザ素子のレベルで制御でき、変倍処理に伴うモワレなど大域的な画像劣化を生じさせることなく、両面印刷時および装置小型化にともなう相対的な高速印刷対応性、および高精細画像形成に適した画像形成装置および画像形成方法を提供することができる。
また、以上説明したように、本実施形態の画像形成装置は、副走査倍率補正を、モワレなどの副作用が少ない方式で実行し、半導体レーザ素子レベルで規定されたラインサイズであって、かつ1画素単位で画像ビットの挿入・削除を行う。本発明では、入力解像度を、半導体レーザ素子のビームピッチに対応した分割画素に対応付けて規定する。この分割画素ごとに照射を行う半導体レーザ素子のチャネルを割当て、半導体レーザ素子のビームピッチにより規定されるラインサイズで、副走査方向への変倍処理を実行する。半導体レーザ素子としては、単一ビームを照射するレーザダイオードを使用することもできるし、2次元的に広がった領域から複数のレーザビームを照射することが可能な面発光レーザ(VCSEL)を用いることができる。
このため、副走査方向のライン挿入または削除を、入力解像度よりも少ないライン幅を有する複数のラインとして実行でき、モワレなどの大局的な画像劣化を防止することができる。
また、挿入されるラインに追加する画像ビットの画像データにおけるアドレスを、追加する画像ビットができるだけ離間して配置されるように制御するアルゴリズムを使用して計算し、画像ビットの追加を行う。画像ビットの計算は、変倍率に基づき、挿入または削除する副走査ラインが所定の変倍率を提供するように剰余類計算を使用して行われる。剰余類計算は、変倍率の基準を与える基準ライン間隔Lについて、sqrt(L)に対するオフセット値Pを使用して行われる。近接整数Pは、画像ビットの追加・削除を行うためのオフセット値を与え、主走査アドレスおよび副走査アドレスで規定される画像空間として処理する場合、幾何平均に基づいて距離を判定する尺度として導入される。画像ビットを追加・削除する場合にオフセット値Pは、sqrt(L)を基準として追加ビットまたは削除ビットが適切に分布するようにして決定され、オフセット値Pは、sqrt(L)に最も近い整数から選択され、特定の目的に対応し、オフセット値Pは、sqrt(L)に等しくても良く、または小さくてもよく、また大きくてもよい。
画像ビットは、剰余類計算を使用して計算された主走査アドレスに対する副走査アドレスの位置に挿入・削除されることで、所定の変倍率を提供する。また、挿入または削除される画像ビットは、剰余類計算により、画像空間上でモワレ、ムラ、画像端部のギザ付きを生じさせないように副走査方向に分散して配置される。画像形成装置は、追加・削除する副走査ラインを高精細化すると共に、追加する画像ビットの配置制御を行うことにより、変倍処理に伴う画像劣化を防止している。
以上説明した画像形成方法は、画像形成装置が実装するコンピュータにより実行され、アセンブラ、C言語などのプログラミング言語により記述され、コンピュータ可読なプログラムとすることができ、また当該プログラムを記録するコンピュータ可読な記録媒体に記憶させることができる。
これまで画像形成装置につき、図面に示した実施形態をもって説明してきたが、本発明は、実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
100…画像形成装置、102…光学装置、102a…ポリゴンミラー、102b…反射ミラー、102c…第2シリンドリカルレンズ、104a、106a、108a、110a…感光体ドラム、104b、106b、108b、110b…帯電器、104c、106c、108c、110c…現像器、112…像形成部、114…中間転写ベルト、114a、114b、114c…搬送ローラ、118…2次転写ベルト、120…定着装置、122…転写部、124…受像材、130…定着部材、132…印刷物、200…VCSEL、制御装置、202…第1シリンドリカルレンズ、204…反射ミラー、206…結像レンズ、208…反射ミラー、210…同期検知装置、300…制御ユニット、302…スキャナ部、304…VPU、306…IPU、308…プリンタ部、310…GAVD、312…LDドライバ、316…システムバス、330…主制御部、340…メモリ、342…画像処理部、344…出力データ制御部、350…解像度変換部、352…副走査変倍部、354…アドレス生成部、356…シフト保持用メモリ、358…画像パスセレクタ