JP5660187B2 - 画像形成装置、画像形成方法、画像形成プログラム及び記録媒体 - Google Patents

Description

本発明は、画像形成に関し、より詳細には、マルチビーム潜像形成を行う画像形成装置、画像形成方法、画像形成プログラム及び記録媒体に関する。

画像形成装置の機能向上に伴い、画像形成装置の単位時間当たりの画像形成速度（PPM:Prints Per Minutes)も増大してきている。近年では、より高速・高精細な画像形成を行うために、面発光レーザ（以下、ＶＣＳＥＬとして参照する。)を使用してマルチビーム露光をおこなう画像形成装置が提案されている。また、画像形成装置も省資源の要請に対応して、両面印刷を行う機種が提供されるようになっている。

このため、自動両面装置では、画像形成速度の向上に伴い、用紙の第１面記録から第２面記録までの時間間隔が短縮される傾向となっている。例えば、高速機種では、第１面印刷から第２面印刷まで、１０秒以内で行われる機種も存在する。このことは、画像形成装置の小型化とも関連し、用紙の第１面記録に対応した熱定着から、第２面の記録までの搬送距離が短くなる傾向にあるため、高温部から用紙が外れる時間が少なく、時間間隔の他にも、さらに印刷用紙は、熱的影響を受ける環境に置かれ冷えにくい状態とされる。

このような状態で、両面記録した場合、用紙の表裏に対応する第１面および第２面で印字された画像は、厚さ約８０μｍの上質紙を印刷用紙として使用した場合、熱・湿度変動により０．２％〜０．４％の倍率差が生じることが確認されている。

従来、上述した問題点に対し、特許第３３７３２６６号公報（特許文献１)では、画像形成装置に対して副走査倍率変倍機能を提供し、副走査画像データの間引きによる縮小、または画像データ追加による拡大を行っていた。

特許文献１に記載された方法によっても、倍率差を解消することは可能となる。しかしながら、形成するべき画像が高精細化するにつれ、例えば、５ラインおきに１ライン線を形成するような周期性のある画像では、倍率調整のためにラインを間引き、または追加した場合、濃度ムラ、モワレなど、大域的な画像欠陥が顕著に発生するという問題がある。

また、倍率差解消の処理に伴ってスクリーン線数と変倍率の干渉等に起因するバンディングを防止する必要もある。

本発明は、上記に鑑みてなされたものであって、大域的な画像劣化を生じさせることなく、両面対応を考えた場合の高速印刷および高精細な画像形成を実現するとともに、バンディングの発生を防止することができる画像形成装置、画像形成方法、画像形成プログラム及び記録媒体を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる画像形成装置は、複数の画素から構成される画像データを変倍する基準となる前記画素の主走査方向の位置に基づいて、補正対象となる補正画素の画素位置を決定する位置決定処理を行う位置決定手段と、前記画像データの前記画素位置に前記補正画素を追加または削除することにより前記画像データを変倍する変倍手段と、前記画素位置の画素を含む副走査方向の画素列と、予め定められたパターンと、が一致するか否かを認識するパターン認識手段と、前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められるずらし量の分、前記画素位置を副走査方向へずらす画素位置変更手段と、を備える。

また、本発明にかかる画像形成方法は、複数の画素から構成される画像データを変倍する基準となる前記画素の主走査方向の位置に基づいて、補正対象となる補正画素の画素位置を決定する位置決定処理を行う位置決定ステップと、前記画像データの前記画素位置に前記補正画素を追加または削除することにより前記画像データを変倍する変倍ステップと、前記画素位置の画素を含む副走査方向の画素列と、予め定められたパターンと、が一致するか否かを認識するパターン認識ステップと、前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められるずらし量の分、前記画素位置を副走査方向へずらす画素位置変更ステップと、を含む。

また、本発明にかかる画像形成プログラムは、コンピュータを、複数の画素から構成される画像データを変倍する基準となる前記画素の主走査方向の位置に基づいて、補正対象となる補正画素の画素位置を決定する位置決定処理を行う位置決定手段と、前記画像データの前記画素位置に前記補正画素を追加または削除することにより前記画像データを変倍する変倍手段と、前記画素位置の画素を含む副走査方向の画素列と、予め定められたパターンと、が一致するか否かを認識するパターン認識手段と、前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められるずらし量の分、前記画素位置を副走査方向へずらす画素位置変更手段、として機能させる。

また、本発明にかかる記録媒体は、上記画像形成プログラムを記録したコンピュータ読み取り可能な記録媒体である。

本発明によれば、変倍処理を半導体レーザ素子のレベルで制御でき、変倍処理に伴うモワレなど大域的な画像劣化を生じさせることなく、両面対応を考えた場合の高速印刷および高精細な画像形成を実現できるとともに、バンディングの発生を防止することができるという効果を奏する。

図１は、画像形成装置の実施形態を示した図である。 図２は、光源ユニットが半導体レーザアレイ、または面発光レーザから構成される場合の例を示す図である。 図３は、ＶＣＳＥＬを含む光学装置が感光体ドラムを露光する場合の概略的な斜視図を示した図である。 図４は、画像形成装置の制御ユニットの概略的な機能ブロック図を示した図である。 図５は、ＧＡＶＤの詳細な機能ブロック図を示した図である。 図６は、実施の形態１の画像処理部の機能ブロック図を示した図である。 図７−１は、イメージマトリクスの一例を示す模式図である。 図７−２は、認識する画素列のパターンの例を示す模式図である。 図８は、アドレス変換部３５４ｂの動作を説明するための模式図である。 図９は、白画素と変倍処理による追加／削除位置が一致した場合の動作を説明するための模式図である。 図１０−１は、画素ビットを追加しない場合の画像パスセレクタの動作の例を示す図である。 図１０−２は、画素ビットを追加した場合の画像パスセレクタの動作の例（１走査目〜３走査目）を示す図である。 図１１−１は、画像データとＲアドレス、Ｆアドレスの関係の例を示す図である。 図１１−２は、単位画素とレーザスポットとの関係の例を示す図である。 図１２は、画像データを主走査方向および副走査方向に４倍密、または副走査方向にのみ４倍密にした場合の例を示す図である。 図１３は、実施の形態１の変倍処理の手順を示すフローチャートを示した図である。 図１４は、画素の位置補正前の追加／削除位置と位置補正後の追加／削除位置を示す説明図である。 図１５は、画素の位置補正前の追加／削除位置と位置補正後の追加／削除位置に対して変倍処理した画像の例を示す説明図である。 図１６は、実施の形態２の画像処理部の機能的構成を示すブロック図である。 図１７は、実施の形態３の画像処理部の機能的構成を示すブロック図である。 図１８は、縮小処理による画素削除が１２００ｄｐｉ黒１画素部にかかり，画素が細った場合の例を示す模式図である。 図１９は、拡大処理による画素追加が１２００ｄｐｉ黒１画素部にかかった場合の画像補正の例を示す模式図である。 図２０は、実施の形態３のパターンマッチングの例を示す模式図である。 図２１は、実施の形態３のパターンマッチングの例を示す模式図である。 図２２は、実施の形態３の変倍処理の手順を示すフローチャートである。

以下に添付図面を参照して、この発明にかかる画像形成装置、画像形成方法、画像形成プログラム及び記録媒体の最良な実施の形態を詳細に説明する。但し、本発明は、これらの実施の形態に限定されるものではない。

（実施の形態１）
図１は、実施の形態１の画像形成装置の機械的構成を示す模式図である。本実施の形態の画像形成装置１００は、ＶＣＳＥＬ２００（図２，図３参照)、ポリゴンミラー１０２ａなどの光学要素を含む光学装置１０２と、感光体ドラム、帯電装置、現像装置などを含む像形成部１１２と、中間転写ベルトなどを含む転写部１２２を含んで構成される。光学装置１０２は、半導体レーザとしてＶＣＳＥＬ２００を含んで構成される。図１に示す実施形態では、ＶＣＳＥＬ２００（図１では不図示）から射出された光ビームは、一旦、第１シリンドリカルレンズ（図示せず)により集光され、ポリゴンミラー１０２ａにより、反射ミラー１０２ｂへと偏向される。

ここで、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）２００とは、同一チップ上に複数の光源（半導体レーザ）を格子状に配置した面発光型半導体レーザである。このようなＶＣＳＥＬ２００を使用した画像形成装置としては様々な技術が知られており、本実施の形態の画像形成装置１００の光学装置１０２には、これらの公知技術と同様の構成で、ＶＣＳＥＬ２００が組み込まれている。図２は、本実施の形態の光学装置１０２に組み込まれたＶＩＣＳＥＬ２００の構成図である。本実施の形態のＶＣＳＥＬ２００は、図２に示すように、格子状に複数の光源１００１（複数の半導体レーザ）が格子状に配置された半導体レーザアレイを構成している。そして、複数の光源１００１の配列方向が偏向器としてのポリゴンミラー１０２ａの回転軸に対して所定の角度θで傾斜して設けられている。

図２では、光源の縦配列方向をａ〜ｃ、横配列方向を１〜４とし、例えば、図２の左上の光源１００１をａ１のように表記する。光源１００１がポリゴンミラー角度θをもって配置されていることにより、光源ａ１と光源ａ２とは異なる走査位置を露光し、この２光源により１つの画素（１画素）を構成する場合、すなわち、図２において、２光源で１画素を実現する場合を考える。例えば２光源ａ１，ａ２で１画素、２光源ａ３，ａ４で１画素を構成していくとすると、図中の光源によって図２右端に示すような画素が形成される。図の縦方向を副走査方向としたとき、２光源により構成される画素の中心間距離が６００ｄｐｉ相当であるとする。このとき、１画素を構成する２光源の中心間隔は１２００ｄｐｉ相当となり、画素密度に対して光源密度が２倍となっている。よって１画素を構成する光源の光量比を変えることで、画素の重心位置を副走査方向にずらすことが可能となり、高精度な画像形成が実現できる。

画像形成装置１００は、ｆθレンズを使用しないポストオブジェクト型の光学装置１０２を構成する。光ビームＬは、図示した実施形態ではシアン（Ｃ)、マゼンタ（Ｍ)、イエロー（Ｙ)、ブラック（Ｋ)の各色に対応した数発生されていて、反射ミラー１０２ｂで反射され、第２シリンドリカルレンズ１０２ｃで再度集光された後に感光体ドラム１０４ａ、１０６ａ、１０８ａ、１１０ａを露光している。

光ビームＬの照射は、上述したように複数の光学要素を使用して行われるため、主走査方向および副走査方向に関して、タイミング同期が行われている。なお、以下、主走査方向を、光ビームの走査方向として定義し、副走査方向を、主走査方向に対して直交する方向として定義する。

感光体ドラム１０４ａ、１０６ａ、１０８ａ、１１０ａは、アルミニウムなどの導電性ドラム上に、少なくとも電荷発生層と、電荷輸送層とを含む光導電層を備えている。光導電層は、それぞれ感光体ドラム１０４ａ、１０６ａ、１０８ａ、１１０ａに対応して配設され、コロトロン、スコロトロン、または帯電ローラなどを含んで構成される帯電器１０４ｂ、１０６ｂ、１０８ｂ、１１０ｂにより表面電荷が付与される。

各帯電器１０４ｂ、１０６ｂ、１０８ｂ、１１０ｂにより感光体ドラム１０４ａ、１０６ａ、１０８ａ、１１０ａ上に付与された静電荷は、光ビームＬにより像状露光され、静電潜像が形成される。感光体ドラム１０４ａ、１０６ａ、１０８ａ、１１０ａ上に形成された静電潜像は、現像スリーブ、現像剤供給ローラ、規制ブレードなどを含む現像器１０４ｃ、１０６ｃ、１０８ｃ、１１０ｃにより現像され、現像剤像が形成される。

感光体ドラム１０４ａ、１０６ａ、１０８ａ、１１０ａ上に担持された現像剤は、搬送ローラ１１４ａ、１１４ｂ、１１４ｃにより矢線Ａの方向に移動する中間転写ベルト１１４上に転写される。中間転写ベルト１１４は、Ｃ、Ｍ、Ｙ、Ｋの現像剤を担持した状態で２次転写部へと搬送される。２次転写部は、２次転写ベルト１１８と、搬送ローラ１１８ａ、１１８ｂと含んで構成される。２次転写ベルト１１８は、搬送ローラ１１８ａ、１１８ｂにより矢線Ｂの方向に搬送される。２次転写部には、給紙カセットなどの受像材収容部１２８から上質紙、プラスチックシートなどの受像材１２４が搬送ローラ１２６により供給される。

２次転写部は、２次転写バイアスを印加して、中間転写ベルト１１４上に担持された多色現像剤像を、２次転写ベルト１１８上に吸着保持された受像材１２４に転写する。受像材１２４は、２次転写ベルト１１８の搬送と共に定着装置１２０へと供給される。定着装置１２０は、シリコーンゴム、フッソゴムなどを含む定着ローラなどの定着部材１３０を含んで構成されていて、受像材１２４と多色現像剤像とを加圧加熱し、印刷物１３２として画像形成装置１００の外部へと出力する。多色現像剤像を転写した後の転写ベルト１１４は、クリーニングブレードを含むクリーニング部１１６により転写残現像剤が除去された後、次の像形成プロセスへと供給される。

図３は、ＶＣＳＥＬ２００を含む光学装置１０２が感光体ドラム１０４ａを露光する場合の概略的な斜視図を示す。ＶＣＳＥＬ２００から射出された光ビームＬは、光ビーム束を整形するために使用される第１シリンドリカルレンズ２０２により集光され、反射ミラー２０４および結像レンズ２０６を経た後、ポリゴンミラー１０２ａにより偏向される。ポリゴンミラー１０２ａは、数千〜数万回転するスピンドルモータなどにより回転駆動されている。ポリゴンミラー１０２ａで反射された光ビームＬは、反射ミラー１０２ｂで反射された後、第２シリンドリカルレンズ１０２ｃにより再整形され、感光体ドラム１０４ａ上を露光する。

また、光ビームＬの副走査方向への走査開始タイミングを同期するため、反射ミラー２０８が配置されている。反射ミラー２０８は、副走査方向の走査を開始する以前で、光ビームＬを、フォトダイオードなどを含む同期検出装置２１０へと反射させる。同期検出装置２１０は、当該光ビームを検出すると、副走査を開始させるために同期信号を発生させ、ＶＣＳＥＬ２００への駆動制御信号の生成処理などの処理を同期する。

ＶＣＳＥＬ２００は、後述するＧＡＶＤ３１０から送付されるパルス信号により駆動され、後述するように、画像データの所定の画像ビットに対応する位置に光ビームＬが露光され、感光体ドラム１０４ａ上に静電潜像を形成する。

図４は、本画像形成装置１００の制御ユニット３００の概略的な機能ブロック図を示す。制御ユニット３００は、スキャナ部３０２と、プリンタ部３０８と、主制御部３３０として構成されている。スキャナ部３０２は、画像を読み取る手段として機能しており、スキャナが読み取った信号をＡ／Ｄ変換して黒オフセット補正、シェーディング補正、画素位置補正を行うＶＰＵ３０４と、主に取得された画像を、ＲＧＢ表色系からＣＭＹＫ表色系での画像データとしてディジタル変換するための画像処理を行うＩＰＵ３０６とを含んで構成されている。スキャナ部３０２が取得した読み取り画像は、ディジタルデータとしてプリンタ部３０８へと送られる。

プリンタ部３０８は、ＶＣＳＥＬ２００の駆動制御を行う制御手段として機能するＧＡＶＤ３１０と、ＧＡＶＤ３１０が生成した駆動制御信号により半導体レーザ素子を駆動させるための電流を、半導体レーザ素子に供するＬＤドライバ３１２と、２次元的に配置された半導体レーザ素子を実装するＶＣＳＥＬ２００とを含んで構成される。本実施形態のＧＡＶＤ３１０は、スキャナ部３０２から送られた画像データについて、画素データにＶＣＳＥＬ２００の射出する半導体レーザ素子の空間的なサイズに対応するように画素データを分割して高解像度化処理を実行する。

また、スキャナ部３０２とプリンタ部３０８は、システムバス３１６を介して主制御部３３０と接続されていて、主制御部３３０の指令により、画像読み取りおよび画像形成が制御されている。主制御部３３０は、中央処理装置（以下、ＣＰＵとして参照する。)３２０と、ＣＰＵ３２０が処理のために使用する処理空間を提供するＲＡＭ３２２とを含んでいる。ＣＰＵ３２０は、これまで知られたいかなるＣＰＵでも使用することができ、例えば、ＰＥＮＴＩＵＭ（登録商標)シリーズ、またはその互換ＣＰＵなどＣＩＳＣ（Complex Instruction Set Computer)、ＭＩＰＳなどのＲＩＳＣ（Reduced Instruction Set Computer)などを使用することができる。ＣＰＵ３２０は、インタフェース３２８を介してユーザからの指令を受け付け、指令に対応する処理を実行するプログラムモジュールを呼び出して、コピー、ファクシミリ、スキャナ、イメージストレージなどの処理を実行させる。さらに、主制御部３３０は、ＲＯＭ３２４を含んでおり、ＣＰＵ３２０の初期設定データ、制御データ、プログラムなどをＣＰＵ３２０が利用可能に格納する。イメージストレージ３２６は、ハードディスク装置、ＳＤカード、ＵＳＢメモリなどの固定または着脱自在のメモリ装置として構成され、画像形成装置１００が取得した画像データを、格納して、ユーザによる各種処理のために利用可能としている。

スキャナ部３０２が取得した画像データについてプリンタ部３０８を駆動して感光体ドラム１０４ａなどに静電潜像として画像を出力する場合、ＣＰＵ３２０は、上質紙、プラスチックフィルムなどの受像材の主走査方向制御および副走査位置制御を実行する。ＣＰＵ３２０は、副走査方向のスキャンを開始させる場合、ＧＡＶＤ３１０にスタート信号を出力する。ＧＡＶＤ３１０は、スタート信号を受領すると、ＩＰＵ３０６がスキャン処理を開始する。その後、ＧＡＶＤ３１０は、バッファメモリなどに格納した画像データを受信し、その後、その受信した画像データを処理し、処理した画像データをＬＤドライバ３１２に出力する。ＬＤドライバ３１２は、ＧＡＶＤ３１０から画像データを受け取ると、ＶＣＳＥＬ２００の駆動制御信号を生成する。その後、ＬＤドライバ３１２は、この駆動制御信号をＶＣＳＥＬ２００に送出することにより、ＶＣＳＥＬ２００を点灯させる。なお、ＬＤドライバ３１２は、半導体レーザ素子を、ＰＷＭ制御などを使用して駆動させる。本実施形態で説明するＶＣＳＥＬ２００は、半導体レーザ素子を８ｃｈ備えるが、ＶＣＳＥＬ２００のチャネル数は限定されるものではない。

図５は、ＧＡＶＤ３１０のより詳細な機能ブロックを示す。ＧＡＶＤ３１０は、同期信号を受信して、ＩＰＵ３０６から送付される画像データを格納して記憶するＦＩＦＯバッファなどのメモリ３４０を備えていて、ＩＰＵ３０６から送信された画像データを先入れ／先出し方式で画像処理部３４２に渡している。画像処理部３４２は、メモリ３４０から画像データを読み込んで、画像データの解像度変換、半導体レーザ素子チャネルの割当て、および画像ビット（すなわち、画像データを変倍するための補正画素）の追加・削除の処理（すなわち、画像データの補正処理）を実行する。画像データは、主走査方向に規定される主走査ラインアドレス値および副走査方向に規定される副走査ラインアドレス値により、感光体ドラム１０４ａに対して露光される位置が規定されている。以下、本実施形態では、アドレス座標とは、画像データを主走査ラインアドレス値（Ｒアドレス値)および副走査ラインアドレス値（Ｆアドレス値)で指定した場合の特定の画像ビットを与える各アドレス値のセットとして定義する。なお、これらのアドレス値は、後述するように、アドレス生成部３５４によって決定される。また、これらのアドレス座標は、主走査方向および副走査方向のラインに並んだ画素（すなわち画素列）ごとに定められている。そして、画像パスセレクタ３５８（後述）は、この画素列毎に、後述するアドレス生成部３５４によってＲアドレス値およびＦアドレス値で指定された座標のアドレス（すなわち、画素位置）に位置する画素に対して、画素ビットを挿入する等の補正処理を行う。

出力データ制御部３４４は、画像処理部３４２が生成した画像データに対応する書き込み信号とされる出力データを、Ｆアドレス値および副走査速度から時系列的な駆動パルスに変換し、さらに同期検出装置２１０に対して同期信号を与えるための同期制御信号を追加して生成する。生成された駆動制御信号は、ＬＤドライバ３１２に伝送され、ＶＣＳＥＬ（図示せず)を駆動する。また、出力データ制御部３４４には、同期検出装置２１０からの同期信号が入力され、ＬＤドライバ３１２への駆動制御信号の伝送を同期させている。なお、メモリ３４０、画像処理部３４２、出力データ制御部３４４の処理は、ＰＬＬ３４６により動作クロックに同期している。

図６は、図５に示した画像処理部３４２の機能ブロック図を示す。画像処理部３４２は、図６に示すように、解像度変換部３５０と、副走査変倍部３５２と、アドレス生成部３５４とを備えている。

解像度変換部３５０は、メモリ３４０から取得した画像データについて単位画素を、ＶＣＳＥＬ２００のチャネル数およびサイズに対応して分割して分割画素を作成する。その後、分割画素に対して当該画素の照射を行うレーザ素子チャネルの割当てを行う。また、解像度変換部３５０は、高解像度化を行う場合、２ｎ倍密度処理（ｎは、正の整数)または２ｎライン化処理を選択し、レーザ素子チャネルの駆動割当てを決定する。

アドレス生成部３５４は、副走査変倍処理による画像ビットを追加または削除するアドレス値を決定する。アドレス生成部３５４は、基準アドレス生成部３５４ａと、アドレス変換部３５４ｂと、パターン認識部３５４ｃとを備えている。

基準アドレス生成部３５４ａは、追加または削除するアドレス値（Ｆアドレス）を決定する。アドレス変換部３５４ｂは、基準アドレス生成部３５４ａで決定された追加または削除するアドレス値を、パターン認識部３５４ｃから出力されるｍａｔｃｈデータ（後述）により、追加または削除する画像ビットが補正対象であるか否かを判定し、補正対象であると判定した場合、追加または削除するアドレス値を副走査方向へずらす処理を行う。

パターン認識部３５４ｃは、イメージマトリクスを記憶しており、イメージマトリクスと画素列とをパターンマッチングし、そのマッチング結果をｍａｔｃｈデータとして出力する。図７−１は、イメージマトリクスの一例を示す模式図である。図７−１に示すイメージマトリクスにおいて、中央の矩形で囲んだ画素が注目画素を示している。

なお、本実施の形態では、パターン認識部３５４ｃによるパターンマッチングを書込み解像変換処理前に実施しているが、これに限定されるものではなく、書込み解像度変換処理後にパターンマッチングを実施するように構成してもよい。

図７−２は、認識する画素列のパターンの例を示す模式図である。パターン認識部３５４ｃは、イメージマトリクスで黒、白を判定し、それぞれ対応するパターンと一致した場合にｍａｔｃｈデータを出力する。図７−２に示す例では、注目画素の前後に白１画素があった場合、ｍａｔｃｈ＝１を出力する。いずれのパターンにも一致しない場合には、パターン認識部３５４ｃは、ｍａｔｃｈ＝０を出力する。

次に、アドレス変換部３５４ｂの詳細について説明する。図８は、アドレス変換部３５４ｂの動作を説明するための模式図である。アドレス変換部３５４ｂに、ｍａｔｃｈ＝１、追加／削除位置を示すＦアドレス＝４ｎが入力された場合を例にあげて説明する。

本実施の形態におけるパターン認識部３５４ｃのパターンマッチングは、解像度変換処理の目前の主副１２００ｄｐｉ画像である。一方、変倍処理は、解像度変換処理後の画素単位となるため、パターンマッチングデータとアドレスは、図８に示す関係となる。

すなわち、追加／削除位置（Ｆアドレス）＝４ｎ＋１で、ｍａｔｃｈ＝１であるので、アドレス変換部３５４ｂは、追加／削除位置が１２００ｄｐｉ １ｄｏｔ黒であると判断し、「Ｆアドレス＝Ｆアドレス＋４＝４ｎ＋５」のように副走査後端へずらす。

図９は、白画素と変倍処理による追加／削除位置が一致した場合の動作を説明するための模式図である。ｍａｔｃｈ＝４は白画素１ｄｏｔを表し、Ｆアドレス＝４ｎが追加／削除位置であった場合、アドレス変換部３５４ｂは、「Ｆアドレス＝Ｆアドレス＋８＝４ｎ＋８」のように副走査後端へずらす。

ここで、副走査方向へずらす量は、予めｍａｔｃｈ値ごとに定めておき保存しておく。一例として、ｍａｔｃｈデータと副走査方向へのずらし量の関係は以下のとおりであるが、これに限定されるものではない。

ｍａｔｃｈ＝０ ： 副走査ずらし量＝０
ｍａｔｃｈ＝１ ： 副走査ずらし量＝４
ｍａｔｃｈ＝２ ： 副走査ずらし量＝４
ｍａｔｃｈ＝３ ： 副走査ずらし量＝８
ｍａｔｃｈ＝４ ： 副走査ずらし量＝８
ｍａｔｃｈ＝５ ： 副走査ずらし量＝８
ｍａｔｃｈ＝６ ： 副走査ずらし量＝１２
図６に戻り、副走査変倍部３５２は、画像パスセレクタ３５８と、シフト保持用メモリ３５６とを備えている。副走査変倍部３５２は、アドレス生成部３５４からの、画像を形成するために使用するＦアドレスおよびＲアドレスを受け取り、処理対象となっているアドレス値が画像ビットを追加または削除するアドレス値を含むか否かを判断する。副走査変倍部３５２は、画像ビットを追加・削除するアドレスについては、例えば追加フラグまたは削除フラグなどの変倍指令信号を生成し、画像パスセレクタ３５８およびシフト保持用メモリ３５６に渡す。シフト保持用メモリ３５６は、画像ビットをシフトさせるシフト量を格納しており、変倍指令信号をカウントし保持する。画像パスセレクタ３５８は、画像拡大時であって追加を変倍指令信号が設定されている場合、当該画像ビットのデータを白データに設定し、以後の画像データを1ビット分ずつシフトさせる。変倍指令信号が設定されていない場合は、シフト保持用メモリ３５６からのシフト量を元に、解像度変換部３５０からの入力データを選択し、出力する。なお本実施形態で、半導体レーザとして８ｃｈＶＣＳＥＬ２００を使用するものとする場合、追加・削除する位置を示す信号およびシフト量を示す信号は８ｃｈ分割り当てられ、ＶＣＳＥＬ２００の駆動のために使用される。なお、画像ビットの追加・削除の計算は、画像処理部３４２の適切な機能部であれば、専用モジュールとして構成することができるし、他のモジュールの一部として構成することもできる。尚、変倍命令信号をカウントする理由は、画像ビットをシフトさせる場合に、例えば、１走査目に画像ビットを追加した後、２走査目の最初に画像ビットを追加する位置を特定するためである。

図１０−１、１０−２を用いて画像パスセレクタ３５８の動作を説明する。図１０−１、１０−２の注目データ６０２は、１画素分のビット値を示しており、１画素分のデータは、８ｃｈ分の副座標で示されている。特定の主走査の座標位置に割り当てられたビットデータである。入力データ６００としては、注目データ６０２と、副走査変倍用のシフト単位を指定する変倍用データとが常に前段のメモリ３４０から読み出されており、全ライン同じ処理がなされて解像度変換部３５０に入力されている。図１０−１に示す未変倍時には、変倍指令信号が設定されていないので、シフト保持用メモリ３５６からのシフト量（ｓｈｉｆｔ)＝０とされ、図１０−１に示すように、注目データ６０２の画像データを、この実施形態の場合の書き込み信号とされる出力データ６０４として渡す。

次に、図１０−２を使用して変倍指令信号が設定されている場合の動作を説明する。図１０−２では、１走査目（Ａ）において、注目データ６０２の副座標１に白が追加された場合を示している。ＣＨ１に対応したアドレス値で、画像ビットの追加を示す信号が設定され、ＣＨ１のビットデータを白画素に対応させるように置換して出力データ６０６のＣＨ１にデータとして設定する。そして、ＣＨ１に対応した追加に対応するカウント値１がシフト保持用メモリ３５６に登録される。

ＣＨ２〜ＣＨ７のデータについては、出力データ６０６の副座標の値としてチャネルシフト量−１とした副座標値にシフトさせる。このとき画像パスセレクタ３５８は、出力データ６０６のＣＨ２〜ＣＨ７に対しチャネルシフト量−１に相当するチャネルの注目データのビットデータを割当てることにより、画像ビットの追加を行うことができる。出力データ６０６は、白に対応する画像ビットが注目データに対して追加されており、書き込み信号として使用される、出力データ制御部３４４は、書き込み信号を時系列的に変換してＶＣＳＥＬ２００の駆動パルスを生成し、画像形成が行われる。上述した処理は、主走査単位で行われ、主走査方向の次の画素についてのデータが順次、メモリ３４０から読み込まれ、主走査方向について画像形成が行われる。

上述したように、１走査目（Ａ）において白画素を追加して出力データ６０６のＣＨ１〜ＣＨ７の副座標値がシフトしたことによって、２走査目（Ｂ）では、図１０−２に示すように、白画素を追加しない場合であっても、出力データ６０６ＣＨ８〜ＣＨ１５の副座標値が−１ずつシフトし、さらに３走査目（Ｃ）において１走査目と同様に白画素を追加する場合には、図７（ｄ）に示すように、出力データ６０６ＣＨ１６〜ＣＨ２３の副座標値は、−２ずつシフトすることとなる。

図１１−１、１１−２は、画像データ、Ｒアドレス、Ｆアドレスの関係およびＶＣＳＥＬ２００による単位画素とレーザスポットとの関係を示す。図１１−１が、画像データと各アドレスの関係を示し、図１１−２が単位画素とレーザスポットとの関係を示す。図１１−１に示すように、Ｒアドレス７０２は、画像データ７００における主走査方向の画素位置を決定しており、受像材の送り方向での書込可能範囲に対応した値とされる。また、Ｆアドレス７０４は、画像データ７００での副走査方向の画素位置を決定する値とされている。これらのアドレスの値に対応して主走査方向の送り、およびＶＣＳＥＬ２００の点灯制御が行われ、光ビームは、感光体ドラム上を走査し、変倍制御された静電潜像が形成される。

図１１−２は、画素領域７０６を照射するレーザスポット７０８を示す。ＶＣＳＥＬ２００は、本実施形態では、８ｃｈの半導体レーザ素子を含む。半導体レーザ素子のレーザスポット７０２は、１列当たり４ｃｈで２列構成とされる。また、列を構成するレーザスポット７０２は、それぞれ副走査方向に２．４μｍの間隔で配置され主走査方向に３０μｍの間隔で配置されている。すなわち、図１１−２に示したレーザスポット７０８は、画素領域７０６を、画素領域７０６を副走査方向に４分割し、主走査方向にも４分割し、単位画素を１６分割する解像度で照射する。図１１−２の実施形態では、副走査方向でのレーザ変調ピッチ（ビームピッチ）は、読み取りされる画素解像度の１／４となり、具体的には、画素の入力解像度が１２００ｄｐｉ（dots per inch）である場合、実効的な解像度として、４８００ｄｐｉのビームピッチで潜像形成を可能としている。

図１２の（ａ）は、解像度変換部３５０が実行する高解像度化処理の例を説明するための模式図である。解像度変換部３５０は、単位画素８００の入力解像度１２００ｄｐｉ、２ｂｉｔからなる画像データ８０８を、図１２の（ａ)に示した例に示す出力解像度４８００ｄｐｉの、１６個の１ｂｉｔデータの分割画素データ８０２に変換することで、主走査方向および副走査方向に対していわゆる４倍密処理を実行するという高解像度化処理を行っている。それぞれの分割画素データ８０２は、露光を担当する半導体レーザ素子のチャネルが割り当てられ、駆動制御信号を生成するために使用される。

なお、本実地の形態では、単位画素８００の入力解像度１２００ｄｐｉ、２ｂｉｔからなる画像データ８０８を、図１２の（ａ）に示す分割画素データ８０８に変換するという高解像度化処理を行っているが、高解像度化処理は、これに限定されるものではない。例えば、単位画素８００の入力解像度１２００ｄｐｉ、２ｂｉｔからなる画像データ８０８を、図１２の（ｂ）に示す分割画素データに変換するという高解像度化処理を行うように、解像度変換部３５０を構成してもよい。

図１２の（ｂ)に示した例では、主走査方向について１２００ｄｐｉで１ｂｉｔ、副走査方向については、４８００ｄｐｉの解像度が与えられていて、１２００ｄｐｉ×４ｂｉｔの４ラインとして分割画素データ８０４を示している。すなわち、単位画素８００の入力解像度１２００ｄｐｉ、２ｂｉｔからなる画像データ８０８を、この図１２の（ｂ）に示す例の分割画素データ８０４に変換する高解像度化処理を行うように解像度変換部３５０を構成してもよい。この場合にも各分割画素データの露光を担当する半導体レーザ素子のチャネルが割り当てられ、駆動制御信号の生成のために提供される。図１２の（ａ）または（ｂ）の分割画素データに変換する高解像度化処理は、副走査方向でのモワレ、エッジのギザ付きなど、大局的な画像欠陥を解消するために好適に利用することができる。さらに、図１２の（ｂ）に示す分割画素データに変換する高解像度化処理の場合には、分割画素数を１／４に収めることが可能となるので、以後の処理負担を低減することができる。

図１３は、実施の形態１の画像形成装置１００による変倍処理の手順を示すフローチャートである。図１３に示す変倍処理では、まず、基準アドレス生成部３５４ａがＲアドレス値を設定する（ステップＳ１１）。そして、基準アドレス生成部３５４ａは、追加・削除するＦアドレス値を、画像処理部３４２で使用する変倍方式によりＲアドレスを使用して計算する（ステップＳ１２）。

次に、パターン認識部３５４ｃによりＦアドレス値、Ｒアドレス値で示される画素を注目画素とした画素列とイメージマトリクスとのパターンマッチングを上述のように行って対象パターンか否かを判定し、そのマッチング結果をｍａｔｃｈデータとして出力する。そして、アドレス変換部３５４ｂによりｍａｔｃｈデータにより画素追加・削除するＦアドレス値をずらして変更する（ステップＳ１３）。

次に、画像パスセレクタ３５８は、ステップＳ１１で設定したＲアドレス値およびステップＳ１３で計算したＦアドレス後のＦアドレス値を１ライン分だけ増加または削除して書き換えを実行し、計算したＦアドレスに対応する副走査ラインの（Ｒアドレス値、Ｆアドレス値)のアドレスで与えられる画素に画像ビットを設定する（ステップＳ１４）。すなわち、画像パスセレクタ３５８は、Ｒアドレス値及びＦアドレス値に位置する画素に対する補正処理を行う。また、副走査ラインの追加の際、副走査ラインの挿入に対応してそれぞれＦアドレス値を降順に書き換えるのではなく、副走査ラインの追加に対応することもできるが、例えば、挿入する前後の２つの副走査ラインの値をインデックスとして、追加Ｆアドレス値を別に生成させて、出力データ制御部３４４に渡すこともできる。

次に、画像パスセレクタ３５８は、処理対象のＦアドレス範囲のビットデータを読み出して、出力データ制御部３４４に転送する（ステップＳ１５）。出力データ制御部３４４は、画素位置に対応するタイミングのパルス信号を生成し、ＬＤドライバ３１２に送り、半導体レーザ素子を駆動させる。

ステップＳ１４の処理では、１ライン分として１２００ｄｐｉに相当する値を割当てることもできるが、Ｆアドレスに対してＶＣＳＥＬ２００の副走査方向の分解能である４８００ｄｐｉに相当するＦアドレスの値を予め割り当てておき、ＶＣＳＥＬ２００の半導体レーザ素子の駆動を４８００ｄｐｉレベルで制御することにより、より高精細な変倍制御を実行することが可能となる。

そして、画像パスセレクタ３５８は、１２００ｄｐｉで割り当てたデフォルトＦアドレス範囲の画素データの転送が終了したか否かをＦアドレス値の比較または終了キャラクタビットの受領により判断し（ステップＳ１６）、副走査範囲の走査が終了したと判断した場合（ステップＳ１６：Ｙｅｓ)、基準アドレス生成部３５４ａは、次のＲアドレス値を設定する（ステップＳ１７）。その後、副走査変倍部３５２は、主走査範囲の走査が終了したか否かを判断する（ステップＳ１８）。主走査方向の走査範囲が終了していない場合（ステップＳ１８：Ｎｏ)、処理をステップＳ１２に分岐させて、ステップＳ１２からＳ１８までの処理を繰り返す。

一方、ステップＳ１６で、画像パスセレクタ３５８は、副走査範囲の走査が終了していないと判断した場合（ステップＳ１６：Ｎｏ)、ステップＳ１２に分岐させ、走査範囲のＦアドレス値が終了するまで、ステップＳ１２からＳ１６までの処理を繰り返す。副走査変倍部３５２は、ステップＳ１８で最終的に当該受像材について処理するべきアドレス範囲が終了したと判断した場合（ステップＳ１８：Ｙｅｓ)、処理を終了する。

図１４は、画素の位置補正前の追加／削除位置と位置補正後の追加／削除位置を示す説明図である。図１４の例では、座標（０，１６）、（４，１６）の画素は黒画素と一致したことにより、座標（０，１９）、（４，１９）に変倍処理画素が移動したことを示している。

図１５は、画素の位置補正前の追加／削除位置と位置補正後の追加／削除位置に対して変倍処理した画像の例を示す説明図である。図１５において、位置補正前は丸印で囲ったように黒線が３画素となる部分が発生するが、位置補正後の追加／削除位置で変倍処理した画像は、黒線幅は４画素になっており、バンディングなどの副作用が低減できる。

このように本実施の形態では、細い黒線、または細い白線をパターン認識部３５４ｃによるマッチングにより認識し、アドレス変換部３５４ｂにより変倍処理による追加／削除位置が細い黒線、または細い白線と一致した場合、追加または削除位置をずらしているので、細い黒線または細い白線の細り、太りを低減でき、バンディングの発生を防止することができる。

また、本実施の形態では、パターン認識部３５４ｃによりディザを想定したパターンを認識しているので、万線に限らず、ディザへの副作用も低減することができる。

また、本実施の形態では、副走査へ予め決められた量をずらして書き込むため、回路構成を簡略化でき、回路規模を小さくすることができる。

（実施の形態２）
次に、実施の形態２について説明する。本実施の形態の画像形成装置の機械的構成については実施の形態１と同様である。図１６は、実施の形態２の画像処理部の機能的構成を示すブロック図である。本実施の形態の画像処理部は、図１６に示すように、解像度変換部３５６と、副走査変倍部３５２と、アドレス生成部１６５４とを主に備えている。ここで、解像度変換部３５６、副走査変倍部３５２の機能および構成については実施の形態１と同様である。

本実施の形態のアドレス生成部１６５４は、基準アドレス生成部３５４ａと、アドレス変換部３５４ｂと、パターン認識部３５４ｃと、ｂｉｔ変換部３５４ｄとを備えている。ここで、基準アドレス生成部３５４ａ、アドレス変換部３５４ｂ、パターン認識部３５４ｃの機能および構成は実施の形態１と同様である。

ｂｉｔ変換部３５４ｄは、入力画像データが２ｂｉｔである場合、２値化する。例えばｂｉｔ変換部３５４ｄは、１１（２進数）を１に、１０（２進数）を１に、０１（２進数）を１に、００（２進数）を０にそれぞれ変換する。パターン認識部３５４ｃによるパターンマッチでは、１：黒、０:白として判定する。

また、ｂｉｔ変換部３５４ｄを、多値データ２ｂｉｔを３値に変換するように構成してもよい。この場合には、ｂｉｔ変換部３５４ｄは、１１（２進数）を２に、１０（２進数）を１に、０１（２進数）を１に、００（２進数）を０に変換する。この場合、パターン認識部３５４ｃによるパターンマッチでは、２：黒、１：中間調、０:白として判定する。

本実施の形態の変倍処理では、図１３で説明した変倍処理において、ステップＳ１２とステップＳ１３との間に、ｂｉｔ変換部３５４ｄによる上記ｂｉｔ変換処理を行う。

このように本実施の形態では、多値データの入力画像に対し、パターン認識部３５４ｃのパターンマッチングの処理の前に、入力画像データのｂｉｔ変換処理を行っているので、変倍処理によるバンディングなどの副作用をより低減することができる。

（実施の形態３）
次に、実施の形態３について説明する。本実施の形態の画像形成装置の機械的構成については実施の形態１と同様である。図１７は、実施の形態３の画像処理部の機能的構成を示すブロック図である。本実施の形態の画像処理部は、図１７に示すように、解像度変換部３５６と、副走査変倍部１７５８、パターン認識部１７５４ｃと、画像補正部３６０とを主に備えている。ここで、解像度変換部３５６の機能および構成については実施の形態１と同様である。

副走査変倍部１７５８は、図１７に示すように、基準アドレス生成部１７５４ａと、シフト保持用メモリ３５６と、画像パスセレクタ３５８とを備えている。

基準アドレス生成部１７５４ａは、実施の形態１と同様に、副走査変倍処理による画像ビットを追加または削除するアドレス値を決定する。画像パスセレクタ３５８は、基準アドレス生成部１７５４ａで決定されたアドレス値に従い、画像を追加、削除を実施するとともに、画像データをずらしてシフトさせる。

パターン認識部１７５４ｃは、副走査変倍処理が施された画像データに対して、実施の形態１と同様のイメージマトリクスを用いてパターンマッチングを行う。そして、パターン認識部１７５４ｃは、予め決められた補正対象のパターンと一致した場合、注目画素の画像データを画像補正部３６０に出力し、画像補正部３６０は、入力した画像データを所定の点灯データに変換する。

図１８は、縮小処理による画素削除が１２００ｄｐｉ黒１画素部にかかり，画素が細った場合の例を示す模式図である。注目画素に対して、図１８の左側に示すパターンと一致した場合、パターン認識部１７５４ｃはｍａｔｃｈデータ＝１を出力する。画像補正部３６０は、ｍａｔｃｈデータ＝１の場合に、注目画素を黒画素を表すＦ[ｈｅｘ]に変換する。

画像補正部３６０にける画像変換は以下のように行う。

ｍａｔｃｈ＝０ → 補正なし
ｍａｔｃｈ＝１ → Ｆ［ｈｅｘ］（黒画素）
ｍａｔｃｈ＝２ → ０［ｈｅｘ］（白画素）
図１９は、拡大処理による画素追加が１２００ｄｐｉ黒１画素部にかかった場合の画像補正の例を示す模式図である。尚、線幅補正を行わない場合、拡大処理により追加された白画素は電子写真では解像せずつぶれ、黒１画素が太って見える。本実施の形態では、図１９に示すように画像補正を行うため、図２０、図２１のようにパターン認識部１７５４ｃでパターンマッチングを行い、画像補正部３６０でそれぞれ注目画素の画像データを補正する。

図２２は、実施の形態３の変倍処理の手順を示すフローチャートである。ステップＳ３１、Ｓ３２の処理は実施の形態１と同様に行われる。

そして、画像パスセレクタ３５８は、ステップＳ３１で設定したＲアドレス値およびステップＳ３２で計算したＦアドレス後のＦアドレス値を１ライン分だけ増加または削除して書き換えを実行し、計算したＦアドレスに対応する副走査ラインの（Ｒアドレス値、Ｆアドレス値）のアドレスで与えられる画素に画像ビットを設定する（ステップＳ３３）。すなわち、画像パスセレクタ３５８は、Ｒアドレス値及びＦアドレス値に位置する画素に対する補正処理を行う。

そして、パターン認識部１７５４ｃは、副走査変倍した画像データに対してパターンマッチングを行い、対象パターンであると判定した場合は、画像補正部３６０は所定の画像データに変換する（ステップＳ３４）。

その後のステップＳ３５からＳ３８までの処理は、実施の形態１の変倍処理のステップＳ１５からＳ１８までの処理と同様に行われる。

このように本実施の形態では、Ｆアドレス、Ｒアドレスを求めて画素の追加／削除を行った後、パターンマッチングを行ってその結果に応じて画像補正を行っているので、実施の形態１と同様に、バンディングの発生を防止することができる。

なお、本実施の形態では、２値画像データにてパターンマッチングを実施し、Ｆ［ｈｅｘ］または０［ｈｅｘ］に変換しているが、中間調の画像データに対してパターンマッチングを行って変換するように構成してもよい。

以上説明した画像形成方法は、画像形成装置が実装するコンピュータにより実行され、アセンブラ、Ｃ言語などのプログラミング言語により記述され、コンピュータ可読なプログラムとすることができ、また当該プログラムを記録するコンピュータ可読な記録媒体に記憶させることができる。

これまで画像形成装置につき、図面に示した実施形態をもって説明してきたが、本発明は、実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

１００ 画像形成装置
１０２ 光学装置
１０２ａ ポリゴンミラー
１０２ｂ 反射ミラー
１０２ｃ 第２シリンドリカルレンズ
１０４ａ、１０６ａ、１０８ａ、１１０ａ 感光体ドラム
１０４ｂ、１０６ｂ、１０８ｂ、１１０ｂ 帯電器
１０４ｃ、１０６ｃ、１０８ｃ、１１０ｃ 現像器
１１２ 画像形成部
１１４ 中間転写ベルト
１１４ａ、１１４ｂ、１１４ｃ 搬送ローラ
１１８ ２次転写ベルト
１２０ 定着装置
１２２ 転写部
１２４ 受像材
１３０ 定着部材
１３２ 印刷物
２００ ＶＣＳＥＬ
２０１ 制御装置
２０２ 第１シリンドリカルレンズ
２０４ 反射ミラー
２０６ 結像レンズ
２０８ 反射ミラー
２１０ 同期検知装置
３００ 制御ユニット
３０２ スキャナ部
３０４ ＶＰＵ
３０６ ＩＰＵ
３０８ プリンタ部
３１０ ＧＡＶＤ
３１２ ＬＤドライバ
３１６ システムバス
３３０ 主制御部
３４０ メモリ
３４２ 画像処理部
３４４ 出力データ制御部
３５０ 解像度変換部
３５２，１７５８ 副走査変倍部
３５４，１６５４ アドレス生成部
３５４ａ，１７５４ａ 基準アドレス生成部
３５４ｂ アドレス変換部
３５４ｃ，１７５４ｃ パターン認識部
３５６ シフト保持用メモリ
３５８ 画像パスセレクタ
３６０ 画像補正部

特許第３３７３２６６号公報

Claims (9)

1. 複数の画素から構成される画像データを変倍する基準となる前記画素の主走査方向の位置に基づいて、補正対象となる補正画素の画素位置を決定する位置決定処理を行う位置決定手段と、
   前記画像データの前記画素位置に前記補正画素を追加または削除することにより前記画像データを変倍する変倍手段と、
   前記画素位置の画素を含む副走査方向の画素列と、予め定められたパターンと、が一致するか否かを認識するパターン認識手段と、
   前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められるずらし量の分、前記画素位置を副走査方向へずらす画素位置変更手段と、
   を備える画像形成装置。
2. 前記画素位置は、前記画像データに含まれる画素を表す処理前画素の画素密度を増加させる倍密度処理後の画素を表す処理後画素の位置を示し、
   前記パターンは、前記処理前画素の画素列のパターンであり、
   前記パターン認識手段は、前記画素位置が示す前記処理後画素に対応する前記処理前画素を含む副走査方向の前記処理前画素の画素列と、前記パターンと、が一致するか否かを認識する、
   請求項１に記載の画像形成装置。
3. 前記パターンは、黒画素と、前記黒画素の前後の白画素と、を含むパターンであり、
   前記画素位置変更手段は、前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められ、前記処理前画素１つ以上に相当する前記ずらし量の分、前記画素位置を副走査方向へずらす、
   請求項２に記載の画像形成装置。
4. 前記パターンは、白画素と、前記白画素の前後の黒画素と、を含むパターンであり、
   前記画素位置変更手段は、前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められ、前記処理前画素２つ以上に相当する前記ずらし量の分、前記画素位置を副走査方向へずらす、
   請求項２に記載の画像形成装置。
5. 前記画素位置変更手段は、前記画像データとしての多値画像データを２値化するｂｉｔ変換手段をさらに備え、
   前記パターン認識手段は、前記パターンと２値化した画像データの前記画素位置の画素を含む副走査方向の画素列とが一致するか否かを認識する請求項１〜４のいずれか一つに記載の画像形成装置。
6. 前記画素位置変更手段は、前記画像データとしての多値画像データを３値化するｂｉｔ変換手段をさらに備え、
   前記パターン認識手段は、前記パターンと３値化した画像データの前記画素位置の画素を含む副走査方向の画素列とが一致するか否かを認識する請求項１〜４のいずれか一つに記載の画像形成装置。
7. 複数の画素から構成される画像データを変倍する基準となる前記画素の主走査方向の位置に基づいて、補正対象となる補正画素の画素位置を決定する位置決定処理を行う位置決定ステップと、
   前記画像データの前記画素位置に前記補正画素を追加または削除することにより前記画像データを変倍する変倍ステップと、
   前記画素位置の画素を含む副走査方向の画素列と、予め定められたパターンと、が一致するか否かを認識するパターン認識ステップと、
   前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められるずらし量の分、前記画素位置を副走査方向へずらす画素位置変更ステップと、
   を含む画像形成方法。
8. コンピュータを、
   複数の画素から構成される画像データを変倍する基準となる前記画素の主走査方向の位置に基づいて、補正対象となる補正画素の画素位置を決定する位置決定処理を行う位置決定手段と、
   前記画像データの前記画素位置に前記補正画素を追加または削除することにより前記画像データを変倍する変倍手段と、
   前記画素位置の画素を含む副走査方向の画素列と、予め定められたパターンと、が一致するか否かを認識するパターン認識手段と、
   前記画素列と前記パターンとが一致する場合に、一致する前記パターンに応じて定められるずらし量の分、前記画素位置を副走査方向へずらす画素位置変更手段、
   として機能させるための画像形成プログラム。
9. 請求項８に記載の画像形成プログラムを記録したコンピュータ読み取り可能な記録媒体。