JP5405847B2 - Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 - Google Patents

Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 Download PDF

Info

Publication number
JP5405847B2
JP5405847B2 JP2009029860A JP2009029860A JP5405847B2 JP 5405847 B2 JP5405847 B2 JP 5405847B2 JP 2009029860 A JP2009029860 A JP 2009029860A JP 2009029860 A JP2009029860 A JP 2009029860A JP 5405847 B2 JP5405847 B2 JP 5405847B2
Authority
JP
Japan
Prior art keywords
isolation structure
isolation
layer
nitride
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009029860A
Other languages
English (en)
Other versions
JP2009111426A (ja
Inventor
ロバート・ビーチ
ポール・ブライジャー
Original Assignee
インターナショナル レクティフィアー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナショナル レクティフィアー コーポレイション filed Critical インターナショナル レクティフィアー コーポレイション
Publication of JP2009111426A publication Critical patent/JP2009111426A/ja
Application granted granted Critical
Publication of JP5405847B2 publication Critical patent/JP5405847B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/93—Ternary or quaternary semiconductor comprised of elements from three different groups, e.g. I-III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、一般に、広いバンドギャップ (wide band gap) の材料で構成されたデバイスの
分離技法に関し、特にIII族窒化物デバイス、及びモノリシックパワーＩＣの分離方法に関する。
本出願は、「広いバンドギャップの半導体におけるモノリシック高電圧/高電力集積回路」の発明の名称で2003年12月5日に出願された米国仮出願第60/527,612号明細書を基礎として、ここに含まれる全ての内容について優先権を主張するものであり、それらの開示内容はこの中に組み込まれている。
III族窒化物半導体は、現在、２．２ＭＶ／ｃｍを超える大きな絶縁破壊電界を示すものとして知られている。III族窒化物ヘテロ接合構造は、非常に高い電流を運ぶこともでき、III族窒化物材料システムに作成されたデバイスを、電力利用に優れたものとしている。
一般に、III族窒化物材料に基づいたデバイスの発展は、携帯電話基地局の放射源などの高電力−高周波数用途を目的としてきた。このタイプの用途のために作成されるデバイスは、高電子移動度を示す一般的なデバイスを基礎としており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、または変調ドープ型電界効果トランジスタ（ＭＯＤＦＥＴ）として、種々言及される。これらのタイプのデバイスは、ほぼ２〜１００ＧＨｚ程度の高周波での動作で、ほぼ１００ボルト程度の高電圧に耐えうる。これらのタイプのデバイスは、非常に多くの用途のために改善されうるが、通常、圧電性分極電界での利用を通じて、非常に低い抵抗損失の下に非常に高い電流密度の転送を可能にする２次元的電子気体（２ＤＥＧ）を生成するために機能する。これら従来のIII族窒化物ＨＥＭＴデバイスでは、２ＤＥＧはＡｌＧａＮ材料とＧａＮ材料界面に形成される。ＡｌＧａＮ／ＧａＮ界面の特性及び界面の２ＤＥＧ生成により、III族窒化物材料システムに形成されるデバイスは、名目上オンまたはデプレッション型デバイスの傾向がある。ＡｌＧａＮ／ＧａＮ層の界面における２ＤＥＧの高い電子移動度は、ＨＥＭＴデバイスのようなIII族窒化物デバイスがゲート電圧をかけることなく導通することを可能にする。
この製造目的の電力半導体デバイスで得られる利点の１つは、単一ウエハ上または単一ダイ上にコンパクトな構造を実現する能力である。生産の加速と効率の向上のために、多くのIII族窒化物デバイスが、与えられたウエハまたはダイ上に形成できる。デバイスがウエハまたはダイに形成されるとき、それらは、適切な独立した動作を提供するためにお互いに分離される。従って、多くのIII族窒化物電力デバイスを、いくつかのタイプのデバイス間の絶縁や分離をした状態で、単一ウエハまたはダイ上に実現することが望ましいだろう。
低い抵抗損失で高電流密度を可能にするIII族窒化物デバイスの欠点は、ひずみを与えられたＡｌＧａＮ／ＧａＮシステムにおいて達成すべき限られた厚さである。これらのタイプの材料の格子構造の違いは、異なった層を作るために成長させたフィルムに食い違いをもたらす可能性のあるひずみを生じさせる。この結果、例えば絶縁体などのバリア層を通過する高いレベルの漏れをもたらして、素子分離を問題のあるものにしてしまう。
分離を提供する１つの解決策は、要求される分離を実現するためにデバイス周りに絶縁バリアを付加することである。この目的に使用される典型的な層は、デバイス間に配置されるシリコン酸化物、窒化シリコン、サファイア、またはその他の絶縁体である。しかし、これらの工程と構造は、実施するのが難しく、いつも商業的に実現可能であるというわけではない。
III族窒化物材料システムの材料は、ガリウム、アルミニウム、インジウム、のみならずそれらの窒化物であるＧａＮ、ＡｌＮ、ＩｎＮを含むことができる。また、窒化ガリウム（ＧａＮ）と、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウム・アルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などのその合金もこの材料系に含まれる。これらの材料は、高エネルギーの電子遷移が起こるのを可能にする比較的広い直接バンドギャップ(wide direct bandgap)を有する半導体化合物である。ガリウム窒化物材料は、シリコンカーバイド（ＳｉＣ）、サファイア、およびシリコンを含む多くの異なった基板上に形成される。シリコン基板は、容易に利用可能であって、比較的安価で、そしてシリコン処理技術はよく開発されている。
III族窒化物半導体デバイスで分離を達成する他の解決策は、誘電体の使用を介することである。例えば、シリコン半導体においては、適当な誘電体として機能できる二酸化シリコンなどのような、自然酸化物が利用可能である。しかし、III族窒化物材料システムにおいて好適な誘電体のためのもので、シリコンの自然酸化物と等価な材料は全くない。例えばシリコン半導体で適切なものとは別の誘電材料は、III族窒化物デバイスにほとんど置き換えが効かない。通常、III族窒化物材料システムで作り出される大きな絶緑破壊電界は、従来の誘電体材料で耐えることができるよりも大きな電界を、III族窒化物半導体デバイスにおいてもたらす。例えば、二酸化シリコンまたは窒化シリコンがIII族窒化物デバイスの誘電体に使用されることになれば、これらの従来の誘電体は破裂するか、そうでなければ崩壊するかも知れない。
基板またはダイ上のデバイスや構成要素の高電圧分離は、半導体構造の異なった部分が電圧ウェルを有するように構築されるということで知られており、その状況で、デバイスはそのウェルに構成され、特定の電圧レベルに対して電圧分離される。これらの分離ウェルは、１つのポテンシャルウェルから別のポテンシャルウェルへの漏れを防ぐことができるように、多くのバリア構造で形成されうるが、そのような構造は、製造上しばしば複雑であって、高価である。例えば、高電圧スイッチング機能から低電圧論理機能を分離することは、しばしば接合分離または絶縁体分離を介して達成された。ＩＣは、通常、熱キャリアの生成のために許容できないほど高い漏洩電流をもたらすような高温環境で動作しているので、接合分離はあまり理想的でない。上の議論のように、様々な電力機能から論理機能を分離するために、絶縁体分離によって許容できるほどの高い破壊電界を、シリコンは提供しない。従って、二酸化シリコンを使用する複雑な工程が、しばしば使用される。しかしながら、二酸化シリコンは、低熱伝導性を有し、この性質はあらゆる高温環境を引き起こすキャリア発生を誇張する傾向がある。
従来の半導体で分離を得る別の方法は、絶縁基板か半導体層上でエッチング工程を半導体材料に適用することである。しかし、プラズマエッチング工程を含むエッチング工程は、エッチングされた半導体材料に表面損傷や表面粗さをもたらす。それにもかかわらず、シリコンにおいて通常実現されている多くの小電力用の従来の半導体デバイスに対して受け入れられている。しかし、デバイス構造の間に表面破壊と漏洩電流によって問題が増大するような高電圧電子機器にとっては、半導体材料の表面損傷と粗さは、特に問題がある。
特開平０７−１０６５７３号公報 特開２００２−３５９２５５号公報
従って、実装するのが簡単で安価である基板または半導体ダイ上の半導体構造のために、分離技法を工夫することが望ましい。
また、多くの追加ステップや、追加材料の使用や、複雑さのない分離を得ることも望ましい。
さらに、半導体デバイスや基本的な材料にわずかな損傷しか生じさせないか、全く損傷を生じさせないような分離技法を供給することが望ましい。
また、例えばIII族窒化物材料を含んでいる高いバンドギャップ(high band gap)の材料で構成されたパワーＩＣにおいて、制御と高電圧スイッチング機能の分離を得ることも望ましいだろう。
本発明によれば、単一モノリシックＩＣにおける低電圧機能と高電圧機能の間の分離を改善するための作成技法とその結果としての構成が提供される。本発明によれば、例えばIII族窒化物材料を含んでいる広いバンドギャップの半導体の使用を介して低電圧機能と高電圧機能の分離を達成できる。例えば、大いに改善された性能を有するモノリシックＩＣで、シリコン中の接合分離に関連する熱の不利益を受けることのないようなモノリシックＩＣにおいて、接合分離を達成できる。例えば、III族窒化物半導体の材料は、非常に低いキャリア発生をもたらし、高温でさえ、接合分離で適用される利用に対し高度にそれらを適合させるようにする。
本発明の他の実施の形態によれば、高電圧分離層は、モノリシックＩＣの構成要素の部分、構成要素、あるいは半導体構造のために提供され、そして要求される絶縁体分離を得るためにエッチングされる。分離はIII族窒化物材料によって形成され、これらの広いバンドギャップの半導体に関連する高破壊電界を提供する。
本発明の他の特徴によれば、モノリシックＩＣの製造に対し、プレーナー・プロセスで絶縁体分離層が扱われることを可能にするために、比較的薄い絶縁体分離層が提供される。従って、単一モノリシックＩＣにおける低電圧機能と高電圧機能の間の要求される分離を得るために、標準の半導体製造設備を、コストを増加することなく大いに改善された性能を備えつつ使用することができる。
本発明のもう一つの局面によれば、III族窒化物材料システムに誘電体層を提供でき、その層は、いくらかの百分率のＧａＮを含む。本発明の他の特徴によれば、誘電体層は、エピタキシャル成長させることができ、いくらかの百分率のＧａＮを含むことができる。本発明の他の特徴によれば、誘電体層はいくらかの百分率のＡｌＧａＮを含むことができる。ＡｌＧａＮは、例えばＧａＮよりも高い絶緑破壊を有するので、誘電体層におけるＡｌＧａＮの使用は誘電体層の分離の特性を改善する。さらに、ＡｌＧａＮには高い熱伝導性があり、異なった機能ブロック間の温度上昇や熱蓄積を抑え、または排除することによって、高、低電圧機能をもつモノリシックＩＣの構成を改善する。
本発明の特徴によれば、単一基板または半導体ダイ上に構築された半導体構造、構成要素及び／またはデバイスを分離するための技法とその結果としての構成が提供される。特に、III族窒化物半導体材料分離は、必要な領域をマスキングまたは保護し、電気化学的または光電気化学（ＰＥＣ）的ドーパント(dopant)選択エッチングを適用することによって実現できる。選択材料は、上にデバイスが製造される半導体層を利用している分離構成を提供する際のエッチングで取り除かれる。
本発明によれば、低電圧電子機器と高電圧電子機器の間の分離を有するモノリシックＩＣの形成が、大いに改善された性能を備えつつできるようにするために、複雑な電力デバイス構成が可能である。例えば、単一ウエハまたはダイが、分離層の上に配置された低電圧電子機器を含むことができ、その分離層が高電圧電子機器に接続可能にエッチングされ、その分離層中に高電圧層が配置される。電子接続のための、電極及びパシベーション層を含む典型的な構造が提供できる。
都合のよいことに、クラッド層(cladding)とコンタクト層(contact layer)を、活性領域より上またはそれより下に成長させることができる。また、電極や絶縁層などを構成するための他の既知の工程が、本発明に適用できる。
他の特徴によれば、本発明は、III族窒化物半導体構造、構成要素、及び／またはデバイスを、絶縁基板または高抵抗基板に形成するための方法を提供する。必要に応じて、基板とIII族窒化物本体層の間にバッファ層を提供でき、好ましくは、その層はいくらかの百分率のＧａＮを含んでいる。また、バッファ層は、III族窒化物材料の交互型で高電流輸送領域を形成するIII族窒化物の多層スタック(stack)で構成できる。基本的な層より小さい面内格子定数を有し、好ましくはいくらかの百分率のＡｌＧａＮを含むIII族窒化物層が、本体層上に蒸着される。そして、要求どおりに、最上部のIII族窒化物層の特定部分を取り除くために、最上部の層がパターンニングされエッチングされる。オーム接触及び／またはショットキー(schottky)接触が、適切なアニーリング工程でオーム接触を作動させるために、より小さい面内格子定数のIII族窒化物層上に形成される。活性領域と縦または横の関係となる追加クラッド層またはコンタクト層を形成できる。例えば、III族窒化物デバイスを形成する際に、電極や絶縁層などを構成するための既知の工程が適用できる。最上層を介してエッチングされた領域は、本体中または本体層より下の他の層に配置できる高電圧電子デバイスとの接合に使用できる。そして、モノリシックＩＣは、パシベーション化（不活性化）されるか、そうでなければ既知の製造方法によって完成できる。
III族窒化物半導体材料システムにおける大きな絶緑破壊電界は、縮小されたサイズの孤立した領域を有する電力デバイスの構成を可能にする。また、その材料システムは、同様の定格電圧の既知のデバイスと比較して抵抗の仕様を軽減したデバイスの製造を可能にする。伝統的な材料よりも小さなサイズにおける、III族窒化物半導体材料のより高い性能のため、分離性能はより大きな重要性を呈する。本発明によって提供されたデバイス分離は、III族窒化物半導体材料に適する改善した性能を提供でき、その材料の下では、そのような分離は、動作中にデバイスで発生するより低い電界のために、シリコン半導体において必要でなかったか、あるいは認識されなかった。
また、本発明は、低い漏洩電流とより良好な耐表面破壊性によって特徴付けられる。その結果、本発明はデバイスのはるかに高密度な構造を可能にし、ウエハ生産量を潜在的に増加させる。III族窒化物材料の高い臨界磁界により、薄い層は絶緑破壊することなく大きな電圧に耐えることができる。例えば、ＧａＮ材料の誘電率はおよそ１０であり、その値はシリコンの相当品より２．５倍の倍率で良好である。
本発明のもう一つの局面では、自己パシベーション化効果により、III族窒化物半導体の表面をパシベーション化、または再パシベーション化することができる。この技法は、本発明によるデバイスの分離を機能強化するのに使用できる。
自己パシベーション化は高い電界破壊性を提供する。本発明の特徴によれば、表面パシベーション化は窒素プラズマ・アニールを含む。本発明の他の特徴によれば、パシベーション化工程は、窒素を含む封止材を使用する段階を含み、その後アニールが続く。本発明のさらなる特徴によれば、光電気化学エッチングを用いてパシベーション化を実行できる。
本発明の他の特徴によれば、半導体材料を取り除くのに選択エッチングを適用し分離を提供することは、自己完了型エッチング工程による。選択材料と、エッチング工程の後に残される材料への影響の違いにより、エッチング工程は選択材料上で機能する。従って、エッチング工程は、全ての選択材料が取り除かれた後に自己完了する。このタイプの工程は、分離の確立における卓越した制御を可能にし、III族窒化物半導体構造を形成するのに使用される多くの手順で、エッチング工程が使用されることを可能にする。例えば、ウエハ表面は、III族窒化物デバイス構造の形成の前に適切にパターンニングでき、その場で、またはIII族窒化物デバイス構造の形成後にエッチングできる。しかも、選択エッチングによりデバイスの露出部分が影響されないので、デバイスに保護がほとんど施されないか、保護が全く施されていない状態でエッチングを実行できる。
本発明の他の特徴及び利点は、添付図面を参照する以下の発明の説明で明らかになるであろう。
III族窒化物材料層のスタック(stack)の断面図である。 さらにIII族窒化物デバイスを含む図１Ａのスタックである。 本発明による選択的にドーピング(doped)された材料を含む図１Ｂのスタックである。 ドーピングされた材料が取り除かれた図１Ｃのスタックである。 III族窒化物材料で構成された多層構造の断面図である。 図２Ａの構造における低電圧電子機器の堆積を示す。 図２Ｂの構造の１つの層における選択エッチングを示す。 図２Ｃの１つの層における、高電圧電子機器の析出を示す。
III族窒化物材料システムにおいては容易に他のタイプの構造が使用できるが、多量の電流を伝導し、高電圧に耐えることのIII族窒化物材料の利点は、通常、層構造で実現される。通常、各層が異なった百分率のIII族窒化物タイプの材料を有するような、２つのIII族窒化物材料層が使用される。例えば、ある百分率を有するＧａＮの層は、ある百分率を有するＡｌＧａＮを有する構成にかぶせられ、異なった面内格子定数をもつ２つの層を形成する。鍵は、高移動性界面が２つの層の間で形成され、界面に構築されたデバイスにおいて、高電圧遮断と高電流伝導の利点を得るということである。そのようなデバイスは電力電子機器システムにおける多くの用途に見受けられる。
III族窒化物材料半導体構造、構成要素、及び／または装置は、しばしば、ウエハレベルで形成され、そういう状況で、同時に、多くのデバイスを製造することができる。さらに、ウエハレベルでモノリシックＩＣを組み立てることができる。従って、III族窒化物半導体構造を形成できるベースとして、基板がしばしば使用され、その状況での構造は、バッファ層、及び／または異なるIII族窒化物材料の構成要素による本体層で構成される。しばしば、本体層の部分は、その本体層とかぶせられたバリア層の間で要求される高移動度伝導チャンネルを形成するために異なった面内格子定数を持つIII族窒化物材料によって覆われる。この動作がウエハ全体のレベルで起こるとき、ウエハに構成された様々な構造の間で適切な分離を供給するために、追加の動作がしばしば実行される。
現在の議論では、分離という用語は、様々な構造、構成要素またはデバイス間の高抵抗の、あるいは非導電性の経路について言及するために使用される。即ち、分離とは、同じ構成要素、多くの構成要素で構成されたデバイス、またはモノリシックＩＣなどのような回路中の多くのデバイスにおける様々な非導電性経路に言及することだといえる。分離構造は横向きまたは縦向きとすることができ、異なる電圧破壊レベルを有するように設計できる。
材料層が現在の議論で言及されるとき、また特に材料層がIII族窒化物材料層として言及されるとき、その層は、ある百分率のＧａＮ、ＡｌＮ、ＩｎＮ、及び／または、ＡｌＧａＮ及びＩｎＮＡｌＧａＮを含むこれらの窒化物の様々な合金で構成できる。
シリコン技術をベースとしたモノリシックパワーＩＣの実装にすでに使用されている分離のための技法は、接合分離として知られた分離の形成を利用する。熱キャリアの生成によって引き起こされた高温環境にさらされると、接合分離は高い漏洩電流を発生させる。本発明によれば、モノリシックパワーＩＣの分離の性能を大いに改善するのに、III族窒化物材料を使用することで接合分離構造を形成できる。III族窒化物材料を用いた接合分離技法を使用して、高電圧スイッチング機能から低電圧制御機能を分離することにおいて、大きな改善を実現できる。III族窒化物材料は、高温に露出されたときに多数のキャリアを発生させることはなく、接合分離構造を構成するための使用に際してはるかに良い結果を生む。
また、III族窒化物材料の使用は、モノリシックパワーＩＣで低電圧機能と高電圧機能を切り離すのに使用される絶縁体分離の場合においても、分離性能を改善することができる。III族窒化物材料は、モノリシックパワーＩＣの構造における使用に対して、高い破壊電界を示し、高い実行性のある絶縁体分離を提供する。従って、III族窒化物材料の使用により、二酸化シリコンようなかつて知られた誘電体でそうであったような、複雑な分離技法や構造の準備をする必要性を回避できる。III族窒化物材料で利用できる高い熱伝導性のため、モノリシックパワーＩＣに対する分離は、熱的振る舞いを介して増加するキャリア発生につながるかも知れないような過度の熱の発生を回避する。
さて、図１Ａを参照すると、III族窒化物材料で構成された多層構造が、構造体４０として示される。構造体４０は、第１のIII族窒化物材料層４２と第２のIII族窒化物材料層４４で構成される。層４４は構造体４０上に構成された構造体、構成要素またはデバイスのための分離層として機能する。本発明の実施の形態によれば、層４４は特定の百分率が選択されたIII族窒化物材料によってエピタキシャルに成長させることができる。
さて、図１Ｂを参照すると、低電圧制御電子機器４６、４７は層４４の上に構成される。電子機器４６、４７は単一の構成要素、独立した構造、独立した構成要素、独立したデバイス、またはそれらの様々な組み合わせによる種々の部分を意味しうる。例えば、電子機器４６及び４７は、単一のオーム接触またはショットキー接触であることが可能であり、あるいは、モータ制御エンジン、フィルタ、論理デバイス等々のような完成した制御回路を意味することも可能である。しかしながら、いずれの場合にも電子機器４６、４７は低電圧環境で動作可能であるものとして扱われる。
さて、図１Ｃを参照すると、構造体４０は、結果としてエッチング領域４１になる層４４のエッチング部分のために処理される。領域４１は、層４２に供給される高電圧電子機器に接合する領域を提供する。また、領域４１は、層４４上の分離または他のデバイスのためのパターンニングを提供するためにも利用され、または塗布に特定したものとして層４２に接合させることが可能である。エッチング工程で領域４１を形成した後、分離領域４８、４９は残っている。
さて、図１Ｄを参照すると、構造体４０においては、高電圧電子デバイス４５Ａ〜４５Ｃへの電子機器４６、４７の接合のためのエッチングされた領域４１’が示されている。分離層４８、４９は、電子機器４６、４７と高電圧電子機器４５Ａ〜４５Ｃとの間に高電圧分離を供給する。構造体４０は、従って、高電圧スイッチング用途での使用のために低電圧制御機能が高電圧電子機器から分離されている状態での、高電圧モノリシックパワーＩＣを表す。層４４と領域４８、４９によって提供された分離は、構造体４０の部分が破壊することなく高電圧に耐えることを可能にしつつ、従来の構造よりかなり減少させた漏洩電流を有している。
層４４は比較的薄いが、なおも高電圧スイッチング用途の使用に適した絶縁体分離を提供できる。薄い誘電体層を使用することによって、製造のためのプレーナー・プロセスを使って構造体４０を製造できる。製造のためのプレーナー・プロセスは標準の半導体製造設備を利用し、デバイス４０の性能は大いに改善するが、構造体４０がシリコンで構築された従来のデバイスと有意差のないコストで生産できることを意味する。
III族窒化物材料システムにおいて、層４４は誘電材料で構成でき、いくらかの百分率のＡｌＧａＮを含むことができる。例えば、誘電体層４４を形成するために多層構造体４０のエピタキシャル成長において、ある百分率でＡｌＧａＮを加えることができる。従って、デバイス４０は、同じ定格電流と定格電圧のシリコンの相当品より数階級良好にできるような、改善されたレジスタンス・エリア・プロダクト(resistance area product)（ＲＡ）及び(resistance charge product)（ＲＱ）を有する。III族窒化物材料において可能な改善性能によって、デバイス動作でさらなる改善を実現するために、デバイス４０はより高速で動作でき、より小さいデバイス幾何学構造を備えることができる。例えば、デバイス幾何学構造を縮小できる能力は、モノリシック集積化で見られる静電容量と誘導係数を減少させ、スイッチング速度及び総合的な製品性能を改善する。
III族窒化物材料による接合分離構造の利用は、本発明に沿って実施された実験によれば、４５０Ｖを超える降伏電圧を示す結果を導いた。さらに、III族窒化物材料によって構築されたモノリシックＩＣの実験結果では、最先端の縦方向シリコンデバイスに勝るとも劣らない横方向のデバイスに対する優秀なＲＡ数値が実現される。
プレーナー・プロセス技法でデバイス４０を構築する能力は、薄層で可能な高電圧分離のため、多くのデバイス幾何学構造を可能にする。例えば、ハイブリッド横方向及び縦方向デバイスは、デバイス４０の動作において観測できるような改善された性能を有しつつ、プレーナ工程と縦方向工程を利用して構築することができる。
デバイス４０を製造するための工程は、二酸化シリコンを使用する従来技術の複雑な工程を超えて大いに簡素化される。分離誘電体領域のための分離接合を作成するのにエピタキシャル成長が利用でき、処理の複雑さを減少させ、総合的なデバイスに対する熱的振る舞いを改善する。異種材質構成要素の百分率を有するエピタキシャル層は、物質含有量に依存する分離及び伝導領域を形成する。分離層は、他の層との接合によって、完成した回路の形成が可能となるようにエッチングされる。分離層上に構成された回路は、高電圧破壊から保護されたまま残っており、一方、高電力デバイスの制御のための接合が、分離層のエッチングされた領域を介して提供される。エッチング工程の動作においては、エピタキシャル構造の重要な部分を破損しないで、分離材料を取り除くことが望まれる。つまり、そうしないと高電圧電子機器に粗い面が生じてしまう問題を避けるために、エッチング工程で滑らかな面を形成することが望ましい。
以前から、プラズマエッチング工程は、他の層への接合を可能にするために、分離層におけるIII族窒化物材料の一部を除去するのに使用されてきた。プラズマエッチング工程は、分離層の反対側の構造との接合を可能にするために、導電層か接合パターンを露出できるくらい充分なIII族窒化物材料を取り除く。
プラズマエッチング工程の困難な点の一つは、処理されている基板またはダイから材料を取り除く工程における不正確さである。例えば、プラズマエッチング工程は、要求される量の材料をエッチング工程で取り除いた後に残った材料において、表面損傷と粗さを生じる可能性がある。プラズマエッチング工程にかけられたIII族窒化物デバイスの周辺部は、何らかの誘発表面損傷と粗さを有する。これは、結晶構造が破損して多少不規則であることを意味している。以前からの用途において、III族窒化物デバイスが例えば低電力用途に使用される際には、周辺部の粗さや結晶の損傷は取るに足らなかった。ところが、高電力電子デバイスに対しては、それは表面破壊に影響されやすく、そして漏洩電流が生じることや、結晶構造の損傷や、表面粗さは非常に望ましくない。例えば、III族窒化物高電力電子デバイスにおける材料の粗さにより、その粗さある箇所で高電界が生成される可能性があり、デバイスでの表面破壊や漏洩電流につながる。
図２Ａを参照すると、III族窒化物材料スタック１０に関する構造および方法が示されている。スタック１０は本体層１２と分離層１４を含んでいる。スタック１０は、基板を含み、III族窒化物材料、他の構成要素、または合金の１つ以上の層にて本体層１２を構成できるような、典型的なIII族窒化物デバイスを代表するものである。また、層１２は、例えば、III族窒化物材料のどれかで構成される階級分けした合金材料による複合層とすることができる。層１２は、Ｎ型かＰ型ドーピングによって電流伝導のためにドープされた領域を含むことができる。その代わり、またはそれに追加して、表面破壊につながる可能性のある漏洩電流や電界の伝播を防ぐために作用できる高抵抗材料または絶縁性材料で層１２を構成できる。
スタック１０の層１４は、ある百分率のIII族窒化物材料で構成され、スタック１０上に後ほど形成されるデバイスに分離層を供給する。
さて、図２Ｂを参照すると、デバイス２０、２１は層１４で構築される。電界効果トランジスタ(FET)、整流機器、ショットキ・ダイオード等々を含む、いかなるタイプのデバイスも構成することができ、本発明の利益を享受することができる。
さて、図２Ｃを参照すると、スタック１０の部分２４〜２７は、エッチングと除去のために選択的にマスクされる。例えば、マスクまたはイオン注入したマスクの使用を含む多くの異なった技法によってこの工程を達成できる。マスクは、多くの異なった技法によって達成でき、デバイス２０、２１上に保護層を含めることができる。
スタック１０の部分２４〜２７が選択的にマスクされると、選択エッチングがスタック１０に適用される。ドーパント選択エッチングは取り外される部分２４〜２７をターゲットとし、そして層１４のそれらの部分をエッチングする。適用されるエッチング工程は、電気化学エッチング、または光電気化学エッチングとすることができる。エッチング工程は自己停止型または完了型とすることができ、その状況では、部分２４〜２７においてマスクされた材料が残っている限り、エッチングが行われる。部分２４−２７の材料のすべてがエッチングされると、エッチング工程は材料がない状態で自動的に停止することが可能である。この特徴の利用を介して、多くの複雑な構造を構成できる。この状況では、通常はいくつかの部分がエッチングに時間がかかるだろうが、より長いエッチング工程が、ウエハまたはダイにおける他のすぐにエッチングされた部分にダメージを与えることを意味している。従って、選択エッチングは、ウエハまたはダイの残部にダメージを与えない程度の長さの時間に対応した複雑さのパターンにおいて使用される。
さて、図２Ｄを参照すると、スタック１０は、選択エッチングを利用して部分２４〜２７を除去した結果としての隙間３０〜３３を含む。隙間３０〜３３はデバイス２０〜２１から層１２への接合経路を提供する。
選択エッチング後に残った無傷の層１４の部分は、スタック１０に対し高電圧分離を可能にするために、デバイス２０、２１及び層１２の間に良好な絶縁体分離を提供する。エッチング工程は隙間３０〜３３の表面に沿って滑らかな面を残し、そしてスタック１０が高電圧破壊にあまり影響されないようになる。層１４の結晶構造は大部分が無傷であるので、それは分離の優れた品質を保つ。従って、薄い層ではあるが、なおも良好な誘電体特性を保つものとして層１４を提供することができる。
本発明は、その特定の実施の形態に関連して説明されたが、他の多くの変化及び修正及び他の使用は、この技術分野に属する通常の当業者にとって明らかであろう。従って、本発明は、この場における詳細な開示によって限定されず、しかし添付の特許請求の範囲のみによって限定されることが好ましい。
１０ III族窒化物材料スタック
１２ 本体層
１４ 分離層
２０ デバイス
２０、２１ デバイス
２４〜２７ 選択的にマスクされる部分
３０〜３３ 隙間
４０ 構造体
４１ エッチング領域
４２ 第１のIII族窒化物材料層
４４ 第２のIII族窒化物材料層
４５Ａ〜４５Ｃ 高電圧電子デバイス
４６、４７ 低電圧制御電子機器
４８、４９ 分離層

Claims (27)

  1. 制御機能を実現する低電圧電子機器を備えた低電圧電子部と、
    高電圧スイッチング機能のための高電圧電子機器を備えた高電圧電子部を含むIII族窒化物本体と、
    前記高電圧電子部から前記低電圧電子部を高電圧分離するための前記低電圧電子部の底部と前記高電圧電子部の上部の間に配置されたIII族窒化物を含む分離構造と、を有し、
    前記分離構造は、前記低電圧電子機器の前記高電圧電子機器への接続を可能にする開口部を含み、
    前記開口部は、前記低電圧電子部と前記III族窒化物本体との間において、前記分離構造を無傷で残すように構成されることを特徴とするモノリシックパワーＩＣ。
  2. 前記分離構造は、ＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの合金からなる群から選ばれた１つ以上の材料を含む請求項１に記載のＩＣ。
  3. 前記分離構造は、接合分離構造を含む請求項１に記載のＩＣ。
  4. 前記分離構造は、誘電体分離を含む請求項１に記載のＩＣ。
  5. 前記分離構造は、プレーナー構造を含む請求項１に記載のＩＣ。
  6. 前記分離構造は、エピタキシャル層を含む請求項１に記載のＩＣ。
  7. 前記エピタキシャル層は、ある百分率のＧａＮを含む請求項６に記載のＩＣ。
  8. 前記エピタキシャル層は、ある百分率のＡｌＧａＮを含む請求項６に記載のＩＣ。
  9. 前記高電圧電子部は、相対的に低いレジスタンス・エリア・プロダクト(resistance area product)を有する請求項１に記載のＩＣ。
  10. 前記接合分離構造は、４５０Ｖより高い降伏電圧を示す請求項３に記載のＩＣ。
  11. 前記分離構造は、III族窒化物からなる群から選ばれたある百分率の材料を組み入れた誘電体分離層を含む請求項１に記載のＩＣ。
  12. 前記誘電体分離層は、良好な熱伝導体の特性を示す請求項１１に記載のＩＣ。
  13. 前記接合分離構造は、III族窒化物半導体ＰＮ接合を含む請求項３に記載のＩＣ。
  14. エピタキシャル誘電体層で成長したエピタキシャル層を備えた電子デバイス構造を、さらに有する請求項６に記載のＩＣ。
  15. さらに、横方向及び縦方向のデバイス幾何学構造を有する請求項１に記載のＩＣ。
  16. モノリシックＩＣ上の低電圧機能と高電圧機能を分離する方法であって、
    高電圧電子部を含むIII族窒化物本体の上にIII族窒化物の分離構造を形成する段階と、
    前記III族窒化物の分離構造の上に低電圧電子部を形成して、前記低電圧電子部の底部が前記高電圧電子部から電気的に分離されるようにする段階と、
    前記分離構造に開口部を形成して、前記低電圧電子部の前記高電圧電子部への接続を可能にする段階とを有し、
    前記開口部は、前記低電圧電子部と前記III族窒化物本体との間において、前記分離構造を無傷で残すように構成されることを特徴とする方法。
  17. エピタキシャル工程により分離構造を形成する段階をさらに有する請求項１６に記載の方法。
  18. 前記分離構造は、ある百分率のＧａＮを含んだエピタキシャル層を含む請求項１７に記載の方法。
  19. 前記分離構造は、ある百分率のＡｌＧａＮを含んだエピタキシャル層を含む請求項１７に記載の方法。
  20. 前記分離構造は、接合分離構造として形成される請求項１６に記載の方法。
  21. 前記分離構造は、接合分離構造はＰ−Ｎ接合を含む請求項２０に記載の方法。
  22. 前記分離構造は、誘電体分離構造を含む請求項１６に記載の方法。
  23. さらに、相対的に良好な熱伝導体の分離構造を形成する請求項１６に記載の方法。
  24. 前記分離構造は、プレーナー・プロセスを使用して形成される請求項１６に記載の方法。
  25. モノリシックパワーＩにおける横方向及び縦方向のデバイス幾何学構造を統合する段階をさらに有する請求項１６に記載の方法。
  26. 前記分離構造における誘電体層を形成する段階をさらに有する請求項１６に記載の方法。
  27. 注入工程により前記分離構造を形成する段階をさらに有する請求項１６に記載の方法。
JP2009029860A 2003-12-05 2009-02-12 Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 Active JP5405847B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US52761203P 2003-12-05 2003-12-05
US60/527,612 2003-12-05
US11/004,186 US7135753B2 (en) 2003-12-05 2004-12-03 Structure and method for III-nitride monolithic power IC
US11/004,186 2004-12-03

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004353378A Division JP2005175477A (ja) 2003-12-05 2004-12-06 Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009111426A JP2009111426A (ja) 2009-05-21
JP5405847B2 true JP5405847B2 (ja) 2014-02-05

Family

ID=34635839

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004353378A Withdrawn JP2005175477A (ja) 2003-12-05 2004-12-06 Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法
JP2009029860A Active JP5405847B2 (ja) 2003-12-05 2009-02-12 Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004353378A Withdrawn JP2005175477A (ja) 2003-12-05 2004-12-06 Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法

Country Status (2)

Country Link
US (3) US7135753B2 (ja)
JP (2) JP2005175477A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7524707B2 (en) 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
US7700420B2 (en) * 2006-04-12 2010-04-20 Freescale Semiconductor, Inc. Integrated circuit with different channel materials for P and N channel transistors and method therefor
US7863877B2 (en) 2006-12-11 2011-01-04 International Rectifier Corporation Monolithically integrated III-nitride power converter
US9209281B2 (en) * 2007-04-23 2015-12-08 Infineon Technologies Ag Method of manufacturing a device by locally heating one or more metallization layers and by means of selective etching
US9281388B2 (en) 2011-07-15 2016-03-08 Infineon Technologies Americas Corp. Composite semiconductor device with a SOI substrate having an integrated diode
KR101946006B1 (ko) * 2012-03-14 2019-02-08 삼성전자주식회사 전력 관리 칩 및 이를 포함하는 전력 관리 장치
US20140197461A1 (en) 2013-01-14 2014-07-17 International Rectifier Corporation Semiconductor Structure Including A Spatially Confined Dielectric Region
US9356045B2 (en) * 2013-06-10 2016-05-31 Raytheon Company Semiconductor structure having column III-V isolation regions
US10562068B2 (en) * 2017-03-31 2020-02-18 Sembcorp Marine Repairs & Upgrades Ptd. Ltd. Ultrasonic device having large radiating area
CN110071173B (zh) * 2019-04-30 2023-04-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1112992A (en) * 1964-08-18 1968-05-08 Texas Instruments Inc Three-dimensional integrated circuits and methods of making same
JPS648468B2 (ja) * 1974-09-09 1989-02-14 Fujitsu Ltd
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
JPS624340A (ja) * 1985-07-01 1987-01-10 Nec Corp 半導体集積回路の製造方法
JPS63170971A (ja) * 1987-01-09 1988-07-14 Nec Corp 半導体装置
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5512774A (en) * 1988-02-08 1996-04-30 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
JP2884596B2 (ja) * 1988-05-24 1999-04-19 富士通株式会社 化合物半導体装置、および素子分離帯の製造方法
JPH02213136A (ja) * 1989-02-14 1990-08-24 Matsushita Electric Ind Co Ltd ＧａＡｓ集積回路およびその製造方法
US5010039A (en) * 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process
JP2660056B2 (ja) * 1989-09-12 1997-10-08 三菱電機株式会社 相補型ｍｏｓ半導体装置
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
JP2940308B2 (ja) * 1992-06-30 1999-08-25 日本電気株式会社 半導体装置およびその製造方法
US5406096A (en) * 1993-02-22 1995-04-11 Texas Instruments Incorporated Device and method for high performance high voltage operation
US6021146A (en) * 1997-09-15 2000-02-01 Motorola, Inc. Vertical cavity surface emitting laser for high power single mode operation and method of fabrication
US6392253B1 (en) * 1998-08-10 2002-05-21 Arjun J. Saxena Semiconductor device with single crystal films grown on arrayed nucleation sites on amorphous and/or non-single crystal surfaces
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
JP3950294B2 (ja) * 2000-11-16 2007-07-25 シャープ株式会社 半導体装置
JPWO2002069382A1 (ja) * 2001-02-28 2004-07-02 杉野　隆 固体装置およびその製造方法
JP3946969B2 (ja) 2001-05-31 2007-07-18 日本碍子株式会社 電界効果トランジスタ、及びヘテロ接合型バイポーラトランジスタ
US6775315B1 (en) * 2001-06-08 2004-08-10 Scott Allen Nield Apparatus and method of directing a laser beam to a thermally managed beam dump in a laser system
US6639249B2 (en) * 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
JP4275336B2 (ja) * 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003224072A (ja) * 2002-01-29 2003-08-08 Matsushita Electric Ind Co Ltd 半導体構造物およびその製造方法
JP4131193B2 (ja) * 2003-04-28 2008-08-13 日産自動車株式会社 半導体装置

Also Published As

Publication number Publication date
US20110143517A1 (en) 2011-06-16
US20060281279A1 (en) 2006-12-14
US20050121729A1 (en) 2005-06-09
JP2009111426A (ja) 2009-05-21
US9142637B2 (en) 2015-09-22
JP2005175477A (ja) 2005-06-30
US7892938B2 (en) 2011-02-22
US7135753B2 (en) 2006-11-14

Similar Documents

Publication Publication Date Title
JP5405847B2 (ja) Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法
US10446542B1 (en) GaN structures
JP4812292B2 (ja) トレンチ構造を有するｉｉｉ族窒化物半導体装置
US10692976B2 (en) GaN-on-Si switch devices
JP5281748B2 (ja) Ｉｉｉ族窒化物素子の不動態化およびその方法
KR101248202B1 (ko) 향상 모드 고 전자이동도 트랜지스터 및 그 제조방법
KR20080030050A (ko) Ⅲ족 질화물 인헨스먼트 모드 소자
JP6834546B2 (ja) 半導体装置及びその製造方法
CN114127955B (zh) 半导体装置及其制造方法
KR20200144496A (ko) 반도체 장치 및 웨이퍼 제조 방법
US10312095B1 (en) Recessed solid state apparatuses
US8748204B2 (en) Structure and method for III-nitride device isolation
CN114127954B (zh) 半导体装置及其制造方法
CN108352408A (zh) 半导体装置、电子部件、电子设备以及半导体装置的制造方法
KR20220153962A (ko) 반도체 집적 회로 소자 및 그 제조 방법
US10446677B2 (en) Semiconductor structures and method for fabricating the same
TW202332051A (zh) 高電子遷移率電晶體及其製作方法
JP2023550520A (ja) 高電子移動度を有するトランジスタを製造する方法及び製造したトランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090212

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091209

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120625

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130322

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130327

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130625

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131031

R150 Certificate of patent or registration of utility model

Ref document number: 5405847

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250