JP5352967B2 - 多層配線構造の製造方法及び多層配線構造 - Google Patents
多層配線構造の製造方法及び多層配線構造 Download PDFInfo
- Publication number
- JP5352967B2 JP5352967B2 JP2007139678A JP2007139678A JP5352967B2 JP 5352967 B2 JP5352967 B2 JP 5352967B2 JP 2007139678 A JP2007139678 A JP 2007139678A JP 2007139678 A JP2007139678 A JP 2007139678A JP 5352967 B2 JP5352967 B2 JP 5352967B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- wiring structure
- multilayer wiring
- insulating film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
Description
請求項5に記載の発明は、請求項4に記載の多層配線構造の製造方法において、前記第一の絶縁ペーストは、粘度が100Pa・秒以上であることを特徴とする。
スクリーン印刷版を用いて印刷される層間絶縁膜3の第一の領域3a及び第二の領域3bのパターンは、複数の幅160μmの帯状の吐出部と幅80μmの帯状の非吐出部からなり、スクリーン印刷版は、線径19μmのステンレスメッシュ500番を用いて、乳剤の厚さが15μmとなるようにして形成した。さらに、スクリーン印刷版を用いて印刷される導電バンプ4のパターンは、直径50μmの円形の吐出部が240μmピッチで飛び石状(マトリクス状)に配置されており、スクリーン印刷版は、線径23μmのステンレスメッシュ400番を用いて、乳剤の厚さが30μmとなるようにして形成した。
図12に、スクリーン印刷版を用いて印刷される層間絶縁膜3のパターンを示す。なお、図12(a)及び(b)は、それぞれ第一の領域3a及び第二の領域3bのパターンを示す。図12(a)に示すパターンは、複数の幅170μmの帯状の吐出部と幅70μmの帯状の非吐出部からなり、スクリーン印刷版は、線径19μmのステンレスメッシュ500番を用いて、乳剤の厚さが15μmとなるようにして形成した。また、図12(b)に示すパターンは、縦60μm、横170μmの長方形の吐出部が240μmピッチで飛び石状(マトリクス状)に配置されており、スクリーン印刷版は、線径19μmのステンレスメッシュ500番にめっき処理を施したものを用いて、乳剤の厚さが15μmとなるようにして形成した。さらに、スクリーン印刷版を用いて印刷される導電バンプ4のパターンは、直径50μmの円形の吐出部が240μmピッチで飛び石状(マトリクス状)に配置されており、スクリーン印刷版は、線径23μmのステンレスメッシュ400番を用いて、乳剤の厚さが30μmとなるようにして形成した。
層間絶縁膜3用のスクリーン印刷版、導電バンプ4用のスクリーン印刷版、絶縁ペースト及び導電ペーストとしては、実施例2と同様のものを用いた。
図6に示すように、実施例2と同様にして、第一の配線2を形成したガラス基板1上に、第一の領域3a、導電バンプ4及び第二の領域3bを形成した。次に、導電バンプ4に重なるように位置合わせを施した上で、絶縁ペーストに含まれるエチレングリコールモノヘキシルエーテルを含有する以外は、実施例1と同様の導電ペースト4aを用いた以外は、導電バンプ4と同様にスクリーン印刷し、乾燥させて、導電バンプ4を形成した。このとき、導電バンプ4は、実測値で直径55〜60μmの円形であった。なお、光学顕微鏡を用いて、全ての導電バンプ4が層間絶縁膜3の表面から突出していることを確認した。
図13に、スクリーン印刷版を用いて印刷される層間絶縁膜3のパターンを示す。なお、図13(a)及び(b)は、それぞれ第一の領域3a及び第二の領域3bのパターンを示す。図13(a)に示すパターンは、複数の幅55μmの帯状の吐出部と幅72μmの帯状の非吐出部からなり、スクリーン印刷版は、線径19μmのステンレスメッシュ500番を用いて、乳剤の厚さが15μmとなるようにして形成した。また、図13(b)に示すパターンは、一辺が55μmの正方形の吐出部が127μmピッチで飛び石状(マトリクス状)に配置されており、スクリーン印刷版は、線径19μmのステンレスメッシュ500番にめっき処理を施したものを用いて、乳剤の厚さが15μmとなるようにして形成した。さらに、スクリーン印刷版を用いて印刷される導電バンプのパターンは、直径50μmの円形の吐出部が127μmピッチで飛び石状(マトリクス状)に配置されており、スクリーン印刷版は、線径23μmのステンレスメッシュ400番を用いて、乳剤の厚さが30μmとなるようにして形成した。
(実施例6)
図10に示すように、ポリカーボネート基板1上に、インクジェット法によりナノ銀インクをパターン印刷し、乾燥させて、ゲート電極9を形成した。次に、熱重合型ポリイミドをスピンコート塗布し、190℃で熱処理して、ゲート絶縁膜10を形成した。形成されたゲート絶縁膜10は、比誘電率が3.6、膜厚が0.4μmであった。さらに、ソース電極2a及びドレイン電極2bを形成する領域に、フォトマスクを介して紫外線を照射し、表面改質を実施した。次に、インクジェット法によりナノ銀インクをパターン印刷し、乾燥させて、ソース電極2a及びドレイン電極2bを形成した。さらに、構造式
図10に示すように、ガラス基板1上に、インクジェット法によりナノ銀インクをパターン印刷し、乾燥させて、ゲート電極9を形成した。次に、熱重合型ポリイミドをスピンコート塗布し、280℃で熱処理して、ゲート絶縁膜10を形成した。形成されたゲート絶縁膜10は、比誘電率が3.6、膜厚が0.4μmであった。さらに、ゲート絶縁膜10のソース電極2a及びドレイン電極2bを形成する領域に、フォトマスクを介して、紫外線を照射し、表面改質を実施した。次に、インクジェット法によりナノ銀インクをパターン印刷し、乾燥させて、ソース電極2a及びドレイン電極2bを形成した。さらに、実施例6と同様の有機半導体材料をキシレンに溶解させてインク化したものを、インクジェット法によりパターン印刷し、乾燥させて、有機半導体層11を形成し、有機トランジスタを得た。得られた有機トランジスタは、チャネル長が10μm、チャネル幅が70μmであった。
2 第一の配線
2a ソース電極
2b ドレイン電極
3 層間絶縁膜
3a 第一の領域
3b 第二の領域
4 導電バンプ
4a 導電ペースト
5 第二の配線
5a 上部電極
5b 画素電極
6 スキージ
7 メッシュ
8 乳剤
9 ゲート電極
10 ゲート絶縁膜
11 有機半導体層
12 アクティブマトリクス基板
13 支持基板
14 透明電極
15 マイクロカプセル
16 電気泳動表示素子
Claims (11)
- 基板上に、第一の配線、貫通孔を有する層間絶縁膜及び第二の配線が順次積層されていると共に、該貫通孔に導電バンプが形成されており、該第一の配線及び該第二の配線が該導電バンプを介して電気的に接続されている多層配線構造を製造する方法であって、
該第一の配線が形成されている基板上に、スクリーン印刷法を用いて、該貫通孔の周壁の一部を含有する層間絶縁膜の第一の領域を形成する工程と、
該第一の領域が形成された基板上に、スクリーン印刷法を用いて、該導電バンプを形成する工程と、
該導電バンプが形成された基板上に、スクリーン印刷法を用いて、該貫通孔の周壁の残部を含有する層間絶縁膜の第二の領域を形成する工程を有し、
該貫通孔の周壁の一部及び該貫通孔の周壁の残部から該貫通孔を形成することを特徴とする多層配線構造の製造方法。 - 前記層間絶縁膜は、有機材料及び粒子を含有することを特徴とする請求項1に記載の多層配線構造の製造方法。
- 前記第一の領域の形状は、複数の帯状であり、
前記第二の領域の形状は、飛び石状であることを特徴とする請求項1又は2に記載の多層配線構造の製造方法。 - 前記第一の領域を形成する際に第一の絶縁ペーストを用い、
前記第二の領域を形成する際に第二の絶縁ペーストを用い、
該第一の絶縁ペーストの粘度が該第二の絶縁ペーストの粘度よりも高いことを特徴とする請求項1乃至3のいずれか一項に記載の多層配線構造の製造方法。 - 前記第一の絶縁ペーストは、粘度が100Pa・秒以上であることを特徴とする請求項4に記載の多層配線構造の製造方法。
- 前記第一の絶縁ペースト及び前記第二の絶縁ペーストは、粒子を含有し、
該第一の絶縁ペーストに含まれる粒子の比表面積が該第二の絶縁ペーストに含まれる粒子の比表面積よりも大きいことを特徴とする請求項4又は5に記載の多層配線構造の製造方法。 - 前記第二の領域の少なくとも一部を前記第一の領域上に形成することを特徴とする請求項1乃至6のいずれか一項に記載の多層配線構造の製造方法。
- 請求項1乃至7のいずれか一項に記載の多層配線構造の製造方法を用いて製造されていることを特徴とする多層配線構造。
- 基板上に、ゲート電極及びゲート絶縁膜が形成されていると共に、該ゲート絶縁膜上に、ソース電極、ドレイン電極及び有機半導体層が形成されており、該ソース電極又はドレイン電極上に、貫通孔を有する層間絶縁膜及び上部電極が順次積層されていると共に、該貫通孔に導電バンプが形成されており、該ソース電極又はドレイン電極及び該上部電極が該導電バンプを介して電気的に接続されている多層配線構造を有し、
該多層配線構造は、請求項1乃至7のいずれか一項に記載の多層配線構造の製造方法を用いて製造されており、
前記第一の配線は、該ソース電極又はドレイン電極であり、
前記第二の配線は、該上部電極であることを特徴とするトランジスタ素子。 - 前記第一の領域は、前記有機半導体層を覆うように形成されていることを特徴とする請求項9に記載のトランジスタ素子。
- 請求項9又は10に記載のトランジスタ素子を有することを特徴とする画像表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007139678A JP5352967B2 (ja) | 2006-11-17 | 2007-05-25 | 多層配線構造の製造方法及び多層配線構造 |
US11/928,703 US7615481B2 (en) | 2006-11-17 | 2007-10-30 | Method of manufacturing multilevel interconnect structure and multilevel interconnect structure |
TW096141188A TWI389227B (zh) | 2006-11-17 | 2007-11-01 | 多層互連結構之製造方法及多層互連結構 |
KR1020070116296A KR100956090B1 (ko) | 2006-11-17 | 2007-11-14 | 멀티레벨 상호접속 구조의 제조 방법 및 멀티레벨 상호접속구조 |
EP07120855.7A EP1923911A3 (en) | 2006-11-17 | 2007-11-16 | Method of manufacturing multilevel interconnect structure and multilevel interconnect structure |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006311758 | 2006-11-17 | ||
JP2006311758 | 2006-11-17 | ||
JP2007139678A JP5352967B2 (ja) | 2006-11-17 | 2007-05-25 | 多層配線構造の製造方法及び多層配線構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008147614A JP2008147614A (ja) | 2008-06-26 |
JP5352967B2 true JP5352967B2 (ja) | 2013-11-27 |
Family
ID=39607409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007139678A Expired - Fee Related JP5352967B2 (ja) | 2006-11-17 | 2007-05-25 | 多層配線構造の製造方法及び多層配線構造 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5352967B2 (ja) |
KR (1) | KR100956090B1 (ja) |
TW (1) | TWI389227B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5564794B2 (ja) * | 2009-01-05 | 2014-08-06 | 株式会社リコー | 回路基板、アクティブマトリクス回路基板及び画像表示装置 |
JP5488784B2 (ja) * | 2009-02-23 | 2014-05-14 | 株式会社リコー | 回路基板の製造方法及び画像表示装置 |
JP5193140B2 (ja) * | 2009-07-14 | 2013-05-08 | 株式会社日本触媒 | 有機薄膜トランジスタ用絶縁膜 |
KR101027787B1 (ko) * | 2009-12-31 | 2011-04-07 | 고려대학교 산학협력단 | 멀티 레벨 프로그램용 비휘발 메모리 소자 |
JP2011170172A (ja) | 2010-02-19 | 2011-09-01 | Seiko Epson Corp | 電気泳動表示装置及び電子機器 |
JP2013033843A (ja) | 2011-08-02 | 2013-02-14 | Sony Corp | 回路基板、回路基板の製造方法、表示装置および電子機器 |
CN111133496B (zh) | 2017-09-29 | 2022-02-22 | 夏普株式会社 | 显示设备、显示设备的制造方法、显示设备的制造装置 |
WO2019215537A1 (ja) * | 2018-05-11 | 2019-11-14 | 株式会社半導体エネルギー研究所 | 表示パネル、表示装置、入出力装置、情報処理装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3457348B2 (ja) * | 1993-01-15 | 2003-10-14 | 株式会社東芝 | 半導体装置の製造方法 |
JPH11186721A (ja) | 1997-12-25 | 1999-07-09 | Kyocera Corp | 多層配線基板の製造方法 |
JP2000306939A (ja) | 1999-04-21 | 2000-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2002344137A (ja) * | 2001-05-17 | 2002-11-29 | Noritake Co Ltd | 厚膜多層基板およびその製造方法 |
JP4619060B2 (ja) * | 2003-08-15 | 2011-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4498715B2 (ja) * | 2003-09-26 | 2010-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2005183782A (ja) * | 2003-12-22 | 2005-07-07 | Sony Corp | リフトオフ法に基づくパターン形成方法 |
JP2006013433A (ja) * | 2004-05-24 | 2006-01-12 | Toppan Printing Co Ltd | 薄膜トランジスタ |
JP2006073838A (ja) | 2004-09-03 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP5073194B2 (ja) * | 2005-03-14 | 2012-11-14 | 株式会社リコー | フラットパネルディスプレイおよびその作製方法 |
JP4928762B2 (ja) * | 2005-09-27 | 2012-05-09 | 株式会社リコー | 貫通孔を有する厚膜の製造方法、及び貫通孔を有する厚膜 |
-
2007
- 2007-05-25 JP JP2007139678A patent/JP5352967B2/ja not_active Expired - Fee Related
- 2007-11-01 TW TW096141188A patent/TWI389227B/zh not_active IP Right Cessation
- 2007-11-14 KR KR1020070116296A patent/KR100956090B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20080045059A (ko) | 2008-05-22 |
TW200837854A (en) | 2008-09-16 |
JP2008147614A (ja) | 2008-06-26 |
TWI389227B (zh) | 2013-03-11 |
KR100956090B1 (ko) | 2010-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5352967B2 (ja) | 多層配線構造の製造方法及び多層配線構造 | |
EP1880862B1 (en) | Screen printing plate | |
CN1284431C (zh) | 多层布线基板的制造方法 | |
KR101014739B1 (ko) | 다층 배선 구조의 제조 방법 | |
JP5529835B2 (ja) | 導電性パターン形成方法及び導電性パターン形成システム | |
US7615481B2 (en) | Method of manufacturing multilevel interconnect structure and multilevel interconnect structure | |
CN103022003B (zh) | 多层布线衬底及制造方法、有源矩阵衬底和图像显示设备 | |
JP6115008B2 (ja) | 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。 | |
EP2307199B1 (en) | Screen printing plate and printing method | |
JP5386852B2 (ja) | 積層構造体、半導体装置、積層構造体の製造方法及び半導体装置の製造方法 | |
JP5073194B2 (ja) | フラットパネルディスプレイおよびその作製方法 | |
JP5397744B2 (ja) | 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法 | |
JP5434510B2 (ja) | 回路基板、画像表示装置、回路基板の製造方法及び画像表示装置の製造方法 | |
JP2007095783A (ja) | 貫通孔を有する厚膜の製造方法、及び貫通孔を有する厚膜 | |
JP4939030B2 (ja) | 貫通孔を有する厚膜、及び貫通孔を有する厚膜の製造方法 | |
JP2006324290A (ja) | 多層配線、それを備える素子基板、それを用いたフラットパネル表示装置、およびその多層配線の製造方法 | |
JP2005340437A (ja) | 多層配線基板の製造方法、電子デバイス及び電子機器 | |
JP5504633B2 (ja) | 多層配線構造体、その製造方法、および表示装置 | |
JP2011146540A (ja) | 導体パターンの形成方法、配線基板および液滴吐出装置 | |
JP2011146485A (ja) | 導体パターンの形成方法、配線基板および液滴吐出装置 | |
JP5887881B2 (ja) | 配線の形成方法 | |
JP2009271311A (ja) | 回路基板の製造方法、回路基板、アクティブマトリックス回路基板、画像表示装置 | |
JP2005183847A (ja) | 配線基板の形成方法 | |
JP2009291684A (ja) | 機能性膜パターン形成方法 | |
KR20140066492A (ko) | 잉크젯 프린팅 기법을 이용하여 도전성 패턴을 형성하는 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120921 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121030 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130730 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130812 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5352967 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |