KR101027787B1 - 멀티 레벨 프로그램용 비휘발 메모리 소자 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 절연체층, 상기 절연체층 상에 형성된 상부 전극, 상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역 및 상기 절연체층 내부에 수직 방향으로 형성되며, 상기 제 1 채널 영역과 이격되고, 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역을 포함한다.
멀티 레벨, 프로그램, 메모리
Description
본 발명은 멀티 레벨 프로그램용 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 서로 다른 인가 전압에 의해서 캐리어를 전도할 수 있는 채널 영역을 다수 개 형성함으로써, 멀티 레벨 프로그램이 가능한 멀티 레벨 프로그램용 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.
언제 어디서나 하고 싶은 일을 할 수 있는 유비쿼터스(Ubiquitous) 시대가 도래함에 따라, 다양한 기능을 동시에 구현할 수 있는 디지털 정보 기기에 대한 수요가 폭발적으로 증가되고 있다.
이러한 디지털 정보 기기에 이용되는 메모리 또한 다양한 기능을 구현하도록 안정적 저장 동작과 고집적 저장 동작이 요구되고 있다.
종래의 메모리 소자는 안정적 저장 동작과 고집적 저장 동작을 갖도록 하기 위하여 저항 변화 물질을 사용하고 있으나, 이러한 저항 변화 물질을 사용하는 경우에 제조 공정이 복잡해지고 제조 비용이 증가되는 문제점이 있었다.
따라서 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 서로 다른 인가 전압에 의해서 캐리어를 전도할 수 있는 채널 영역을 다수 개 형성함으로써, 저항 변화 물질을 사용하지 않으면서도 멀티 레벨 프로그램이 가능한 멀티 레벨 프로그램용 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 절연체층, 상기 절연체층 상에 형성된 상부 전극, 상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역 및 상기 절연체층 내부에 수직 방향으로 형성되며, 상기 제 1 채널 영역과 이격되고, 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역을 포함한다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 상기 절연체층 내부에 수직 방향으로 형성되며, 상기 제 2 채널 영역과 이격되고, 상기 하부 전극과 상기 제 2 간격보다 큰 제 3 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 3 채널 영역을 더 포함하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 상기 제 1 채널 영역 및 제 2 채널 영역 중 적어도 하나가 나노 크리스탈 물질로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 상기 제 3 채널 영역이 나노 크리스탈 물질로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 상기 나노 크리스탈 물질이 실리콘(Si) 나노 크리스탈 물질, 게르마늄(Ge) 나노 크리스탈 물질, 금(Au) 나노 크리스탈 물질, 또는 구리(Cu) 나노 크리스탈 물질인 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 하부 전극을 형성하는 단계, 상기 하부 전극 상에 절연체층을 형성하는 단계, 상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역과, 상기 절연체층 내부에 수직 방향으로 형성되며 상기 제 1 채널 영역과 이격되고 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역을 형성하는 단계 및 상기 절연체층 상에 상부 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 하부 전극을 형성하는 단계, 상기 하부 전극 상에 절연체층을 형성하는 단계, 상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역과, 상기 절연체층 내부에 수직 방향으로 형성되며 상기 제 1 채널 영역과 이격되고 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역과, 상기 절연체층 내부에 수직 방향으로 형성되며 상기 제 2 채널 영역과 이격되고 상기 하부 전극과 상기 제 2 간격보다 큰 제 3 간격만큼 이격되도록 배치되며 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 3 채널 영역을 형성하는 단계 및 상기 절연체층 상에 상부 전극을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 서로 다른 인가 전압에 의해서 캐리어를 전도할 수 있는 채널 영역을 다수 개 형성함으로써, 저항 변화 물질을 사용하지 않으면서도 멀티 레벨 프로그램이 가능하다.
본 발명의 실시예들에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법은 상술한 멀티 레벨 프로그램용 비휘발성 메모리 소자를 용이하게 제조할 수 있다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발 메모리 소자의 단면도이다.
본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발 메모리 소자는 도 1에 도시된 것처럼, 반도체 기판(100), 하부 전극(110), 절연체층(120), 상부 전극(130), 제 1 채널 영역(121), 제 2 채널 영역(122) 및 제 3 채널 영역(123)을 포함하여 구성될 수 있다.
하부 전극(110)은 반도체 기판(100) 상에 알루미늄이나 폴리실리콘 등으로 형성되며, 절연체층(120)은 하부 전극(110) 상에 실리콘산화막(SiO2)으로 형성되고, 상부 전극(130)은 절연체층(120) 상에 알루미늄이나 폴리실리콘 등으로 형성될 수 있다.
한편, 제 1 채널 영역(121)은 절연체층(120) 내부에 수직 방향으로 형성되고 하부 전극(110)과 제 1 간격만큼 이격되도록 배치되며, 하부 전극(110)으로부터 전이되는 캐리어가 전도될 수 있다.
여기에서, 제 1 채널 영역(121)은 나노 크리스탈 물질로 형성될 수 있으며, 구체적으로, 제 1 채널 영역(121)은 실리콘(Si) 나노 크리스탈 물질, 게르마늄(Ge) 나노 크리스탈 물질, 금(Au) 나노 크리스탈 물질, 또는 구리(Cu) 나노 크리스탈 물질로 형성될 수 있다.
또한, 제 2 채널 영역(122)은 절연체층(120) 내부에 수직 방향으로 형성되며, 제 1 채널 영역(121)과 이격되고, 하부 전극(110)과 제 1 간격(d1)보다 큰 제 2 간격(d2)만큼 이격되도록 배치되며, 하부 전극(110)으로부터 전이되는 캐리어가 전도될 수 있다.
여기에서, 제 2 채널 영역(122)은 나노 크리스탈 물질로 형성될 수 있으며, 구체적으로, 제 2 채널 영역(122)은 실리콘(Si) 나노 크리스탈 물질, 게르마늄(Ge) 나노 크리스탈 물질, 금(Au) 나노 크리스탈 물질, 또는 구리(Cu) 나노 크리스탈 물질로 형성될 수 있다.
또한, 제 3 채널 영역(123)은 절연체층(120) 내부에 수직 방향으로 형성되 며, 제 2 채널 영역(122)과 이격되고, 하부 전극(110)과 제 2 간격(d2)보다 큰 제 3 간격(d3)만큼 이격되도록 배치되며, 하부 전극(110)으로부터 전이되는 캐리어가 전도될 수 있다.
여기에서, 제 3 채널 영역(123)은 나노 크리스탈 물질로 형성될 수 있으며, 구체적으로, 제 3 채널 영역(123)은 실리콘(Si) 나노 크리스탈 물질, 게르마늄(Ge) 나노 크리스탈 물질, 금(Au) 나노 크리스탈 물질, 또는 구리(Cu) 나노 크리스탈 물질로 형성될 수 있다.
본 발명의 일 실시예들에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 하부 전극(110)에 제 1 전압이 인가되는 경우에 하부 전극(110)으로부터 캐리어가 제 1 채널 영역(121)으로 터널링되어 제 1 채널 영역(121)을 통해서 상부 전극(130)으로 캐리어가 전도된다고 가정하면, 제 2 채널 영역(122)은 제 1 채널 영역(121)보다 하부 전극(110)과의 이격 거리가 크므로, 하부 전극(110)에 제 1 전압보다 큰 제 2 전압이 인가되는 경우에 하부 전극(110)으로부터 캐리어가 제 2 채널 영역(122)으로 터널링되어 제 2 채널 영역(122)을 통해서 상부 전극(130)으로 캐리어가 전도될 수 있다.
한편, 본 발명의 일 실시예들에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제 3 채널 영역(123)은 제 2 채널 영역(122)보다 하부 전극(110)과의 이격 거리가 크므로, 하부 전극(110)에 제 2 전압보다 큰 제 3 전압이 인가되는 경우에 하부 전극(110)으로부터 캐리어가 제 3 채널 영역(123)으로 터널링되어 제 3 채널 영역(123)을 통해서 상부 전극(130)으로 캐리어가 전도될 수 있다.
따라서, 본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 하부 전극(110)에 전압을 인가하지 않아서 하부 전극(110)으로부터 상부 전극(130)으로 캐리어가 전도되지 않는 단계, 하부 전극(110)에 제 1 전압을 인가하여 제 1 채널 영역(121)을 통해서만 하부 전극(110)으로부터 상부 전극(130)으로 캐리어가 전도되는 단계, 하부 전극(110)에 제 1 전압보다 높은 제 2 전압을 인가하여 제 1 채널 영역(121) 및 제 2 채널 영역(122)을 통해서 하부 전극(110)으로부터 상부 전극(130)으로 캐리어가 전도되는 단계, 하부 전극(110)에 제 2 전압보다 높은 제 3 전압을 인가하여 제 1 내지 제 3 채널 영역(123)을 통해서 하부 전극(110)으로부터 상부 전극(130)으로 캐리어가 전도되는 단계, 총 4 단계로 하부 전극(110)으로부터 상부 전극(130)으로 전류를 흘려보낼 수 있다.
한편, 본 발명의 다른 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 절연체층(120) 내부에 제 1 채널 영역(121) 및 제 2 채널 영역(122)을 형성함으로써, 총 3 단계로 하부 전극(110)으로부터 상부 전극(130)으로 전류를 흘려보낼 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자는 절연체층(120) 내부에 제 1 내지 제4 채널 영역을 형성함으로써, 총 5 단계로 하부 전극(110)으로부터 상부 전극(130)으로 전류를 흘려보낼 수 있으며, 필요에 따라서 채널 영역의 개수를 조정함으로써 전류 레벨 단계를 조절할 수 있다.
도 2a 내지 도 2c를 참조하여, 본 발명의 일 실시예에 따른 멀티 레벨 프로 그램용 비휘발성 메모리 소자의 제조 방법에 대해서 설명한다.
먼저, 도 2a에 도시된 것처럼, 반도체 기판(100) 상에 알루미늄이나 폴리실리콘 등으로 하부 전극(110)을 형성하고, 하부 전극(110) 상에 실리콘산화막(SiO2)으로 절연체층(120)을 형성한다.
다음으로, 도 2b에 도시된 것처럼, 절연체층(120) 상에 실리콘질화막으로 제 1 두께(T1)의 제 1 하드 마스크(221)를 형성하고, 실리콘질화막으로 제 1 하드 마스크(221)에 이격되며 제 1 두께(T1)보다 큰 제 2 두께(T2)의 제 2 하드 마스크(222)를 형성하고, 실리콘 질화막으로 제 2 하드 마스크(222)에 이격되며 제 2 두께(T2)보다 큰 제 3 두께(T3)의 제 3 하드 마스크(223)를 형성한다.
그 후에 상술한 결과물에 이온 임플란트 공정으로 실리콘(Si) 나노 크리스탈 물질, 게르마늄(Ge) 나노 크리스탈 물질, 금(Au) 나노 크리스탈 물질, 또는 구리(Cu) 나노 크리스탈 물질을 주입하고, 어닐링 공정을 수행하여, 절연체층(120) 내부에 수직 방향으로 하부 전극(110)과 제 1 간격(d1)만큼 이격되도록 배치되는 제 1 채널 영역(121)과, 절연체층(120) 내부에 수직 방향으로 형성되며 제 1 채널 영역(121)과 이격되고 하부 전극(110)과 제 1 간격(d1)보다 큰 제 2 간격(d2)만큼 이격되도록 배치되는 제 2 채널 영역(122)과, 절연체층(120) 내부에 수직 방향으로 형성되며 제 2 채널 영역(122)과 이격되고 하부 전극(110)과 제 2 간격(d2)보다 큰 제 3 간격(d3)만큼 이격되도록 배치되는 제 3 채널 영역(123)을 형성한다.
제 1 채널 영역(121), 제 2 채널 영역(122) 및 제 3 채널 영역(123)을 형성한 후에는 제 1 하드 마스크(221), 제 2 하드 마스크(222) 및 제 3 하드 마스 크(223)를 제거한다.
다음으로, 도 2c에 도시된 것처럼, 절연체층(120) 상에 알루미늄이나 폴리실리콘 등으로 상부 전극(130)을 형성한다.
한편, 본 발명의 다른 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법에서는 절연체층(120) 내부에 제 1 채널 영역(121) 및 제 2 채널 영역(122)을 형성할 수 있으며, 본 발명의 또 다른 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법에서는 절연체층(120) 내부에 제 1 내지 제4 채널 영역을 형성을 형성할 수 있다.
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.
오히려, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다.
따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 멀티 레벨 프로그램용 비휘발성 메모리 소자의 단면도.
도 2a 내지 도 2c는 도 1의 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 공정 단면도들.
Claims (7)
- 반도체 기판;상기 반도체 기판 상에 형성된 하부 전극;상기 하부 전극 상에 형성된 절연체층;상기 절연체층 상에 형성된 상부 전극;상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역; 및상기 절연체층 내부에 수직 방향으로 형성되며, 상기 제 1 채널 영역과 이격되고, 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역;을 포함하는 멀티 레벨 프로그램용 비휘발 메모리 소자.
- 제 1 항에 있어서, 상기 절연체층 내부에 수직 방향으로 형성되며, 상기 제 2 채널 영역과 이격되고, 상기 하부 전극과 상기 제 2 간격보다 큰 제 3 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 3 채널 영역을 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그램용 비휘발 메모리 소자.
- 제 1 항에 있어서, 상기 제 1 채널 영역 및 제 2 채널 영역 중 적어도 하나는 나노 크리스탈 물질로 형성된 것을 특징으로 하는 멀티 레벨 프로그램용 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 제 3 채널 영역은 나노 크리스탈 물질로 형성된 것을 특징으로 하는 멀티 레벨 프로그램용 비휘발성 메모리 소자.
- 제 3 항 또는 제 4 항에 있어서,상기 나노 크리스탈 물질은 실리콘(Si) 나노 크리스탈 물질, 게르마늄(Ge) 나노 크리스탈 물질, 금(Au) 나노 크리스탈 물질, 또는 구리(Cu) 나노 크리스탈 물질인 것을 특징으로 하는 멀티 레벨 프로그램용 비휘발성 메모리 소자.
- 반도체 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에 절연체층을 형성하는 단계;상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격 만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역과, 상기 절연체층 내부에 수직 방향으로 형성되며 상기 제 1 채널 영역과 이격되고 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역을 형성하는 단계; 및상기 절연체층 상에 상부 전극을 형성하는 단계를 포함하는 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법.
- 반도체 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에 절연체층을 형성하는 단계;상기 절연체층 내부에 수직 방향으로 형성되고 상기 하부 전극과 제 1 간격만큼 이격되도록 배치되며, 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 1 채널 영역과, 상기 절연체층 내부에 수직 방향으로 형성되며 상기 제 1 채널 영역과 이격되고 상기 하부 전극과 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록 배치되며 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 2 채널 영역과, 상기 절연체층 내부에 수직 방향으로 형성되며 상기 제 2 채널 영역과 이격되고 상기 하부 전극과 상기 제 2 간격보다 큰 제 3 간격만큼 이격되도록 배치되며 상기 하부 전극으로부터 전이되는 캐리어가 전도될 수 있는 제 3 채널 영역을 형성하는 단계; 및상기 절연체층 상에 상부 전극을 형성하는 단계를 포함하는 멀티 레벨 프로그램용 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020090135602A KR101027787B1 (ko) | 2009-12-31 | 2009-12-31 | 멀티 레벨 프로그램용 비휘발 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020090135602A KR101027787B1 (ko) | 2009-12-31 | 2009-12-31 | 멀티 레벨 프로그램용 비휘발 메모리 소자 |
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| Publication Number | Publication Date |
|---|---|
| KR101027787B1 true KR101027787B1 (ko) | 2011-04-07 |
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ID=44049792
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| KR1020090135602A KR101027787B1 (ko) | 2009-12-31 | 2009-12-31 | 멀티 레벨 프로그램용 비휘발 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101027787B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9478281B2 (en) | 2013-10-15 | 2016-10-25 | SK Hynix Inc. | Variable resistance memory apparatus, manufacturing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718150B1 (ko) | 2006-02-11 | 2007-05-14 | 삼성전자주식회사 | 이중 트랩층을 구비한 비휘발성 메모리 소자 |
| KR20080045059A (ko) * | 2006-11-17 | 2008-05-22 | 가부시키가이샤 리코 | 멀티레벨 상호접속 구조의 제조 방법 및 멀티레벨 상호접속구조 |
| KR20090021974A (ko) * | 2007-08-29 | 2009-03-04 | 고려대학교 산학협력단 | 비휘발성 메모리 소자 및 이를 제조하는 방법 |
-
2009
- 2009-12-31 KR KR1020090135602A patent/KR101027787B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718150B1 (ko) | 2006-02-11 | 2007-05-14 | 삼성전자주식회사 | 이중 트랩층을 구비한 비휘발성 메모리 소자 |
| KR20080045059A (ko) * | 2006-11-17 | 2008-05-22 | 가부시키가이샤 리코 | 멀티레벨 상호접속 구조의 제조 방법 및 멀티레벨 상호접속구조 |
| KR20090021974A (ko) * | 2007-08-29 | 2009-03-04 | 고려대학교 산학협력단 | 비휘발성 메모리 소자 및 이를 제조하는 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9478281B2 (en) | 2013-10-15 | 2016-10-25 | SK Hynix Inc. | Variable resistance memory apparatus, manufacturing method thereof |
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