JP5316976B2 - 電流推定回路 - Google Patents

Description

この発明は、スイッチ素子のオン、オフに伴うインダクタのエネルギー蓄積、放出作用を利用して交流または直流の入力電源の電圧を所望の直流出力電圧に変換するスイッチング電源装置において、前記インダクタに流れる電流を推定する電流推定回路に関するものである。

スイッチング電源装置には、インダクタに流れる電流を検出して入力電流や出力電流を制御するものがある。特許文献１に示すような、交流入力電流を正弦波状に制御して交流電源に流出する高調波電流を抑制する力率改善回路などがその一例として知られている。

図１０は、特許文献１に示された力率改善回路と同様の構成をもつ力率改善回路の従来例を示す回路図である。昇圧チョッパ型の力率改善回路であるこの従来例では、交流電源１の出力が全波整流器３によって整流され、この整流器３の出力電圧がインダクタ４を介してＭＯＳＦＥＴ５に印加される。インダクタ４は、ＭＯＳＦＥＴ５のオン、オフに伴ってエネルギーを蓄積、放出し、その放出エネルギーをダイオード6を介して平滑キャパシタ７に供給する。このとき、電流検出抵抗１０の両端には、インダクタ４に流れる電流（インダクタ電流）に対応した電圧が発生する。

つぎに、力率が改善されるようにＭＯＳＦＥＴ５をオンオフ制御する制御回路１００について説明する。上記平滑キャパシタ７の端子電圧、つまり、出力端子２ａ、２ｂから出力される直流出力電圧は、抵抗１０３、１０４からなる分圧回路によって分圧される。そこで、電圧誤差増幅器１０５は、基準電圧１０６に対する上記分圧された電圧の誤差を検出し、その誤差を示す誤差信号を出力する。
一方、正電圧である整流器３の出力電圧は、抵抗１０１、１０２からなる分圧回路によって分圧される。乗算器１０７は、この分圧された電圧に上記誤差信号を乗じる演算を実行し、その演算結果を電流指令として出力する。電流誤差増幅器１０８は、この電流指令に対する上記インダクタ電流の誤差を検出し、その誤差を示す誤差信号を出力する。そこで、ＰＷＭコンパレータ１１０は、この誤差信号とキャリア信号１０９とを比較し、この誤差信号の大きさに対応するデューティ比のゲート制御信号を出力する。

上記ゲート制御信号は、ゲートドライバ１１１を介してＭＯＳＦＥＴ５のゲートに入力される。したがって、ＭＯＳＦＥＴ５は、インダクタ電流が上記電流指令に一致するようにそのオンオフタイミングが制御され、その結果、直流出力電圧が基準電圧１０６で規定される電圧になるように制御されるとともに、インダクタ電流の平均値が正弦波状に制御されることになる。なお、電圧誤差増幅器１０５および電流誤差増幅器１０８には位相補償要素がそれぞれ設けられているが、図１０ではこれらが省略されている。また、電流検出抵抗１０と電流誤差増幅器１０８の反転入力端子の間には、電流誤差増幅器１０８の反転入力端子に入力される信号の極性と大きさを調整するための反転増幅回路が設けられるが、これも省略されている。

上述のような制御は平均電流制御と呼ばれ、スイッチングサイクル毎にインダクタ電流が零となる期間が存在する断続モードや、スイッチングサイクル毎にインダクタ電流が零にならない連続モードが混在している場合でも交流入力電流の歪みが小さいというメリットがある。

ところで、上記のようにインダクタ電流を電流検出抵抗１０で検出した場合、大容量のスイッチング電源装置になるほどこの電流検出抵抗１０の電力損失が大きくなって、変換効率が低下するという不都合を生じる。この対策として、電流検出抵抗１０の代わりにホール素子を内蔵したＤＣＣＴ（ＤＣカレント・トランス）などを用いて電力損失を低減することが考えられるが、ＤＣＣＴは比較的高価なため、これを用いた場合、装置のコストアップを招く。

図１１は、電流検出手段として比較的安価なＡＣＣＴ（ＡＣカレント・トランス）８、８ａを使用した従来例を示す。この従来例では、ＡＣＣＴ８によってＭＯＳＦＥＴ５に流れる電流が検出されるとともに、ＡＣＣＴ８ａによってダイオード６に流れる電流が検出され、それらの電流が電流検出回路３００ａにおいて合成される。したがって、電流検出回路３００ａからはインダクタ４に流れる電流に対応する信号が出力される。

図１２に電流検出回路３００ａの構成例を示す。この電流検出回路３００ａは、ＡＣＣＴ８の二次巻線間に設けたツェナーダイオード３０１ａ、３０２ａからなる電圧リミッタと、ＡＣＣＴ８ａの二次巻線間に設けたツェナーダイオード３０５ａ、３０６ａからなる電圧リミッタと、ＡＣＣＴ８、８ａの出力信号をそれぞれ整流するダイオード３０３ａ、３０７ａと、これらのダイオード３０３ａ、３０７ａのカソード接続点（信号合成点）と接地点との間に接続された抵抗３０４ａとを備え、上記信号合成点からインダクタ４に流れる電流に対応した信号電圧が出力される。

一方、特許文献２には、ＡＣＣＴとキャパシタの充放電を使ってＤＣ／ＤＣコンバータのインダクタ電流を推定する技術が記載されている。

特開２００７−２０９１３０号公報（図５） 特開２００３−３４８８３０号公報

図１１に示す従来例は、電流検出に伴う電力損失は低減できるものの、２つのＡＣＣＴ８、８ａを使用するので、部品点数の増加、部品実装スペースの増大等の不都合を生じる。さらに、この従来回路では、ＡＣＣＴ８、８ａの一次側巻線のインダクタンスおよび該ＡＣＣＴ８、８ａ相互を接続する配線のインダクタンスの影響で、ＭＯＳＦＥＴ５がターンオフする際に発生するサージ電圧が増大するため、ＭＯＳＦＥＴ５のスイッチング損失が増加して、結果的に変換効率を向上するという目的を達成することができなくなるおそれがある。

一方、特許文献２に記載の技術は、インダクタのインダクタンス値が一定であることを前提とするものである。すなわち、そのような前提下でオフ期間のインダクタ電流を比較的高精度に演算することができるものである。
しかしながら、インダクタの種類によっては、電流が増加するほどインダクタンス値が低下するものが存在する。例えば、芯材としてダストコアを用いたものなどは、電流の増加に伴ってインダクタンス値が低下する傾向を示す。
また、インダクタのインダクタンス値は、該インダクタを流れる電流の変化幅が同じであっても、つまり、該電流の（最大値−最小値）が同じであっても、直流重畳分（ＤＣ成分）によって変化し、一般的には、この直流重畳分が大きいほどインダクタンス値が低くなる。
特許文献２に記載の技術では、このようなインダクタンス値の変化に対応できないので、インダクタに流れる電流を安定に推定することが困難である。

この発明は、このような状況に鑑みてなされたものであり、コストダウン、小形化およびスイッチング損失の抑制を図れ、かつ、インダクタのインダクタンス値の変化によらず、該インダクタに流れる電流を高精度に推定することが可能な電流推定回路を提供することを目的としている。

本発明は、スイッチ素子のオン、オフに伴うインダクタのエネルギー蓄積、放出作用を利用して交流または直流の入力電圧を直流出力電圧に変換するスイッチング電源装置において、前記インダクタに流れる電流を推定する電流推定回路であって、上記目的を達成するために、前記スイッチ素子に流れる電流を検出して対応する信号電圧を出力する電流検出手段と、前記電流検出手段からの信号電圧によって充電されるキャパシタと、前記キャパシタの端子電圧の増加率を算出する手段と、前記入力電圧の瞬時値の絶対値および前記直流出力電圧の瞬時値を検出する瞬時値検出手段と、前記キャパシタの端子電圧の増加率、前記入力電圧の瞬時値の絶対値および前記直流出力電圧の瞬時値に基づいて、前記スイッチ素子のオフ期間における前記キャパシタの端子電圧の減少率を算出する手段と、前記スイッチ素子のオフ期間において、前記キャパシタの端子電圧が前記減少率に従って減少するように前記キャパシタを放電させる放電手段と、を備える。この構成によれば、前記インダクタに流れる電流を前記キャパシタの端子電圧から推定することができる。

前記電流検出手段は、カレント・トランスを備えることができる。そして、このカレント・トランスとしては、例えば、ＡＣカレント・トランスが用いられる。
前記電流検出手段と前記キャパシタとの間に、該キャパシタからの放電電流を阻止する放電阻止回路を設けてもよい。この放電阻止回路は、前記放電電流を阻止するダイオードを備えることができる。また、前記放電阻止回路は、前記スイッチ素子がオンおよびオフになるタイミングでオンおよびオフされるスイッチ回路を備えてもよい。

前記キャパシタの端子電圧の増加率を算出する手段として、例えば微分回路が使用される。この微分回路には、前記キャパシタを微分演算要素として使用した構成を持たせることができる。この微分回路は、前記キャパシタの一端が反転入力端子に接続された演算増幅器を有し、該演算増幅器の非反転入力端子には基準電位が入力され、前記演算増幅器の反転入力端子と出力端子の間に抵抗が接続されている構成とすることができる。

前記電流検出手段からの信号電圧と前記キャパシタの端子電圧のいずれか高いほうの電圧を、前記インダクタに流れる電流を推定する電圧として選択する電圧選択手段を更に備えることができる。また、前記電圧選択手段は、電流検出手段からの信号電圧が零のときに相当する基準電圧と、前記キャパシタの端子電圧のいずれか高い方の電圧を前記インダクタに流れる電流を推定する電圧として選択することもできる。
前記電流検出手段からの信号電圧が零のときに相当する基準電圧と、前記キャパシタの端子電圧のいずれか高い方の電圧を前記インダクタに流れる電流を推定する電圧として選択する電圧選択手段を更に備えることができる。
前記キャパシタの端子電圧の増加率を＋ｄｉ／ｄｔ、前記入力電圧の瞬時値の絶対値をｖｉｎ，前記直流出力電圧の瞬時値をｖｏとすると、（＋ｄｉ／ｄｔ）・（ｖｏ−ｖｉｎ）／ｖｉｎを計算することにより前記キャパシタの端子電圧の減少率を算出するようにしてもよい。

この発明によれば、スイッチ素子に流れる電流を用いて該スイッチ素子のオフ期間におけるインダクタ電流を推定できるため、このオフ期間におけるインダクタ電流を検出する電流検出手段が不要である。したがって、コストダウンと小形化を図ることができるとともに、電流検出手段に関係する配線のインダクタンスを低減して、この配線インダクタンスに起因したスイッチング損失を抑制することができる。
さらに、この発明によれば、インダクタのインダクタンス値の変化によってスイッチ素子に流れる電流の増加率が変化した場合に、その変化した増加率に見合った減少率でキャパシタが放電されることになるので、上記インダクタンス値が変化してもインダクタに流れる電流を精度良く推定することが可能である。

この発明に係る電流推定回路が適用されるスイッチング電源装置の構成例を示す回路図である。 電流検出回路の具体例を示す回路図である。 電流推定回路の具体例を示す回路図である。 （Ａ）は連続モードにおける図３の電流推定回路の動作を説明するための波形図を示し、（Ｂ）は断続モードにおける同回路の動作を説明するための波形図を示す。 電流推定回路の他の構成例を示す回路図である。 微分回路の他の構成例を示す回路図である。 放電阻止回路の他の構成例を示す回路図である。 電流推定回路の別の構成例を示す回路図である。 （Ａ）は連続モードにおける図８の電流推定回路の動作を説明するための波形図を示し、（Ｂ）は断続モードにおける同回路の動作を説明するための波形図を示す。 第１の従来例を示す回路図である。 第２の従来例を示す回路図である。 図１１の従来例における電流検出回路の具体例を示す回路図である。

図１は、この発明に係る電流推定回路が適用されるスイッチング電源装置の構成例として示した昇圧チョッパ型の力率改善回路の回路図である。なお、図１では、図１１に示す要素と同一もしく共通する要素に同一の番号を付してある。以下においては、上記同一もしく共通する要素についての説明を省略する。
図１１に示す従来例では、ダイオード６に流れる電流、つまり、ＭＯＳＦＥＴ５のオフ期間においてインダクタ４に流れる電流をＡＣカレント・トランスであるＡＣＣＴ８ａによって検出している。しかし、この発明の実施形態では、制御回路１００に追加した図１に示す電流推定回路２００によって上記オフ期間でのインダクタを推定するようにしているので、ＡＣＣＴ８ａが削除されている。

まず、図２を参照して、ＡＣＣＴ８に接続された電流検出回路３００の具体例について説明する。この電流検出回路３００は、ＡＣＣＴ８の二次巻線間に直列接続されたツェナーダイオード３０１、３０２からなる電圧リミッタと、ＡＣＣＴ８の出力信号を整流するダイオード３０３と、このダイオード３０３のカソードと接地点間に接続された抵抗３０４とを備える。この電流検出回路３００からは、ＭＯＳＦＥＴ５のオン期間においてインダクタ４に流れる電流に対応した信号が出力される。なお、上記電圧リミッタは、ＡＣＣＴ８の鉄心を励磁する励磁電流をＭＯＳＦＥＴ５のオフ期間においてほぼ零にするために設けられている。

次に、図３を参照して、電流推定回路２００の具体例について説明する。この電流推定回路２００は、オペアンプ（演算増幅器）４０１およびダイオード４０２を備える放電阻止回路４００と、この放電阻止回路４００の出力端子と接地点間に接続されたキャパシタ２０１と、このキャパシタ２０１の端子電圧を微分する微分回路５００と、この微分回路５００の出力信号値を保持するサンプル・ホールド回路２０２と、微分回路５００に接続されたサンプル・ホールド回路２０２と、このサンプル・ホールド回路２０２の出力に除算器２０６の出力を乗じる乗算器２０３と、この乗算器２０３の出力で制御される電圧制御電流源２０４と、を備えている。ここで、放電阻止回路４００はボルテージフォロアとして機能して入力と等しい電圧を出力するとともに、キャパシタ２０１の電荷が放電阻止回路４００および電流検出回路３００側に放電されることを、すなわちキャパシタ２０１の電荷がオペアンプ４０１の出力端子を介して放電されるのをダイオード４０２により阻止する機能を果たすものである。

ここで、入力電圧の瞬時値の絶対値（図１の実施形態では整流器３の出力電圧）をｖｉｎ、端子２ａ、２ｂから出力される直流出力電圧の瞬時値をｖｏ、インダクタ４のインダクタンス値をＬ、ＭＯＳＦＥＴ５がオンしている期間にインダクタ４に流れる電流の電流増加率を（＋ｄｉ／ｄｔ）とすると、この電流増加率は下記（１）式のように表される。
＋ｄｉ／ｄｔ＝ｖｉｎ／Ｌ （１）
また、ＭＯＳＦＥＴ５がオフしている期間にインダクタ４に流れる電流の減少率を（−ｄｉ／ｄｔ）とすると、この電流減少率は下記（２）式のように表される。
−ｄｉ／ｄｔ＝（ｖｏ−ｖｉｎ）／Ｌ （２）
（１）、（２）式からＬを消去すると下記（３）式が得られる。
−ｄｉ／ｄｔ＝｛（ｖｏ−ｖｉｎ）／ｖｉｎ｝×（＋ｄｉ／ｄｔ） （３）
この（３）式から明らかなように、上記電流減少率（−ｄｉ／ｄｔ）は、上記電流増加率（＋ｄｉ／ｄｔ）に比例係数（ｖｏ−ｖｉｎ）／ｖｉｎを乗じることによって求めることができる。

一方、図１に示す抵抗１０１と抵抗１０２からなる分圧回路からは、上記入力電圧の瞬時値ｖｉｎに対応する電圧値ｖｉｎ’を有した分圧電圧が出力され、また、図１に示す抵抗１０３と抵抗１０４からなる分圧回路からは、上記直流出力電圧の瞬時値ｖｏに対応する電圧値vｏ’を有した分圧電圧が出力される。
この実施形態では、上記両分圧回路の分圧比が等しくなるように抵抗１０１〜１０４の値を設定してある。したがって、（３）式の比例係数（ｖｏ−ｖｉｎ）と上記各分圧回路の出力電圧値ｖｉｎ’、ｖｏ’とには下記（４）式の関係が成立することになる。
（ｖｏ−ｖｉｎ）／ｖｉｎ＝（ｖｏ’−ｖｉｎ’）／ｖｉｎ’ （４）

ところで、図３に示す放電阻止回路４００には、図１に示す電流検出回路３００の出力電圧ｖｉｓが入力される。したがって、ＭＯＳＦＥＴ５がオンしている期間では、図３のキャパシタ２０１が上記電流検出回路３００の出力電圧ｖｉｓの波形と同形の波形をもつ電圧によって充電される。このとき、キャパシタ２０１の端子電圧のピーク値は、ＭＯＳＦＥＴ５がオフする際にインダクタ４に流れる電流の初期値に相当することになる。

微分回路５００は、上記キャパシタ２０１の端子電圧値ｖｓを微分して、ＭＯＳＦＥＴ５がオンしている期間にインダクタ４に流れる電流の電流増加率（＋ｄｉ／ｄｔ）を示す信号を出力する。サンプル・ホールド回路２０２は、ＭＯＳＦＥＴ５がオンしている期間を規定する図１に示すＰＷＭコンパレータ１１０の出力信号ｖｐｗｍに基づいて、上記電流増加率（＋ｄｉ／ｄｔ）の値を読み込み、ＭＯＳＦＥＴ５がオフしている期間はその値を保持する。

一方、減算器２０５では、上記瞬時値ｖｉｎに対応する電圧値ｖｉｎ’を上記瞬時値ｖｏに対応する電圧値vｏ’から減じる演算（ｖｏ’−ｖｉｎ’）が実行され、また、除算器２０６では、上記減算結果（ｖｏ’−ｖｉｎ’）を電圧値ｖｉｎ’で除する演算（ｖｏ’−ｖｉｎ’）／ｖｉｎ’が実行される。（４）式から明らかなように、除算器２０６での演算によって比例係数（ｖｏ−ｖｉｎ）／ｖｉｎが求められることになる。

乗算器２０３では、サンプル・ホールド回路２０２に保持された上記電流増加率（＋ｄｉ／ｄｔ）の値に比例係数（ｖｏ−ｖｉｎ）／ｖｉｎを乗じる（３）式の演算が実行され、これによって、ＭＯＳＦＥＴ５がオフしている期間にインダクタ４に流れる電流の減少率（−ｄｉ／ｄｔ）が求められる。
電圧制御電流源２０４は、ＭＯＳＦＥＴ５のオフ期間に上記減少率（−ｄｉ／ｄｔ）に従ってキャパシタ２０１を放電させる。これにより、キャパシタ２０１の端子電圧値ｖｓの減少率は、ＭＯＳＦＥＴ５のオフ期間にインダクタ４に流れる電流の減少率と一致することになる。
つまり、キャパシタ２０１の端子電圧値ｖｓは、ＭＯＳＦＥＴ５のオン期間に上記電流増加率（＋ｄｉ／ｄｔ）に従った増加率で増加し、ＭＯＳＦＥＴ５のオフ期間に上記電流減少率（−ｄｉ／ｄｔ）に従った減少率で減少することになる。
このように、この実施形態によれば、キャパシタ２０１の端子電圧値ｖｓがインダクタ４に流れる電流に対応するので、図１１に示すＡＣＣＴ８ａを使用していないにもかかわらず、ＭＯＳＦＥＴ５のオフ期間にインダクタ４に流れる電流をキャパシタ２０１の端子電圧値ｖｓから推定することが可能である。

図４（Ａ）は、連続モード（スイッチングサイクル毎にインダクタ電流が零になることはないモード）における電流推定回路２００の動作を説明するための波形図を示し、図４（Ｂ）は、断続モード（スイッチングサイクル毎にインダクタ電流が零になるモード）における同回路２００の動作を説明するための波形図を示す。
これらの図において、（ａ）はＭＯＳＦＥＴ５のオン期間およびオフ期間を規定するＰＷＭコンパレータ１１０（図１参照）の出力信号ｖｐｗｍの波形を、（ｂ）はＭＯＳＦＥＴ５のオン期間におけるキャパシタ２０１の端子電圧の波形（実線参照）およびＭＯＳＦＥＴ５のオフ期間におけるキャパシタ２０１の端子電圧の波形（点線参照）を、（ｃ）はインダクタ４に流れる電流の波形をそれぞれ例示している。

この図４から明らかなように、キャパシタ２０１の端子電圧ｖｓは、インダクタ電流ｉＬと同様の形態で増加、減少するので、インダクタ電流ｉＬに対応することになる。そこで、この実施形態では、電流推定回路２００から出力されるキャパシタ２０１の端子電圧ｖｓの値からインダクタ電流ｉＬの値を推定するようにしている。なお、インダクタ電流ｉＬに対応するキャパシタ２０１の端子電圧ｖｓは、図１に示すように前記誤差増幅器１８に入力される。

図５は、電流推定回路２００の別の構成例を示す。この電流推定回路２００では、例示した構成の微分回路５００ａを使用することによって図３に示すキャパシタ２０１を削除している。
微分回路５００ａは、入力キャパシタ５０１、帰還抵抗５０２およびオペアンプ５０３を備える周知の構成を有し、入力キャパシタ５０１が上記キャパシタ２０１の代用手段としても活用される。入力キャパシタ５０１の一端はオペアンプ（演算増幅器）５０３の反転入力端子に接続され、オペアンプ５０３の非反転入力端子には基準電位である接地電位が入力され、帰還抵抗５０２はオペアンプ５０３の反転入力端子と出力端子の間に接続されている。
ここで、図１に示す電流検出回路３００の出力電圧ｖｉｓが上昇中であるとすると、キャパシタ５０１は放電阻止回路４００を介して端子電圧がｖｉｓ（＝ｖｓ）となるように充電される。このとき、キャパシタ５０１の充電電流ｉは、放電阻止回路４００→キャパシタ５０１→抵抗５０２→オペアンプ５０３の出力端子という経路で流れる。そして、キャパシタ５０１の静電容量をＣ_５０１とすると、（１／Ｃ_５０１）∫ｉｄｔ＝ｖｓという関係が成立するので、キャパシタ５０１の充電電流ｉは電圧ｖｉｓ（＝ｖs）の微分値に相当することになる。
一方、オペアンプ５０３の反転入力端子は、イマジナリショートにより接地電位（０ボルト）におかれるので、帰還抵抗５０２の抵抗値をＲ_５０２とすると、オペアンプ５０３の出力電圧−ｉ・Ｒ_５０２も電圧ｖｉｓ（＝ｖｓ）の微分値に比例した値となる。

微分回路５００ａは上記のように動作する。そして、上記のように、オペアンプ５０３の反転端子はイマジナリショートにより接地電位となる。それゆえ、この電流推定回路２００よれば、微分回路５００ａの構成要素であるキャパシタ５０１の充放電動作が前記キャパシタ２０１のそれと同様となるので、キャパシタ５０１がキャパシタ２０１の機能をも合わせ持つことになるので、キャパシタの使用個数を削減することが可能になる。

上記微分回路５００ａに代えて、図６に示すような構成を持つ微分回路を適用しても良い。この微分回路５００ａは、図５に示す微分回路のキャパシタ５０１に入力抵抗５０４を直列接続するとともに、同回路の帰還抵抗５０２に帰還キャパシタ５０５を並列接続した周知の構成を有している。
なお、図３に示す電流推定回路２００に設けられている微分回路５００も、図５、図６に例示したような構成を持たせることができる。

ところで、図３、図５に示す放電阻止回路４００では、キャパシタ２０１、５０１の容量値が小さい場合、ダイオード４０２の接合容量や逆回復特性の影響でＭＯＳＦＥＴ５（図１参照）のオンオフのタイミングでキャパシタ２０１、５０１が充電もしくは放電されることがあり、その場合、電流推定回路２００の出力電圧ｖｓとインダクタ４に流れる電流とが正確に対応しなくなる。

図７に示す放電阻止回路４００は、以上のような不都合を回避するため、オペアンプを用いたボルテージフォロア回路４０１ａと、このボルテージフォロア回路４０１ａの出力端子に接続したスイッチ回路４０２ａとによって構成されている。
この放電阻止回路４００では、ＰＷＭコンパレータ１１０（図１参照）の出力信号ｖｐｗｍを用いてスイッチ回路４０２ａが制御されるので、つまり、ＭＯＳＦＥＴ５がオンになるタイミングでスイッチ回路４０２ａがオンされ、ＭＯＳＦＥＴ５がオフになるタイミングでスイッチ回路４０２ａがオフされるので、ダイオード４０２の接合容量や逆回復特性の影響でキャパシタ２０１が充電もしくは放電されるという上記の不都合が回避される。
なお、スイッチ回路４０２ａには、その寄生容量がキャパシタ２０１やキャパシタ５０１の容量よりも小さく、さらには、そのオンオフ動作に伴うキャパシタ２０１やキャパシタ５０１の電荷変化が小さい回路構成のものを選ぶことが望ましい。

ところで、図１に示した制御回路１００では、通常、制御電源として正負の電源が使用されるが、電源構成の簡素化を図るために、制御電源として単電源を使用することも可能である。制御電源として単電源を使用する場合には、制御の基準電位をバイアスされた電圧とするのが一般的である。
図８に上記単電源を使用する制御回路に組み込まれる電流推定回路２００の構成例を示す。この電流推定回路２００の放電阻止回路４００ｂは、オペアンプ４０１ｂと、このオペアンプ４０１ｂの出力端子に直列接続されたスイッチ回路４０２ｂと、オペアンプ４０１ｂの非反転入力端子にそれぞれの一端が接続された分圧抵抗４０３ｂ、４０４ｂと、オペアンプ４０１ｂの反転入力端子に一端が接続された抵抗４０５ｂと、オペアンプ４０１ｂの反転入力端と出力端子との間に接続した抵抗４０６ｂとを備えている。

上記放電阻止回路４００ｂには、抵抗４０５ｂを介してバイアス電圧Ｖｂｉａｓ１が印加されるとともに、分圧抵抗４０３ｂを介してバイアス電圧Ｖｂｉａｓ２（バイアス電圧Ｖｂｉａｓ１よりも大きな任意の値に設定される）が印加されている。なお、前記電圧ｖｉｓは、分圧抵抗４０４ｂを介して入力される。
一方、この電流推定回路２００の微分回路５００ｂは、図５に示す微分回路５００ａと同等の構成を有するものの、オペアンプ５０３ｂの非反転入力端子に基準電位としてバイアス電圧Ｖｂｉａｓ１が印加される。また、図５の帰還抵抗５０２に相当する帰還抵抗５０２ｂが、オペアンプ５０３ｂの反転入力端子と出力端子の間に接続されている。
上記分圧抵抗４０３ｂ、４０４ｂの分圧比は、図１に示す電流検出回路３００の出力信号ｖｉｓが零の場合にオペアンプ４０１ｂの非反転入力端子の電圧がＶｂｉａｓ１となるように調整され、これによって、上記信号値ｖｉｓが零の場合にオペアンプ４０１ｂの出力電圧ｖｉｓｂが零になる。

最大値回路２０７は、キャパシタ５０１ｂの端子電圧ｖｓｂと、オペアンプ４０１ｂの出力電圧ｖｉｓｂとを比較し、ｖｓｂ≧ｖｉｓｂの場合にｖｓｂをインダクタ電流を示す電圧ｖｓとして出力し、ｖｓｂ＜ｖｉｓｂの場合にｖｉｓｂをインダクタ電流を示す電圧ｖｓとして出力する。

図９（Ａ）は、連続モード（スイッチングサイクル毎にインダクタ電流が零になることはないモード）における図８に示す電流推定回路２００の動作を説明するための波形図を示し、図９（Ｂ）は、断続モード（スイッチングサイクル毎にインダクタ電流が零になるモード）における同回路２００の動作を説明するための波形図を示す。なお、図９において、符号ｖｓｂはキャパシタ５０１ｂの端子電圧を示している。上記スイッチ回路４０２ｂがオンしたときには、当然、上記電圧ｖｓｂがオペアンプ４０１ｂの出力電圧ｖｉｓｂと一致することになる。
この図９に示すように、上記電圧ｖｓｂ、ｖｉｓｂおよびｖｓは、バイアス電圧Ｖｂｉａｓ１を基準電位として変化する。

ここで最大値回路２０７を設けた理由について説明する。スイッチ回路４０２ｂを含む放電阻止回路４００ｂを使用する場合、次のような状態を生じる。すなわち、図９（Ｂ）の波形図に示すように、断続モードにおいては、ＭＯＳＦＥＴ５のオフ期間にインダクタ電流ｉＬが零になる。このとき、スイッチ回路４０２ｂがオフしていることから、（ｃ）図に示すように、キャパシタ５０１ｂの端子電圧ｖｓｂがスイッチ回路４０２ｂの入力側の電圧ｖｉｓｂ（スイッチ回路４０２ｂがオフしているときの電圧ｖｉｓｂはバイアス電圧Ｖｂｉａｓ１に等しい。）よりも小さくなる。

端子電圧ｖｓｂからインダクタ電流を推定しようとすると、上記のような状態においては、見かけ上、インダクタ電流が負の電流であるように推定されることになる。最大値回路２０７は、上記したように、ｖｓｂ＜ｖｉｓｂの場合にｖｉｓｂをインダクタ電流を示す電圧ｖｓとして出力する。したがって、最大値回路２０７を設けることによって、インダクタ電流が負の電流であるように推定されるという上記の不都合を回避することができる。
なお、上記単電源を用いる構成は、図３、図５に示す電流推定回路２００にも適用することができる。その場合、ダイオード４０２をスイッチ回路と看做すことができる。
また、図９（Ａ）、図９（Ｂ）から明らかなように、バイアス電圧Ｖｂｉａｓ１を、電流検出回路３００からの信号ｖｉｓの信号電圧が零のときの基準電圧として信号ｖｉｓｂに置き換えて、前記最大値回路２０７の一方の入力信号とすることもできる。
また、上述の実施の形態においては、交流電源１からの交流電圧を本発明の入力電圧とし、これを全波整流したものをスイッチング電源装置への入力としたが、これに限定されるものではなく、バッテリーなどの直流電源の直流電圧を本発明の入力電圧としてもよい。この場合、実施の形態は力率改善回路ではないスイッチング電源装置となる。
さらに、上述の実施の形態においては、昇圧回路を例にとりあげたが、本発明の思想はこれに限定されるものではなく、降圧回路や極性逆転型回路などにも適用することができる。

１ 交流電源
２ａ，２ｂ 直流出力端子
３ 全波整流器
４ インダクタ
５ ＭＯＳＦＥＴ
６ ダイオード
７ 平滑キャパシタ
８，８ａ ＡＣＣＴ
１００ 制御回路
１０１，１０２，１０３，１０４ 抵抗
１０５ 電圧誤差増幅器
１０６ 基準電圧
１０７ 乗算器
１０８ 電流誤差増幅器
１０９ キャリア信号
１１０ ＰＷＭコンパレータ
１１１ ゲートドライバ
２００ 電流推定回路
２０１ キャパシタ
２０２ サンプル・ホールド回路
２０３ 乗算器
２０４ 電圧制御電流源
２０５ 減算器
２０６ 除算器
２０７ 最大値回路
３００ 電流検出回路
４００，４００ｂ 放電阻止回路
４０１，４０１ｂ オペアンプ（演算増幅器）
４０１ａ ボルテージフォロア回路
４０２ ダイオード
４０２ａ，４０２ｂ スイッチ回路
４０３ｂ，４０４ｂ，４０５ｂ，４０６ｂ 抵抗
５００，５００ａ，５００ｂ 微分回路
５０１，５０１ｂ，５０５ キャパシタ
５０２，５０２ｂ，５０４ 抵抗
５０３，５０３ｂ オペアンプ（演算増幅器）

Claims (12)

1. スイッチ素子のオン、オフに伴うインダクタのエネルギー蓄積、放出作用を利用して交流または直流の入力電圧を直流出力電圧に変換するスイッチング電源装置において、前記インダクタに流れる電流を推定する電流推定回路であって、
   前記スイッチ素子に流れる電流を検出して対応する信号電圧を出力する電流検出手段と、
   前記電流検出手段からの信号電圧によって充電されるキャパシタと、
   前記キャパシタの端子電圧の増加率を算出する手段と、
   前記入力電圧の瞬時値の絶対値および前記直流出力電圧の瞬時値を検出する瞬時値検出手段と、
   前記キャパシタの端子電圧の増加率、前記入力電圧の瞬時値の絶対値および前記直流出力電圧の瞬時値に基づいて、前記スイッチ素子のオフ期間における前記キャパシタの端子電圧の減少率を算出する手段と、
   前記スイッチ素子のオフ期間において、前記キャパシタの端子電圧が前記減少率に従って減少するように前記キャパシタを放電させる放電手段と、を備え、
   前記インダクタに流れる電流を前記キャパシタの端子電圧から推定することを特徴とする電流推定回路。
2. 前記電流検出手段は、カレント・トランスを備えることを特徴とする請求項１に記載の電流推定回路。
3. 前記カレント・トランスはＡＣカレント・トランスであることを特徴とする請求項２に記載の電流推定回路。
4. 前記電流検出手段と前記キャパシタとの間に、該キャパシタからの放電電流を阻止する放電阻止回路を設けたことを特徴とする請求項１〜３のいずれかに記載の電流推定回路。
5. 前記放電阻止回路は、前記放電電流を阻止するダイオードを備えることを特徴とする請求項４に記載の電流推定回路。
6. 前記放電阻止回路は、前記スイッチ素子がオンおよびオフになるタイミングでオンおよびオフされるスイッチ回路を備えることを特徴とする請求項４に記載の電流推定回路。
7. 前記キャパシタの端子電圧の増加率を算出する手段が微分回路であることを特徴とする請求項１ないし６のいずれかに記載の電流推定回路。
8. 前記微分回路は、前記キャパシタを微分演算要素として使用した構成を有することを特徴とする請求項７に記載の電流推定回路。
9. 前記微分回路は前記キャパシタの一端が反転入力端子に接続された演算増幅器を有し、該演算増幅器の非反転入力端子には基準電位が入力され、前記演算増幅器の反転入力端子と出力端子の間に抵抗が接続されていることを特徴とする請求項８に記載の電流推定回路。
10. 前記電流検出手段からの信号電圧と前記キャパシタの端子電圧のいずれか高い方の電圧を前記インダクタに流れる電流を推定する電圧として選択する電圧選択手段を更に備えることを特徴とする請求項１ないし９のいずれかに記載の電流推定回路。
11. 前記電流検出手段からの信号電圧が零のときに相当する基準電圧と、前記キャパシタの端子電圧のいずれか高い方の電圧を前記インダクタに流れる電流を推定する電圧として選択する電圧選択手段を更に備えることを特徴とする請求項１ないし９のいずれかに記載の電流推定回路。
12. 前記キャパシタの端子電圧の増加率を＋ｄｉ／ｄｔ、前記入力電圧の瞬時値の絶対値をｖｉｎ，前記直流出力電圧の瞬時値をｖｏとすると、（＋ｄｉ／ｄｔ）・（ｖｏ−ｖｉｎ）／ｖｉｎを計算することにより前記キャパシタの端子電圧の減少率を算出することを特徴とする請求項１に記載の電流推定回路。

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