JP5282424B2 - 整流回路 - Google Patents

Description

本発明は、整流回路に関し、特に三相電流を整流する技術に関する。

図１１は従来の三相ＰＷＭコンバータを例示する回路図である。三相電圧源１２から三相電圧Ｖａ，Ｖｂ，ＶｃがコンバータＣＮＶに印加されることにより、三相電流Ｉａ，Ｉｂ，ＩｃがコンバータＣＮＶへとリアクタ群Ｚを経由して流れる。図１２は当該三相ＰＷＭコンバータの定常状態における入出力波形のシミュレーション結果を示す図であり、電圧Ｖｄｃを７００Ｖに設定すべく三相電流Ｉａ，Ｉｂ，Ｉｃが波高値１２Ａで流れる。

なお、本発明に関連する技術として、三相電力を二相電力に変換する場合にＰＷＭ（Pulse Width Modulation；パルス幅変調）電力変換装置を用いる技術が、特許文献１等に例示されている。

特開平１１−０１８４３３号公報

このようなコンバータでは以下に示す如く、起動時や、瞬停等からの復帰時に大電流が発生することがある。

図１３は従来の三相ＰＷＭコンバータにおける瞬停／復帰時の入出力波形のシミュレーション結果を示す図である。ここで、「復帰」とは通常運転している状態から瞬停の発生直後で電圧Ｖｄｃが０Ｖになる前に三相電源からの電圧が印加されることを指す。当該シミュレーションでは、三相電圧源１２とリアクタ群Ｚの間に介在したスイッチＳａ，Ｓｂ，Ｓｃが同時に遮断／導通したことで仮想的な瞬停／復帰をシミュレーションした。すなわち三相全部が瞬間的に欠相した場合に相当する。第２段目のグラフはスイッチＳａ，Ｓｂ，Ｓｃの制御信号を示しており、時刻０．１５ｓにおいてスイッチＳａ，Ｓｂ，Ｓｃを導通状態から非導通状態に遷移させ、時刻０．１７５ｓにおいてスイッチＳａ，Ｓｂ，Ｓｃを非導通状態から導通状態に遷移させたことを示している。復帰後に電流Ｉａ，Ｉｂ，Ｉｃが過渡的に大きく乱れ、電圧Ｖｄｃも定常時の４倍近くまで過渡的に上昇することが示されている。

図１４も従来の三相ＰＷＭコンバータにおける瞬停／復帰時の入出力波形のシミュレーション結果を示す図であり、スイッチＳｂが導通したままスイッチＳａ，Ｓｃが同時に遮断／導通したことで仮想的な瞬停／復帰をシミュレーションした。すなわち電圧Ｖａ，Ｖｃに対応する２つの相が瞬間的に欠相した場合に相当する。第２段目のグラフはスイッチＳａ，Ｓｃの制御信号を示しており、時刻０．１５ｓにおいてスイッチＳａ，Ｓｃを導通状態から非導通状態に遷移させ、時刻０．１７５ｓにおいてスイッチＳａ，Ｓｃを非導通状態から導通状態に遷移させたことを示している。この場合も、図８に示されたグラフと同様に、復帰後に電流Ｉａ，Ｉｂ，Ｉｃ、電圧Ｖｄｃが大きく乱れることが示されている。

ところで、復帰後の過渡的な乱れを改善するため、欠相していない三相電圧源１２に対してスイッチＳａ，Ｓｂ，Ｓｃを導通させるタイミングを工夫することも考えられる。具体的には、スイッチＳａ，Ｓｂ，Ｓｃを、それぞれ対応する相の電圧Ｖａ，Ｖｂ，Ｖｃがゼロクロスする時点で導通させ始める。

図１５は電圧Ｖａ，Ｖｂ，Ｖｃがそれぞれ負から正へと遷移するゼロクロスする時点において、それぞれスイッチＳａ，Ｓｂ，Ｓｃを導通させ始めて復帰した場合の入出力波形のシミュレーション結果を示す図である。また、図１６はスイッチＳｂが導通したままでスイッチＳａ，Ｓｃを導通させ始めて復帰した場合の入出力波形のシミュレーション結果を示す図である。いずれの場合も、波形自体は図１３、図１４に示されたものと相違するが、電流Ｉａ，Ｉｂ，Ｉｃ、電圧Ｖｄｃが大きく乱れることに変わりはない。ここで、図１５の場合には電流Ｉａ，Ｉｂ，Ｉｃの乱れによって電圧Ｖｄｃを維持することができず、０Ｖに漸近する。

このように、従来のコンバータＣＮＶを採用していると、ゼロクロスでのスイッチングという工夫も奏功しないことが分かる。

そしてこれらの大電流に耐え得るコンバータを作成する場合には、高価な回路素子を配設したりする必要があるため、コンバータの小型化が困難でしかも低コスト化が困難である。また、当該大電流の発生に伴ってコンバータの制御が困難になるという問題もある。

本発明は上記課題に鑑み、起動時／復帰時の大電流を抑制して小型化・低コスト化を実現する技術を提供することを目的とする。

上記課題を解決すべく、第１の発明は、三相電圧源（１２）から出力される第１の相電圧が印加される一端（Ｓ１１）と、当該一端との導通／非導通が制御される他端（Ｓ１２）とを有する第１のスイッチ（Ｓ１）と、前記三相電圧源から出力される第２の相電圧が印加される一端（Ｓ２１）と、当該一端との導通／非導通が制御される他端（Ｓ２２）とを有する第２のスイッチ（Ｓ２）と、前記第２のスイッチの前記他端からの前記第２の相電圧と、前記第１のスイッチの前記他端からの前記第１の相電圧と、前記三相電圧源から出力される第３の相電圧とを入力し、前記第３の相電圧を基準とした前記第１の相電圧である第４の相電圧（Ｖｉｎｖ１）と、前記第２の相電圧を基準として前記第４の相電圧と共に二相電圧を構成する第５の相電圧（Ｖｉｎｖ２）とを出力する三相／二相変換インダクタ（１４）と、前記第４の相電圧を整流して得られる第１の整流電流（ｉｄ１）に対して第１のパルス幅変調を行って第１の変調電流（ｍ１２）を出力する第１の単相パルス幅変調コンバータ（１６）と、前記第５の相電圧を整流して得られる第２の整流電流（ｉｄ２）に対して第２のパルス幅変調を行って第２の変調電流（ｍ３４）を出力する第２の単相パルス幅変調コンバータ（１８）とを備える、整流回路（１０）である。

第２の発明は、第１の発明であって、前記第１のスイッチ（Ｓ１）は、前記第１の相電圧から前記第３の相電圧を差し引いた電圧が略ゼロのときに非導通状態から導通状態へと遷移し、前記第２のスイッチ（Ｓ２）は、前記電圧が極値をとる近傍で非導通状態から導通状態へと遷移する。

第３の発明は、第１の発明であって、前記第１のスイッチ（Ｓ１）は、前記第２のスイッチ（Ｓ２）が非導通時に、非導通状態から導通状態となり、前記第２のスイッチは、前記第１のスイッチが導通時に、非導通状態から導通状態となる。

第４の発明は、第１ないし第３の発明のいずれかであって、前記第１の単相パルス幅変調コンバータ（１６）の出力側と、前記第２の単相パルス幅変調コンバータ（１８）の出力側とのいずれに対しても並列に接続されるコンデンサ（２０）を更に備える。

第５の発明は、第１ないし第４の発明のいずれかであって、前記第１の単相パルス幅変調コンバータ（１６）は、前記第４の相電圧を全波整流して前記第１の整流電流（ｉｄ１）を出力する第１の単相ダイオードブリッジ（２２）と、前記第１の整流電流に第１のチョッパ動作を行って前記第１の変調電流（ｍ１２）を出力する第１のチョッパ（２４）とを有し、前記第２の単相パルス幅変調コンバータ（１８）は、前記第５の相電圧を全波整流して前記第２の整流電流（ｉｄ２）を出力する第２の単相ダイオードブリッジ（３２）と、前記第２の整流電流に第２のチョッパ動作を行って前記第２の変調電流（ｍ３４）を出力する第２のチョッパ（３４）とを有する。

第６の発明は、第５の発明であって、前記第１の単相パルス幅変調コンバータ（１６）の出力側と、前記第２の単相パルス幅変調コンバータ（１８）の出力側とのいずれに対しても並列に接続されるコンデンサ（２０）を更に備える。前記第１の単相ダイオードブリッジ（２２）は、前記第１の整流電流（ｉｄ１）を出力する高電位側出力端（＋）と、低電位側出力端（−）とを有し、前記第１のチョッパ（２４）は、前記第１の単相ダイオードブリッジの前記高電位側出力端に接続される第１のインダクタ（４２）と、前記第１のインダクタを介して前記第１の単相ダイオードブリッジに接続されたアノードと、前記第１の変調電流（ｍ１２）を出力するカソードとを含む第１のダイオード（４４）と、前記第１の単相ダイオードブリッジの前記低電位側出力端に接続されたカソードとアノードとを含む第２のダイオード（４６）と、前記第１のダイオードのアノードに接続された第１端と、前記第２のダイオードのカソードとに接続された第２端とを含み、前記第１端と前記第２端との間で開閉する第１のスイッチング素子（４８）とを有し、前記第２の単相ダイオードブリッジ（３２）は、前記第２の整流電流（ｉｄ２）を出力する高電位側出力端（＋）と、低電位側出力端（−）とを有し、前記第２のチョッパ（３４）は、前記第２の単相ダイオードブリッジの前記高電位側出力端に接続される第２のインダクタ（５２）と、前記第２のインダクタを介して前記第２の単相ダイオードブリッジに接続されたアノードと、前記第２の変調電流（ｍ３４）を出力するカソードとを含む第３のダイオード（５４）と、前記第２の単相ダイオードブリッジの前記低電位側出力端に接続されたカソードとアノードとを含む第４のダイオード（５６）と、前記第３のダイオードのアノードに接続された第３端と、前記第４のダイオードのカソードとに接続された第４端とを含み、前記第３端と前記第４端との間で開閉する第２のスイッチング素子（５８）とを有し、前記コンデンサの一端には前記第１のダイオードの前記カソードと前記第３のダイオードの前記カソードとが共通に接続され、前記コンデンサの他端には前記第２のダイオードの前記アノードと前記第４のダイオードの前記アノードとが共通に接続される。

第１の発明によれば、第１の変調電流と、第２の変調電流との位相差が略９０度になるので、起動時／復帰時の大電流を抑制し、小型化・低コスト化できる。

第２の発明によれば、第４の相電圧（Ｖｉｎｖ１）のゼロクロス近傍で第１のスイッチが非導通状態から導通状態へと遷移し、第５の相電圧（Ｖｉｎｖ２）のゼロクロス近傍で第２のスイッチが非導通状態から導通状態へと遷移するので、起動時／復帰時の大電流を抑制し、小型化・低コスト化できる。

第３の発明によれば、第４の相電圧（Ｖｉｎｖ１）と、第５の相電圧（Ｖｉｎｖ２）との位相差を、第１の単相パルス幅変調コンバータに入力する電流と第２の単相パルス幅変調コンバータに入力する電流との位相差と合わせることができ、制御が容易になる。

第４の発明によれば、コンデンサに並列に接続された負荷に対して平滑化された電圧を供給できる。

第５の発明によれば、第１の単相パルス幅変調コンバータ及び第２の単相パルス幅変調コンバータの実現に資する。

第６の発明によれば、第１のチョッパ動作及び第２のチョッパ動作として昇圧チョッパを行うことができ、第１の単相ダイオードブリッジや第２の単相ダイオードブリッジに流入する交流電圧の波高値よりも高い直流電圧をコンデンサに印加できる。

以下、本発明の好適な実施形態について、図面を参照しながら説明する。なお、図１を初めとする以下の図には、本発明に関係する要素のみを示す。

〈第１実施形態〉
〈回路構成〉
図１は本発明の第１実施形態に係る直流電源供給システムの構成を例示する回路図である。当該直流電源供給システムは三相電圧源１２と、三相交流電圧を整流する整流回路１０で構成される。整流回路１０は、三相電圧源１２から供給される三相電力を三相／二相変換インダクタ１４で二相電力に変換し、更に第１の単相パルス幅変調コンバータ１６と、第２の単相パルス幅変調コンバータ１８とがパルス幅変調を行って負荷９２を稼働させる。

三相電圧源１２は例えば、ブラシレスＤＣモータや、誘導モータが採用され、第１の相電圧ｖ１、第２の相電圧ｖ２及び第３の相電圧ｖ３を出力する。なお、三相電圧源１２の原動力としては例えばタービン、エンジンを採用するほか、自然の力、例えば風力や水力を採用することができる。

三相電圧源１２が出力する３つの相電圧ｖ１，ｖ２，ｖ３のうち、第１の相電圧ｖ１及び第２の相電圧ｖ２にはそれぞれスイッチＳ１，Ｓ２が設けられている。具体的にはスイッチＳ１は２つの接点Ｓ１１，Ｓ１２を有しており、接点Ｓ１１には第１の相電圧ｖ１が印加され、接点Ｓ１１と接点Ｓ１２との間が開閉して導通／非導通を制御する。スイッチＳ２もまた２つの接点Ｓ２１，Ｓ２２を有しており、接点Ｓ２１には第２の相電圧ｖ２が印加され、接点Ｓ２１と接点Ｓ２２との間が開閉して導通／非導通を制御する。

スイッチＳ１，Ｓ２は例えば、ゼロクロス回路６０（図２参照）に接続されており、スイッチＳ１は第１の相電圧ｖ１と第３の相電圧ｖ３との差電圧が略０Ｖのときに、スイッチＳ２は当該差電圧が極値をとる近傍のときに、それぞれ非導通状態から導通状態に遷移する。ここで、スイッチＳ１はスイッチＳ２が非導通状態のときに、非導通状態から導通状態へと遷移し、スイッチＳ２はスイッチＳ１が導通状態の時に、非導通状態から導通状態へと遷移する。

〈ゼロクロス回路〉
図２はゼロクロス回路６０の概念図である。ゼロクロス回路６０には第１の相電圧ｖ１及び第３の相電圧ｖ３の測定値が入力され、スイッチＳ１，Ｓ２の導通／非導通状態が制御される。具体的には、第１の相電圧ｖ１及び第３の相電圧ｖ３を入力して、両者の差ｖ１−ｖ３（以下、第４の相電圧Ｖｉｎｖ１と称する：相電圧と称する理由は後述する）が負から正へと遷移するとき（ゼロクロスポイント）を検知部６２が検知してパルスを発生させる。スイッチＳ１は当該パルスの発生前後で導通が許可される。

また、第４の相電圧Ｖｉｎｖ１を逓倍器６４が４倍に逓倍する。第４の相電圧Ｖｉｎｖ１が負から正へと遷移する一周期は位相角３６０°に等しいので、逓倍された信号は位相角９０°ごとに活性化するパルスとになる。

逓倍器６４が生成したパルスを用いて、位相シフタ６６は検知部６２が出力するパルスを９０°シフトさせる。スイッチＳ２は当該パルスの発生前後で導通が許可される。

ゼロクロス回路６０からの二種のパルスで許可されるタイミングにおいてスイッチＳ１，Ｓ２が導通を開始したことを契機として、三相／二相変換インダクタ１４が電圧の相変換を行う。三相／二相変換インダクタ１４は、第１の相電圧ｖ１と第３の相電圧ｖ３とを入力し、第３の相電圧ｖ３を基準として前述の第４の相電圧Ｖｉｎｖ１を出力する。三相／二相変換インダクタ１４はまた、第２の相電圧ｖ２を基準として第１の相電圧Ｖｉｎｖ１と共に二相電圧を構成する第５の相電圧Ｖｉｎｖ２を出力する（よって電圧Ｖｉｎｖ１を（第４の）「相電圧」と称した）。

具体的には例えば、三相／二相変換インダクタ１４としては、両端点１４２，１４４及び当該両端点の中央にタップ１４６を有するコイル１４０が採用される。端点１４２に第１の相電圧ｖ１が、端点１４４に第３の相電圧ｖ３がそれぞれ印加される。そして、タップ１４６から出力される電圧が、第２の相電圧ｖ２を基準として第５の相電圧Ｖｉｎｖ２となる。なぜなら、端点１４２とタップ１４６との間で形成されるコイル部１４０ａのインダクタンスと、端点１４４とタップ１４６との間で形成されるコイル部１４０ｂのインダクタンスとが等しいので、タップ１４６の電位が、端点１４２の電位と端点１４４の電位との中間の値となるからである。

点１４６において合成されて出力された相電圧を用いて、第２の相電圧ｖ２を基準とする第５の相電圧Ｖｉｎｖ２を出力する。当該第５の相電圧Ｖｉｎｖ２の位相は、第４の相電圧Ｖｉｎｖ１の位相と９０度の位相差をもち、第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２が二相電圧を構成する。

図３は起動時／復帰時の二相電圧の電圧波形を例示するグラフである。上述のゼロクロス回路６０が出力するパルスは第４の相電圧Ｖｉｎｖ１のゼロクロスを示すパルス及びこれと９０度位相がずれたパルスを出力し、第４の相電圧Ｖｉｎｖ１と第５の相電圧Ｖｉｎｖ２とは９０度位相がずれるので、図３に示す第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の電圧値が０Ｖ近傍となったときにそれぞれスイッチＳ１，Ｓ２の導通が許可されることになる。

第１の単相パルス幅変調コンバータ１６は、第４の相電圧Ｖｉｎｖ１を整流して第１の整流電流ｉｄ１を得、これにパルス幅変調を行って第１の変調電流ｍ１２を出力する。また、第２の単相パルス幅変調コンバータ１８は、第５の相電圧Ｖｉｎｖ２を整流して第２の整流電流ｉｄ２を得、これにパルス幅変調を行って第２の変調電流ｍ３４を出力する。

整流回路１０は、第１の変調電流ｍ１２と第２の変調電流ｍ３４とを合成して出力電流ｍｉを出力する。

コンデンサ２０と負荷９２とが並列に接続された回路９０に対して出力電流ｍｉが供給されることにより、コンデンサ２０で支持された直流電圧Ｖｄｃが負荷９２に印加される。

コンデンサ２０は第１の単相パルス幅変調コンバータ１６の出力側と、第２の単相パルス幅変調コンバータ１８の出力側とのいずれに対しても並列に接続されることにより、第１の単相パルス幅変調コンバータ１６及び第２の単相パルス幅変調コンバータ１８の動作を簡単に制御できる。

上述のようなゼロクロス回路６０と三相／二相変換インダクタ１４とを経て得られる第１の交流電流Ｉｉｎｖ１と第２の交流電流Ｉｉｎｖ２とは相互に９０度の位相差を有しており、第１の変調電流ｍ１２と第２の変調電流ｍ３４とのリプルは相殺される。したがって、平滑された直流電圧Ｖｄｃにおける、第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２の基本波成分を有するリプルを低減できる。さらに、第１の交流電流Ｉｉｎｖ１と第２の交流電流Ｉｉｎｖ２とを正弦波に近付け、これらの高調波成分を低減できる。

第１の単相パルス幅変調コンバータ１６は、第１の単相ダイオードブリッジ２２と、第１のチョッパ２４とを有している。第１の単相ダイオードブリッジ２２は、第１の交流電流Ｉｉｎｖ１に対して全波整流を行って得られる第１の整流電流ｉｄ１を出力する。第１のチョッパ２４は、第１の整流電流ｉｄ１に第１のチョッパ動作を行って第１の変調電流ｍ１２を出力する。

第２の単相パルス幅変調コンバータ１８は、第２の単相ダイオードブリッジ３２と、第２のチョッパ３４とを有している。第２の単相ダイオードブリッジ３２は、第２の交流電流Ｉｉｎｖ２に対して全波整流を行って得られる第２の整流電流ｉｄ２を出力する。第２のチョッパ３４は、第２の整流電流ｉｄ２に第２のチョッパ動作を行って第２の変調電流ｍ３４を出力する。

第１の単相ダイオードブリッジ２２は、第１の整流電流ｉｄ１を出力する高電位側出力端（図中に記号「＋」を付す）と、低電位側出力端（図中に記号「−」を付す）とを有する。第１の整流電流ｉｄ１は高電位側出力端から流れ出る方向を正に採る。第２の単相ダイオードブリッジ３２は、第２の整流電流ｉｄ２を出力する高電位側出力端（図中に記号「＋」を付す）と、低電位側出力端（図中に記号「−」を付す）とを有する。第２の整流電流ｉｄ２も高電位側出力端から流れ出る方向を正に採る。

第１のチョッパ２４は、入力側端子２４ａ，２４ｃ及び出力側端子２４ｂ，２４ｄ、第１のインダクタ４２、第１のスイッチング素子４４、第１のダイオード４６及び第２のダイオード４８を含む。入力側端子２４ａ，２４ｃはそれぞれ第１の単相ダイオードブリッジ２２の高電位側出力端及び低電位側出力端に接続される。また、出力側端子２４ｂ，２４ｄはそれぞれコンデンサ２０の高電位側端と低電位側端とに接続される。

第１のインダクタ４２は、入力側端子２４ａを介して第１の単相ダイオードブリッジ２２の高電位側出力端に接続される。第１のスイッチング素子４４は、第１のダイオード４６のアノードに接続された第１端と、第２のダイオード４８のカソードに接続された第２端とを有し、当該第１端と当該第２端との間で開閉する。具体例を挙げれば第１のスイッチング素子４４は環流ダイオード付きのＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲート型バイポーラトランジスタ）で実現され、そのコレクタが第１のダイオード４６のアノードに、そのエミッタが第２のダイオード４８のカソードに、それぞれ接続される。ＩＧＢＴや環流ダイオードの材質としてはシリコンの他、バンドギャップがより大きな材質（例えば、炭化珪素、砒化ガリウム、窒化ガリウム、ダイアモンド）を採用することができる。

第１のダイオード４６のアノードは、第１のインダクタ４２を介して第１の単相ダイオードブリッジ２２に接続される。第１のダイオード４６のカソードは出力側端子２４ｂに接続され、ここから第１の変調電流（チョッパ電流）ｍ１２が流れ出る。

第２のダイオード４８のカソード及び第１のスイッチング素子４４のエミッタは、入力側端子２４ｃを介して第１の単相ダイオードブリッジ２２の低電位側出力端に接続される。第２のダイオード４８のアノードは出力側端子２４ｄに接続される。

第２のチョッパ３４は、入力側端子３４ａ，３４ｃ及び出力側端子３４ｂ，３４ｄ、第２のインダクタ５２、第２のスイッチング素子５４、第３のダイオード５６及び第４のダイオード５８を含む。入力側端子３４ａ，３４ｃはそれぞれ第２の単相ダイオードブリッジ３２の高電位側出力端及び低電位側出力端に接続される。また、出力側端子３４ｂ，３４ｄはそれぞれコンデンサ２０の高電位側端と低電位側端とに接続される。

第２のインダクタ５２は、入力側端子３４ａを介して第２の単相ダイオードブリッジ３２の高電位側出力端に接続される。第２のスイッチング素子５４は、第３のダイオード５６のアノードに接続された第１端と、第４のダイオード５８のカソードに接続された第２端とを有し、当該第１端と当該第２端との間で開閉する。具体例を挙げれば第２のスイッチング素子５４は環流ダイオード付きのＩＧＢＴで実現され、そのコレクタが第３のダイオード５６のアノードに、そのエミッタが第４のダイオード５８のカソードに、それぞれ接続される。

第３のダイオード５６のアノードは、第２のインダクタ５２を介して第２の単相ダイオードブリッジ３２に接続される。第３のダイオード５６のカソードは出力側端子３４ｂに接続され、ここから第２の変調電流（チョッパ電流）ｍ３４が流れ出る。

第４のダイオード５８のカソード及び第２のスイッチング素子５４のエミッタは、入力側端子３４ｃを介して第２の単相ダイオードブリッジ３２の低電位側出力端に接続される。第４のダイオード５８のアノードは出力側端子３４ｄに接続される。

よって、コンデンサ２０の高電位側端には第１のダイオード４６のカソードと第３のダイオード５６のカソードとが共通に接続され、コンデンサ２０の低電位側端には第２のダイオード４８のアノードと第４のダイオード５８のアノードとが共通に接続される。

第１のチョッパ２４及び第２のチョッパ３４を上述のように構成することにより、第１のチョッパ動作及び第２のチョッパ動作として昇圧チョッパを行うことができる。これにより、第１の単相ダイオードブリッジ２２や第２の単相ダイオードブリッジ３２に入力する第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の波高値よりも高い直流電圧Ｖｄｃを、コンデンサ２０に支持させることができる。

第１のスイッチング素子４４や第２のスイッチング素子５４は、それぞれに与えられるスイッチング信号ＳＷ１，ＳＷ２に基づいて、それぞれのコレクタとエミッタとの間の導通／非導通状態が制御され、第１のチョッパ動作及び第２のチョッパ動作が行われる。

上述の構成は既存の素子を採用することができるので低コストで実現できる。

〈信号生成回路〉
図４はスイッチング信号ＳＷ１，ＳＷ２を生成するスイッチング信号生成回路９の構成を例示する回路図である。

スイッチング信号生成回路９には第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２、直流電圧Ｖｄｃ、第１の整流電流ｉｄ１及び第２の整流電流ｉｄ２の値が入力される。これらの値の入力手法は、周知の電流検出、電圧検出の手法を採用できるので、ここでは詳述しない。

第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２はそれぞれ絶対値回路９０１，９０２において絶対値に変換される。かかる変換は全波整流に対応する。

電圧指令発生器９０３は所望する直流電圧Ｖｄｃに対応した電圧指令値Ｖｄｃ＊を発生する。そして減算器９０４により電圧指令値Ｖｄｃ＊に対応する直流電圧Ｖｄｃの偏差たる電圧偏差Ｖｅが求められる。

上述のように、コンデンサ２０は第１の単相パルス幅変調コンバータ１６の出力側と、第２の単相パルス幅変調コンバータ１８の出力側とのいずれに対しても並列に接続されるので、両者の出力についての指令値は電圧指令値Ｖｄｃ＊で足りる。

電圧偏差Ｖｅは、ＰＩ制御器９０５によっていったんＰＩ制御を受けた後にリミッタ９０６によって上限及び下限が設定され、さらに増幅器９０７によってＫ倍に増幅される。

上述の増幅結果は乗算器９０８において第４の相電圧Ｖｉｎｖ１の絶対値と乗算され、電流指令値ｉｄ１＊が得られる。ここで、電流指令値ｉｄ１＊は第１の整流電流ｉｄ１に対応する指令値である。

そして減算器９１０により、電流指令値ｉｄ１＊に対する第１の整流電流ｉｄ１の偏差たる電流偏差ｉｅ１が求められる。

電流偏差ｉｅ１は、ＰＩ制御器９１２によっていったんＰＩ制御を受けた後にリミッタ９１４によって上限及び下限が設定され、後述するＰＷＭ変調の信号波ｉ１となる。

増幅器９０７の増幅結果は乗算器９０９において第５の相電圧Ｖｉｎｖ２の絶対値と乗算され、電流指令値ｉｄ２＊が得られる。ここで、電流指令値ｉｄ２＊は第２の整流電流ｉｄ２に対応する指令値である。

そして減算器９１１により、電流指令値ｉｄ２＊に対する第２の整流電流ｉｄ２の偏差たる電流偏差ｉｅ２が求められる。

電流偏差ｉｅ２は、ＰＩ制御器９１３によっていったんＰＩ制御を受けた後にリミッタ９１５によって上限及び下限が設定され、後述するＰＷＭ変調の信号波ｉ２となる。

搬送波生成部９１６，９１７は所定のオフセットを伴った搬送波Ｃ１，Ｃ２を発生する。搬送波Ｃ１，Ｃ２はＰＷＭ変調用の搬送波である。ただし、搬送波Ｃ１，Ｃ２は互いに逆相（位相差が１８０°）である。この逆相の関係は図４において、搬送波生成部９１６，９１７に付記された○印の位置が相違することで示されている。

差動増幅器９１８は信号波ｉ１と搬送波Ｃ１とを入力し、前者が後者を超えるときに活性化するスイッチング信号ＳＷ１を出力する。差動増幅器９１９は信号波ｉ２と搬送波Ｃ２とを入力し、前者が後者を超えるときに活性化するスイッチング信号ＳＷ２を出力する。

以上のようにしてスイッチング信号ＳＷ１，ＳＷ２が生成されるので、スイッチング信号ＳＷ１，ＳＷ２に基づいて第１及び第２のスイッチング素子４４，５４が動作することにより、電圧指令値Ｖｄｃ＊に等しい直流電圧Ｖｄｃがコンデンサ２０で支持されるように第１及び第２の整流電流ｉｄ１，ｉｄ２が流れる。

〈シミュレーション結果〉
上述の構成を備える整流回路１０の動作をシミュレーションした結果を以下で説明する。

図５は第１実施形態に係る起動時の入出力波形のシミュレーション結果を示す図であり、最上段のグラフは三相電圧源１２からの線電流Ｉｉｎ１〜Ｉｉｎ３の波形を、第２段目のグラフは第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２の波形を、第３段目のグラフは第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の波形を、最下段のグラフはコンデンサ２０で支持された直流電圧Ｖｄｃの電圧値を、それぞれ示している。各グラフの時間軸（横軸）は起動時から所定の期間だけ遡った時刻を基準（時刻零）として統一して示している。

図５に示す如く線電流Ｉｉｎ１〜Ｉｉｎ３は起動してから０．０１秒後以降は全ての波形が正弦波となって略安定する。

また、第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２においても従来技術のような大電流の発生がなく、起動してから０．０１秒後以降は両波形が正弦波となって略安定する。

また、第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２においては従来技術のような大電圧の発生がなく、起動直後から両波形が正弦波となって略安定する。

さらに、直流電圧Ｖｄｃもまた従来技術のような大電圧の発生がなく、起動から０．０１秒後以降から一定の電圧（例えば、約６００Ｖ）で安定する。

図６は本発明の復帰時の入出力波形のシミュレーション結果を示す図であり、瞬停が発生した場合のシミュレーション結果を示している。図５と同様に、各グラフはそれぞれ、最上段のグラフが線電流Ｉｉｎ１〜Ｉｉｎ３の波形を示し、第２段目のグラフが第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２の波形を示し、第３段目のグラフが第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の波形を示し、最下段のグラフが直流電圧Ｖｄｃの電圧値を示している。

各グラフの時間軸は正常に稼働している状態での任意の時刻を基準として統一しており、当該基準時刻から０．０８秒〜０．０８３秒の間に瞬停が発生した場合を示している。

図６に示す如く線電流Ｉｉｎ１〜Ｉｉｎ３は瞬停してから０．０１秒後以降は全ての波形が正弦波となって略安定する。また、瞬停から０．０１秒が経過するまでの期間においても、上述した従来技術のような大電流の発生が抑制される。

また、第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２においても従来技術のような大電流の発生がなく、瞬停から０．０１秒後以降は両波形が正弦波となって略安定する。

また、第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２においては従来技術のような大電圧の発生がなく、瞬停直後から両波形が正弦波となって略安定する。

さらに、直流電圧Ｖｄｃもまた従来技術のような大電圧の発生がなく、瞬停から０．０１秒後以降から一定の電圧（例えば、約６００Ｖ）で安定する。

図７は本発明の再起動時の入出力波形のシミュレーション結果を示す図であり、瞬停が発生して直流電圧Ｖｄｃ＝０Ｖとなってから起動した状態を示している。ここで、「再起動」とは瞬停を含む停電によって三相電圧源１２からの電圧が、復帰に掛かる期間よりも長い間印加されず、電圧Ｖｄｃが０Ｖになった後に三相電源からの電圧が印加されることを指す。図５及び図６と同様に、各グラフはそれぞれ、最上段のグラフが線電流Ｉｉｎ１〜Ｉｉｎ３の波形を示し、第２段目のグラフが第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２の波形を示し、第３段目のグラフが第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の波形を示し、最下段のグラフが直流電圧Ｖｄｃの電圧値を示している。

各グラフの時間軸は正常に稼働している状態での任意の時刻を基準として統一しており、当該基準時刻から０．０６秒〜０．８３秒の間に電力供給が停止し、０．８３秒経過時に再起動した場合を示している。

図７に示す如く線電流Ｉｉｎ１〜Ｉｉｎ３は再起動から０．０１秒後以降は全ての波形が正弦波となって略安定する。また、再起動から０．０１秒が経過するまでの期間においても、上述した従来技術のような大電流の発生が抑制される。

また、第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２においても従来技術のような大電流の発生がなく、再起動から０．０１秒後以降は両波形が正弦波となって略安定する。

また、第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２においては従来技術のような大電圧の発生がなく、再起動直後から両波形が正弦波となって略安定する。

さらに、直流電圧Ｖｄｃもまた従来技術のような大電圧の発生がなく、再起動から０．０１秒後以降から一定の電圧（例えば、約６００Ｖ）で安定する。

以上のことから、第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の位相差が９０度となる構成を採用し、かつスイッチＳ１，Ｓ２の導通開始時点をこれらの第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２がゼロクロスする時点から採用することが望ましいことが分かる。

ただし、スイッチＳ１，Ｓ２の導通開始時点を必ずしも第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２がゼロクロスする時点から採用することに限らなくても、後述するように、従来の技術と比較して効果は認められる。

〈第２実施形態〉
〈回路構成〉
本実施形態においては上記第１実施形態と同じ回路構成を採用し、スイッチＳ１，Ｓ２の導通開始時を第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２がゼロクロスする時点とは無関係にスイッチングした場合の態様について図面を参照しながら説明する。

〈シミュレーション結果〉
図８乃至図１０は、いずれも第２実施形態に係る入出力波形のシミュレーション結果を示す図であり、最上段のグラフは三相電圧源１２からの線電流Ｉｉｎ１〜Ｉｉｎ３の波形を、第２段目のグラフは第１の交流電流Ｉｉｎｖ１及び第２の交流電流Ｉｉｎｖ２の波形を、第３段目のグラフは第４の相電圧Ｖｉｎｖ１及び第５の相電圧Ｖｉｎｖ２の波形を、最下段のグラフはコンデンサ２０で支持された直流電圧Ｖｄｃの電圧値を、それぞれ示している。

図８は起動時の場合を、図９は復帰時の場合を、図１０は再起動時の場合を、それぞれ示している。各グラフの時間軸（横軸）は起動時あるいは復帰時あるいは再起動時から所定の期間だけ遡った時刻を基準（時刻零）として統一している。図９においては当該基準時刻から０．００７７秒〜０．００８０秒の間に瞬停が発生した場合を示している。図１０においては当該基準時刻から０．０６秒〜０．０８秒の間に電力供給が停止し、当該基準時刻から０．０８秒経過時に再起動した場合を示している。

図８乃至図１０に示す如くスイッチングの制御を行わずに起動、復帰、再起動した場合であっても、上記構成を備えていることにより直流電圧Ｖｄｃにおいて大電圧の発生を抑制できる。また電流の変動も従来と比較して小さくなっていることがわかる。

本発明の第１実施形態に係る直流電源供給システムの構成を例示する回路図である。 ゼロクロス回路の概念図である。 起動時／復帰時の二相電圧の電圧波形を例示するグラフである。 スイッチング信号を生成するスイッチング信号生成回路の構成を例示する回路図である。 第１実施形態に係る起動時の入出力波形のシミュレーション結果を示す図である。 第１実施形態に係る復帰時の入出力波形のシミュレーション結果を示す図である。 第１実施形態に係る再起動時の入出力波形のシミュレーション結果を示す図である。 第２実施形態に係る起動時の入出力波形のシミュレーション結果を示す図である。 第２実施形態に係る復帰時の入出力波形のシミュレーション結果を示す図である。 第２実施形態に係る再起動時の入出力波形のシミュレーション結果を示す図である。 従来の三相ＰＷＭコンバータを例示する回路図である。 三相ＰＷＭコンバータの定常状態における入出力波形のシミュレーション結果を示す図である。 従来の三相ＰＷＭコンバータにおける瞬停／復帰時の入出力波形のシミュレーション結果を示す図である。 従来の三相ＰＷＭコンバータにおける瞬停／復帰時の入出力波形のシミュレーション結果を示す図である。 電圧がそれぞれ負から正へと遷移するゼロクロスする時点において、それぞれスイッチを導通させ始めて復帰した場合の入出力波形のシミュレーション結果を示す図である。 一のスイッチが導通したままで他のスイッチを導通させ始めて復帰した場合の再起動時の入出力波形のシミュレーション結果を示す図である。

符号の説明

１０ 整流回路
１２ 三相電圧源
１４ 三相／二相変換インダクタ
１６ 第１の単相パルス幅変調コンバータ
１８ 第２の単相パルス幅変調コンバータ
２０ コンデンサ
２２ 第１の単相ダイオードブリッジ
２４ 第１のチョッパ
３２ 第２の単相ダイオードブリッジ
３４ 第２のチョッパ
４２ 第１のインダクタ
４４ 第１のダイオード
４６ 第２のダイオード
４８ 第１のスイッチング素子
５２ 第２のインダクタ
５４ 第３のダイオード
５６ 第４のダイオード
５８ 第２のスイッチング素子
ｉｄ１ 第１の整流電流
ｉｄ２ 第２の整流電流
ｍ１２ 第１の変調電流
ｍ３４ 第２の変調電流
Ｓ１ 第１のスイッチ
Ｓ１１，Ｓ１２ 接点
Ｓ２ 第２のスイッチ
Ｓ２１，Ｓ２２ 接点
Ｖｉｎ１ 第４の相電圧
Ｖｉｎ２ 第５の相電圧

Claims (6)

1. 三相電圧源（１２）から出力される第１の相電圧が印加される一端（Ｓ１１）と、当該一端との導通／非導通が制御される他端（Ｓ１２）とを有する第１のスイッチ（Ｓ１）と、
   前記三相電圧源から出力される第２の相電圧が印加される一端（Ｓ２１）と、当該一端との導通／非導通が制御される他端（Ｓ２２）とを有する第２のスイッチ（Ｓ２）と、
   前記第２のスイッチの前記他端からの前記第２の相電圧と、前記第１のスイッチの前記他端からの前記第１の相電圧と、前記三相電圧源から出力される第３の相電圧とを入力し、前記第３の相電圧を基準とした前記第１の相電圧である第４の相電圧（Ｖｉｎｖ１）と、前記第２の相電圧を基準として前記第４の相電圧と共に二相電圧を構成する第５の相電圧（Ｖｉｎｖ２）とを出力する三相／二相変換インダクタ（１４）と、
   前記第４の相電圧を整流して得られる第１の整流電流（ｉｄ１）に対して第１のパルス幅変調を行って第１の変調電流（ｍ１２）を出力する第１の単相パルス幅変調コンバータ（１６）と、
   前記第５の相電圧を整流して得られる第２の整流電流（ｉｄ２）に対して第２のパルス幅変調を行って第２の変調電流（ｍ３４）を出力する第２の単相パルス幅変調コンバータ（１８）と
   を備える、整流回路（１０）。
2. 請求項１記載の整流回路（１０）であって、
   前記第１のスイッチ（Ｓ１）は、前記第１の相電圧から前記第３の相電圧を差し引いた電圧が略ゼロのときに非導通状態から導通状態へと遷移し、
   前記第２のスイッチ（Ｓ２）は、前記電圧が極値をとる近傍で非導通状態から導通状態へと遷移する、整流回路。
3. 請求項１記載の整流回路（１０）であって、
   前記第１のスイッチ（Ｓ１）は、前記第２のスイッチ（Ｓ２）が非導通時に、非導通状態から導通状態となり、
   前記第２のスイッチは、前記第１のスイッチが導通時に、非導通状態から導通状態となる、整流回路。
4. 請求項１ないし請求項３のいずれか記載の整流回路（１０）であって、
   前記第１の単相パルス幅変調コンバータ（１６）の出力側と、
   前記第２の単相パルス幅変調コンバータ（１８）の出力側と
   のいずれに対しても並列に接続されるコンデンサ（２０）
   を更に備える、整流回路。
5. 請求項１ないし請求項４のいずれか記載の整流回路（１０）であって、
   前記第１の単相パルス幅変調コンバータ（１６）は、
   前記第４の相電圧を全波整流して前記第１の整流電流（ｉｄ１）を出力する第１の単相ダイオードブリッジ（２２）と、
   前記第１の整流電流に第１のチョッパ動作を行って前記第１の変調電流（ｍ１２）を出力する第１のチョッパ（２４）と
   を有し、
   前記第２の単相パルス幅変調コンバータ（１８）は、
   前記第５の相電圧を全波整流して前記第２の整流電流（ｉｄ２）を出力する第２の単相ダイオードブリッジ（３２）と、
   前記第２の整流電流に第２のチョッパ動作を行って前記第２の変調電流（ｍ３４）を出力する第２のチョッパ（３４）と
   を有する、整流回路。
6. 請求項５記載の整流回路（１０）であって、
   前記第１の単相パルス幅変調コンバータ（１６）の出力側と、
   前記第２の単相パルス幅変調コンバータ（１８）の出力側と
   のいずれに対しても並列に接続されるコンデンサ（２０）
   を更に備え、
   前記第１の単相ダイオードブリッジ（２２）は、
   前記第１の整流電流（ｉｄ１）を出力する高電位側出力端（＋）と、
   低電位側出力端（−）と
   を有し、
   前記第１のチョッパ（２４）は、
   前記第１の単相ダイオードブリッジの前記高電位側出力端に接続される第１のインダクタ（４２）と、
   前記第１のインダクタを介して前記第１の単相ダイオードブリッジに接続されたアノードと、前記第１の変調電流（ｍ１２）を出力するカソードとを含む第１のダイオード（４４）と、
   前記第１の単相ダイオードブリッジの前記低電位側出力端に接続されたカソードとアノードとを含む第２のダイオード（４６）と、
   前記第１のダイオードのアノードに接続された第１端と、前記第２のダイオードのカソードとに接続された第２端とを含み、前記第１端と前記第２端との間で開閉する第１のスイッチング素子（４８）と
   を有し、
   前記第２の単相ダイオードブリッジ（３２）は、
   前記第２の整流電流（ｉｄ２）を出力する高電位側出力端（＋）と、
   低電位側出力端（−）と
   を有し、
   前記第２のチョッパ（３４）は、
   前記第２の単相ダイオードブリッジの前記高電位側出力端に接続される第２のインダクタ（５２）と、
   前記第２のインダクタを介して前記第２の単相ダイオードブリッジに接続されたアノードと、前記第２の変調電流（ｍ３４）を出力するカソードとを含む第３のダイオード（５４）と、
   前記第２の単相ダイオードブリッジの前記低電位側出力端に接続されたカソードとアノードとを含む第４のダイオード（５６）と、
   前記第３のダイオードのアノードに接続された第３端と、前記第４のダイオードのカソードとに接続された第４端とを含み、前記第３端と前記第４端との間で開閉する第２のスイッチング素子（５８）と
   を有し、
   前記コンデンサの一端には前記第１のダイオードの前記カソードと前記第３のダイオードの前記カソードとが共通に接続され、
   前記コンデンサの他端には前記第２のダイオードの前記アノードと前記第４のダイオードの前記アノードとが共通に接続される、整流回路。

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