JP2009225524A - 整流回路 - Google Patents
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Abstract
【解決手段】三相電圧源12から出力される第1の相電圧Vinv1と第2の相電圧Vinv2との位相差が90度となるタイミングでスイッチS1,S2がスイッチングを行う。その後、三相/二相変換インダクタ14が2組の交流電流Iinv1,Iinv2を出力し、各交流電流i1,i2のそれぞれに対して整流及び単相パルス幅変調を行う。整流及び単相パルス幅変調された変調電流m12,m34を合成して出力電流miを生成し、コンデンサ20と負荷92とが並列に接続された回路90に供給する。
【選択図】図1
Description
〈回路構成〉
図1は本発明の第1実施形態に係る直流電源供給システムの構成を例示する回路図である。当該直流電源供給システムは三相電圧源12と、三相交流電圧を整流する整流回路10で構成される。整流回路10は、三相電圧源12から供給される三相電力を三相/二相変換インダクタ14で二相電力に変換し、更に第1の単相パルス幅変調コンバータ16と、第2の単相パルス幅変調コンバータ18とがパルス幅変調を行って負荷92を稼働させる。
図2はゼロクロス回路60の概念図である。ゼロクロス回路60には第1の相電圧v1及び第3の相電圧v3の測定値が入力され、スイッチS1,S2の導通/非導通状態が制御される。具体的には、第1の相電圧v1及び第3の相電圧v3を入力して、両者の差v1−v3(以下、第4の相電圧Vinv1と称する:相電圧と称する理由は後述する)が負から正へと遷移するとき(ゼロクロスポイント)を検知部62が検知してパルスを発生させる。スイッチS1は当該パルスの発生前後で導通が許可される。
図4はスイッチング信号SW1,SW2を生成するスイッチング信号生成回路9の構成を例示する回路図である。
上述の構成を備える整流回路10の動作をシミュレーションした結果を以下で説明する。
〈回路構成〉
本実施形態においては上記第1実施形態と同じ回路構成を採用し、スイッチS1,S2の導通開始時を第4の相電圧Vinv1及び第5の相電圧Vinv2がゼロクロスする時点とは無関係にスイッチングした場合の態様について図面を参照しながら説明する。
図8乃至図10は、いずれも第2実施形態に係る入出力波形のシミュレーション結果を示す図であり、最上段のグラフは三相電圧源12からの線電流Iin1〜Iin3の波形を、第2段目のグラフは第1の交流電流Iinv1及び第2の交流電流Iinv2の波形を、第3段目のグラフは第4の相電圧Vinv1及び第5の相電圧Vinv2の波形を、最下段のグラフはコンデンサ20で支持された直流電圧Vdcの電圧値を、それぞれ示している。
12 三相電圧源
14 三相/二相変換インダクタ
16 第1の単相パルス幅変調コンバータ
18 第2の単相パルス幅変調コンバータ
20 コンデンサ
22 第1の単相ダイオードブリッジ
24 第1のチョッパ
32 第2の単相ダイオードブリッジ
34 第2のチョッパ
42 第1のインダクタ
44 第1のダイオード
46 第2のダイオード
48 第1のスイッチング素子
52 第2のインダクタ
54 第3のダイオード
56 第4のダイオード
58 第2のスイッチング素子
id1 第1の整流電流
id2 第2の整流電流
m12 第1の変調電流
m34 第2の変調電流
S1 第1のスイッチ
S11,S12 接点
S2 第2のスイッチ
S21,S22 接点
Vin1 第4の相電圧
Vin2 第5の相電圧
Claims (6)
- 三相電圧源(12)から出力される第1の相電圧が印加される一端(S11)と、当該一端との導通/非導通が制御される他端(S12)とを有する第1のスイッチ(S1)と、
前記三相電圧源から出力される第2の相電圧が印加される一端(S21)と、当該一端との導通/非導通が制御される他端(S22)とを有する第2のスイッチ(S2)と、
前記第1の相電圧と、前記三相電圧源から出力される第3の相電圧とを入力し、前記第3の相電圧を基準とした前記第1の相電圧である第4の相電圧(Vinv1)と、前記第2の相電圧を基準として前記第4の相電圧と共に二相電圧を構成する第5の相電圧(Vinv2)とを出力する三相/二相変換インダクタ(14)と、
前記第4の相電圧を整流して得られる第1の整流電流(id1)に対して第1のパルス幅変調を行って第1の変調電流(m12)を出力する第1の単相パルス幅変調コンバータ(16)と、
前記第5の相電圧を整流して得られる第2の整流電流(id2)に対して第2のパルス幅変調を行って第2の変調電流(m34)を出力する第2の単相パルス幅変調コンバータ(18)と
を備える、整流回路(10)。 - 請求項1記載の整流回路(10)であって、
前記第1のスイッチ(S1)は、前記第1の相電圧から前記第3の相電圧を差し引いた電圧が略ゼロのときに非導通状態から導通状態へと遷移し、
前記第2のスイッチ(S2)は、前記電圧が極値をとる近傍で非導通状態から導通状態へと遷移する、整流回路。 - 請求項1記載の整流回路(10)であって、
前記第1のスイッチ(S1)は、前記第2のスイッチ(S2)が非導通時に、非導通状態から導通状態となり、
前記第2のスイッチは、前記第1のスイッチが導通時に、非導通状態から導通状態となる、整流回路。 - 請求項1ないし請求項3のいずれか記載の整流回路(10)であって、
前記第1の単相パルス幅変調コンバータ(16)の出力側と、
前記第2の単相パルス幅変調コンバータ(18)の出力側と
のいずれに対しても並列に接続されるコンデンサ(20)
を更に備える、整流回路。 - 請求項1ないし請求項4のいずれか記載の整流回路(10)であって、
前記第1の単相パルス幅変調コンバータ(16)は、
前記第4の相電圧を全波整流して前記第1の整流電流(id1)を出力する第1の単相ダイオードブリッジ(22)と、
前記第1の整流電流に第1のチョッパ動作を行って前記第1の変調電流(m12)を出力する第1のチョッパ(24)と
を有し、
前記第2の単相パルス幅変調コンバータ(18)は、
前記第5の相電圧を全波整流して前記第2の整流電流(id2)を出力する第2の単相ダイオードブリッジ(32)と、
前記第2の整流電流に第2のチョッパ動作を行って前記第2の変調電流(m34)を出力する第2のチョッパ(34)と
を有する、整流回路。 - 請求項5記載の整流回路(10)であって、
前記第1の単相ダイオードブリッジ(22)は、
前記第1の整流電流(id1)を出力する高電位側出力端(+)と、
低電位側出力端(−)と
を有し、
前記第1のチョッパ(24)は、
前記第1の単相ダイオードブリッジの前記高電位側出力端に接続される第1のインダクタ(42)と、
前記第1のインダクタを介して前記第1の単相ダイオードブリッジに接続されたアノードと、前記第1の変調電流(m12)を出力するカソードとを含む第1のダイオード(44)と、
前記第1の単相ダイオードブリッジの前記低電位側出力端に接続されたカソードとアノードとを含む第2のダイオード(46)と、
前記第1のダイオードのアノードに接続された第1端と、前記第2のダイオードのカソードとに接続された第2端とを含み、前記第1端と前記第2端との間で開閉する第1のスイッチング素子(48)と
を有し、
前記第2の単相ダイオードブリッジ(32)は、
前記第2の整流電流(id2)を出力する高電位側出力端(+)と、
低電位側出力端(−)と
を有し、
前記第2のチョッパ(34)は、
前記第2の単相ダイオードブリッジの前記高電位側出力端に接続される第2のインダクタ(52)と、
前記第2のインダクタを介して前記第2の単相ダイオードブリッジに接続されたアノードと、前記第2の変調電流(m34)を出力するカソードとを含む第3のダイオード(54)と、
前記第2の単相ダイオードブリッジの前記低電位側出力端に接続されたカソードとアノードとを含む第4のダイオード(56)と、
前記第3のダイオードのアノードに接続された第3端と、前記第4のダイオードのカソードとに接続された第4端とを含み、前記第3端と前記第4端との間で開閉する第2のスイッチング素子(58)と
を有し、
前記コンデンサの一端には前記第1のダイオードの前記カソードと前記第3のダイオードの前記カソードとが共通に接続され、
前記コンデンサの他端には前記第2のダイオードの前記アノードと前記第4のダイオードの前記アノードとが共通に接続される、整流回路。
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