JP5281749B2 - ゲート電極をトリミングする方法 - Google Patents

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Description

本発明は、２００４年１月１４日に出願された米国特許出願第１０／７５６，７５９に基づくとともに、優先権を主張している。この米国特許出願の内容は、本明細書中にそのまま組み込まれる。
本発明は、半導体製造に関し、特に、化学トリミングプロセスを用いてゲート電極構造の寸法を減じる方法に関する。
プラズマ処理システムは、半導体、集積回路、ディスプレイおよび他のデバイスまたは材料を製造および処理する際に用いられる。プラズマ処理は、リソグラフィックマスクから半導体基材へと集積回路のパターンを転写するために用いることができる。リソグラフィックマスクは、基材上に配置され、選択されたリソグラフィックパターンに露光され、そして現像される耐エッチング性のフォトレジスト層を備えている。フォトレジスト層に加えて、リソグラフィックマスク構造は、例えば反射防止膜（ARC）といった追加のマスク層を備えている。ARC層は、リソグラフィ工程中に、基材からの反射光を減じるためにしばしば用いられ、基材上に所定領域をパターン形成するために犠牲層としてのマスクを用いることができる。そして、パターン化されたフォトレジスト／マスク層が基材中に複数の開口を規定する領域にて、基材に対してプラズマ処理により異方性エッチングが行われる。
ミクロ電子デバイスの最小フィーチャサイズ（feature
size）は、マイクロプロセッサおよびデジタル回路の高速化・低電力化の要求に合致するために、ディープサブミクロンのレジュメ（the deep sub-micron regime）に近づいてきている。回路の最小限界寸法（CD: critical dimension）は、適切に動作するように製造されたデバイスに対する限界とされた１本の線幅またはスペースであり、それはまた、デバイス性能を決定する。
フォトレジスト材料の層を用いて達成することができる最小の初期フィーチャサイズは、フォトレジスト層を露光してパターン形成するために用いられるリソグラフィ技術によって限定される。一般に、パターン形成されたフォトレジスト（PR）層の寸法は、プラズマエッチング方法を利用したリソグラフィ技術の限界を超えてトリムされる。プラズマエッチング工程中のCDの減少は、CDバイアス（CD-bias）と称される。しかしながら、プラズマPRトリム工程の結果は、等密度（iso-dense）CDバイアスとなる。等密度バイアスとは、全ての他のプロセスパラメータ（焦点、露光等）を一定に保っている間に、（近接して離間した）密度のCDと、隔離された構造との間の差である。等密度バイアスは、中立的に支配する（neutral-dominant）等方エッチングプロセスの性質によるものである。
本発明は、ゲート電極構造をトリミングする方法を提供する。すなわち、第1寸法を有するゲート電極構造を設け、トリミングレシピを選択し、ゲート電極構造との反応を通して反応層を形成し、化学エッチングによりゲート電極構造の未反応部分から反応層を除去し、これにより、第1寸法よりも小さい第２寸法を有するゲート電極構造を形成する。
ゲート電極構造をトリミングするための処理ツールが提供される。処理ツールは、第1寸法を有するゲート電極構造を備えた基材を設置しかつ取り外すように構成された基材設置チャンバと、処理ツール内で基材を搬送する搬送システムと、ゲート電極構造との反応を通して反応層を形成するとともに化学エッチングによりゲート電極構造の未反応部分から反応層を選択的に除去する少なくとも一つの処理システムと、第1寸法よりも小さい第２寸法を有するゲート電極構造を形成するためのトリミングレシピに従い処理ツールを制御するコントローラとを備えている。
図１Ａ乃至図１Ｇには、本発明の一実施形態によるゲート電極構造をトリミングする処理フローを示した概略断面図が示されている。ソフトマスク処理スキームを利用して、リソグラフィによりパターン形成されたゲート電極構造の寸法（ディメンジョン）は、化学エッチング処理によってトリミングされる。トリミング後の寸法は、フォトレジストパターンのリソグラフィによる寸法よりも小さくすることができ、即ちそれは何らかの寸法となり得る。
図１Ａには、ゲート電極構造１０が示されている。ゲート電極構造１０は、基材１００と、高誘電率層（high-k layer）１０２と、ゲート電極層１０４と、有機ＡＲＣ層１０６と、パターン形成されたフォトレジスト層１０８とを備えている。ゲート電極層１０４は、例えばアモルファスシリコン、ポリシリコン、SiGeといったSiを含有する層とすることができる。あるいは、ゲート電極層１０４は、例えば、（ルテニウム（Ru）等の）金属、（TiNi等の）合金、（TaN、TaSiN、TiN、HfN等の）窒化金属（metal
nitride）、（RuO2等の）酸化金属といった金属を含有する層とすることができる。高誘電率層１０２は、例えば、HfO2、HfSiOX、ZrO2及びZrSiOXのうち少なくとも一つを含むものとすることができる。パターン形成されたフォトレジスト層１０８は、マスクを通してフォトレジスト層を露光し、そして未露光領域を現像液で除去することによって形成することができる。このように得られた図１のパターン形成されたフォトレジスト層１０８は、初期リソグラフィ寸法１２２を有しており、反応性イオンエッチング（RIE: Reactive Ion Etching）といった異方性エッチング処理を用いて、下方に位置する層１０４，１０６に対してリソグラフィパターンを転写するために使用することができる。ゲート電極層１０４及び有機ARC層１０６のエッチングは、幅広い種々の周知のエッチングガスを用いて実施することができる。エッチングガスは、例えば、Cl2，HBr，HCl，CF4，SF6，C2F6及びNF3のうちの少なくとも一つを含むことができる。図１Ａに示したゲート電極構造１０は、図１Ｂに示したゲート電極構造１０を形成するのに約４分間のエッチング処理が必要となる。このエッチング処理により、初期リソグラフィ寸法１２２と、図１Ｂに示したフォトレジスト層１０８、有機ARC層１０６及びゲート電極層１０４内に形成された第１水平寸法１２０との間の差に対応する小さなCDバイアスが形成される。
次に、図１Ｃに示すように、化学トリミング処理を実施する前に、フォトレジスト層１０８及び有機ARC層１０６が取り除かれる。あるいは、フォトレジスト層１０８及び有機ARC層１０６は、トリミング処理中にゲート電極層１０４の水平（頂）面を保護するために使用することができる。図１Ｃにおいて、ゲート電極層１０４は、第１水平寸法１２０および第１垂直寸法１２２を有することをもって特徴付けられる。化学トリミング処理により、ゲート電極層１０４の等密度ＣＤバイアスまたは形状（おそらく少しの形状変化はある）を変えることなく、リソグラフィ寸法１２０以下にＣＤ（図１Ｄの第１水平寸法１１８）がさらに減じられる。
化学トリミング処理では、図１Ｃのゲート電極構造１０は、図１Ｄの反応層１０４ｂを形成するために、ゲート電極構造１０と等方的に反応する反応ガスに曝すことができる。反応ガスは、熱処理またはプラズマ処理においてゲート電極構造に対して曝すことができる。反応層１０４ｂの厚さは、例えば、反応ガスの種類、反応ガス圧力、暴露時間および基材温度といったプロセス条件に依存する。反応層１０４ｂの形成は、物理拡散バリアとして作用することにより、残存ゲート電極層１０４ａと反応ガスとのさらなる反応を妨害する。ゲート電極構造１０は、所望厚さの反応層１０４ｂの形成が可能な時間だけ、反応ガスに曝される。
図２は、本発明の一実施例による反応層厚さを反応ガス露出時間に対して示したグラフである。各曲線２００，２１０，２２０は、異なる処理条件に対する異なる反応層厚さが示されている。図２から分かるように、初期では反応層厚さが急激に増加し、次いで、露出時間が増加しても増加率が“頭打ち”になる領域が続く。この“頭打ち”は、自己制限的な反応（self-limiting reaction）によるものであり、反応層厚さが漸近値に近づいている。実際には、半導体製造において実用的なタイムスケールで、必要な制御および再現性を備えた反応層を形成する処理条件が選定される。したがって、異なる反応層厚さが得られるとともに、トリミング処理にわたって再現性の良い制御が可能な異なるトリミングレシピが開発される。
ポリシリコンゲート電極層１０４に対して、例えば約１０秒から約３０秒といった実用的な半導体デバイス製造のタイムスケールで、プラズマ処理条件および基材温度に応じて、約２ｎｍから約５ｎｍの厚さを有するSiO2反応層１０４ｂを形成することができる。本発明の一実施形態では、SiO2反応層１０４ｂを形成するべくポリシリコンゲート電極層と反応させるために、励起酸素種を含む反応ガスが用いられる。励起酸素種は、O2プラズマ源を用いて製造することができる。処理システム内の基材からプラズマ源を除去する必要がある場合には、O2プラズマ源は、リモートプラズマ源とすることができる。
本発明の他の実施例では、SiO2反応層１０４ｂを形成するべくポリシリコンゲート電極を熱的に酸化させるために、O2又はH2Oといった酸素含有ガスを使用してもよい。本発明のさらに他の実施例では、湿式酸化処理を用いてもよい。この酸化処理は、例えば、暖めたH2Oまたは酸性溶液内に浸漬することにより行われる。
ある実験例では、絶縁されかつ高密度とされたゲート電極構造の両側に、約１５秒間で、４ｎｍ厚さのSiO2反応層１０４ｂを得るために、O2プラズマ条件及び基材温度が選定された。SiO2反応層１０４ｂの厚さは、室温では約１５秒後には飽和したように見え、さらに露出時間を設けても反応層１０４ｂの厚さは増加しなかった。SiO2反応層１０４ｂを形成する短い処理時間は、必要とされる高い基材スループットを可能にする。
再び図１Ｄを参照すると、所望の厚さを有する反応層１０４ｂが形成されると、ゲート電極構造１０の反応ガスに対する露出が停止される。その後、反応層１０４ｂは、未反応ゲート電極層１０４ａから除去（ストリップ）される。反応層１０４ｂは、例えば、エッチングガスにゲート電極構造１０を暴露することによって除去することができる。反応層１０４ｂを除去可能なエッチングガスの選定は、ゲート電極材料に依存する。反応層１０４ｂの除去が未反応ゲート電極材料に対して選択され、そして、図１Ｅに示したようなトリムされたゲート電極層１０４ａが得られる。エッチングガスは、例えば、水性HF蒸気（HF（aq））とすることができる。当業者であれば、HF（aq）は、Si上のSiO2に対する高いエッチング選択性を有すること、すなわち、残存Siゲート電極層１０４ａからSiO2反応層１０４ｂを速く選択的に除去するということを理解しているだろう。HF（aq）エッチングガスに対するSiO2反応層１０４ｂの暴露は、SiO2反応層１０４ｂの除去を完全に行うのに十分な予め決められた時間の間だけ行われる。本発明の一実施例では、約４ｎｍのSiO2反応層１０４ｂは、約１０秒で除去できる。トリムされたゲート電極層１０４ａは、図１Ｃに示した第1水平寸法１２０及び第1垂直寸法１２２のそれぞれに対して小さい、第2水平寸法１１８及び第2垂直寸法１２４によって特徴づけられる。トリミング処理は、ゲート電極層１０４ａをさらにトリミングして所望の寸法が得られるまで繰り返して行うことができる。トリミング処理を繰り返すことにより図１Ｆに示した反応層１０４ｄが形成され、図１Ｇに示した新しい寸法１１６，１２６を有するトリムされたゲート電極層１０４ｃが得られる。酸化膜１０４ａをトリムする他の例としては、COR（chemical oxide
removal）の使用が挙げられる。酸化膜と反応するHF及びNH3のエッチングガスが使用され、そして、トリムされた生成物を蒸発させるために熱処理が行われる。他のCORの例としては、リモートプラズマ源によって励起されたNF3及びNH3のエッチングガスの使用が挙げられる。さらに他のCORの例としては、酸化膜と熱的に反応させるNH4F蒸気の使用が挙げられる。酸化膜１０４ａをトリムする他の例としては、湿式プロセスの使用が挙げられる。湿式プロセスは、例えば、中和HF溶液中に基材を浸漬するものである。
トリミングサイクルは、反応層を形成し、かつ、反応層を除去することを含む。図１Ｃ乃至図１Ｅでは、トリミングサイクルにより、第1垂直寸法１２２の二倍に相当する量の第1水平寸法１２０がゲート電極層１０４から除去される。本発明の一実施例では、１回のトリミングサイクルにより、Siゲート電極層１０４の水平寸法１２０を約８ｎｍ、垂直寸法を約４ｎｍだけ除去することができる。例えば、第１水平寸法１２０を約１２０ｎｍとし、第１垂直寸法１２２約１４０ｎｍとする。１０回のトリミングサイクルを行うトリミング処理により、第１水平寸法１２０は約４０ｎｍまで減少するとともに、第１垂直寸法１２２は約１００ｎｍまで減少する。
図３Ａ乃至図３Ｃは、本発明の他の実施形態によるゲート電極構造をトリミングする処理フローを示した概略断面図である。図３Ａでは、金属含有層１０３が、ゲート電極層１０４と誘電層１０２との間に挿入されている。金属含有層１０３は、例えば、TaN，TiN，TaSiN，Ru，RuO2から選択することができる。高誘電率層１０２は、例えば、HfO2、HfSiOX、ZrO2及びZrSiOXのうち少なくとも一つを含むものとすることができる。ゲート電極層１０４のトリミングは、図１Ｂ乃至図１Ｇを用いて説明したように実行することができ、図３Ｂに示したように、寸法１１６，１２６を有するゲート電極構造１０が形成される。次に、図３Ｃに示したように、金属含有層１０３内にサブリソグラフィ（sub-lithographic）エッチングフィーチャを定義するために、トリムされたゲート電極層１０４ｃは、異方性エッチング処理のマスク層として使用することができる。金属含有層１０３のエッチングにより、ゲート電極層１０４ｃの寸法１２６がこれら層のエッチング率に応じて減じられる。ポリシリコンゲート電極層１０４ｃ及びTiN層１０３を用いたある実験例では、エッチング率を約１．５（ポリシリコン／TiN）とすることができる。したがって、所望の垂直寸法１２８を得るために、寸法１２６は、層１０４，１０３のエッチング率に基づいて選択することができる。TaN，TiN及びTaSiNの材料は、例えばCl2といったハロゲンをベースとしたガスを用いてプラズマエッチングすることができる。Ru含有金属は、例えば、O2及びCl2の混合ガスを用いてプラズマエッチングすることができる。あるいは、図４Ａ及び図４Ｂに示すように、金属含有層１０３のエッチング中に寸法１２６が減少するのを避けるために、無機ARC層を用いることができる。
図４Ａ及び図４Ｂは、本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローを示した概略断面図である。図４Ａに示したゲート電極構造１０は、無機ARC層１０６を備えている。無機ARC層１０６は、図４Ｂに示したトリムされたゲート電極構造１０を形成するために、ゲート電極層１０４に沿ってトリムされるものである。無機ARC層１０６は、例えば、SiNを含有することができ、誘電層１０２は、SiO2，SiOXNY、及びHfO2、HfSiOX、ZrO2及びZrSiOXといった高誘電率材料から選択することができる。
SiNのARC層１０６及びポリシリコンゲート電極層１０４のトリミングは、O2プラズマ中の励起酸素種に対してゲート電極構造１０を暴露することにより実行することができる。反応層の成長率は、SiNのARC層及びポリシリコンゲート電極層に基づいて変化し得るが、漸近的な反応層厚さは、SiN材料とポリシリコン材料に基づく近似した値として予測できる。
図５Ａ乃至図５Ｄは、本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローを示した概略断面図である。ゲート電極構造１０は、基材１００、誘電層１０２、ゲート電極層１０４、無機ARC層１０６、及びパターン形成されたフォトレジスト層１０８とを備えている。無機ARC層１０６は、例えば、SiNを含有することができ、誘電層１０２は、SiO2，SiOXNY、及びHfO2、HfSiOX、ZrO2及びZrSiOXといった高誘電率材料から選択することができる。図５Ａは、無機ＡＲＣ層１０６のプラズマエッチング及びゲート電極層１０４の部分的なエッチングが行われたゲート電極構造を示している。図５Ｂは、１回のトリミングサイクル後のトリムされたゲート電極構造１０を示しており、図５Ｃは、２回のトリミングサイクル後のトリムされたゲート電極構造１０を示している。図５Ｄは、ゲート電極層１０４ｃの異方性エッチングを行ったゲート電極構造１０を示している。
図６は、本発明の一実施形態によるゲート電極構造のトリミングを示したフローチャートである。ステップ６００にて処理が開始される。ステップ６１０にて、第1寸法を有するゲート電極層を備えたゲート電極構造が処理システム内に設置される。ステップ６２０にて、トリミングレシピが選択される。トリミングレシピは、ゲート電極構造に対して所望のトリミングが可能なものから選択される。ステップ６３０にて、ゲート電極構造とのとの反応によって反応層が形成される。本発明の一実施例では、反応層は、熱処理またはプラズマ処理の反応ガスに対してゲート電極構造を暴露することによって形成することができる。ステップ６４０にて、ゲート電極構造の未反応部分から反応層が除去され、これにより、第１寸法よりも小さい第２寸法を有するゲート電極構造が形成される。本発明の一実施例では、反応層は、反応層を選択的にエッチングできるエッチングガスに対して暴露することによって除去することができる。
図７は、本発明の一実施形態によるゲート電極構造のトリミングを示したフローチャートである。ステップ７００にて処理が開始する。ステップ７１０にて、ゲート電極構造の寸法が計測される。寸法は、例えば、スキャタロメータを用いた方法（scatterometric）によって、その場で非破壊にて計測される。ステップ７２０にて、図６を用いて説明したようにゲート電極層がトリミングされる。ステップ７３０にて、トリムされたゲート電極構造の寸法が計測され、このステップ７３０にて計測された寸法に基づいて、ステップ７２０にてトリミング処理を繰り返すか、ステップ７５０にて処理を停止するかが判断される。
所望値までゲート電極構造の寸法をさらに減少させるために、前回のトリミングサイクルと同一または異なるトリミングレシピを用いて、トリミング処理をステップ７３０にて繰り返すことができる。所望寸法が達成されたとき、ステップ７５０にて処理が停止される。あるいは、ステップ７１０及びステップ７４０のうち少なくとも一つの計測を処理フローから省略することができ、トリミング処理は予め決定された回数だけ実行される。反応ガスおよびエッチングガスの選定は、トリミングされるゲート電極材料の種類、必要なトリミング量、基材材料および各処理システム構成機器とガスとの適合性、ハードウェアの能力、及び環境条件に依存する。
図８は、本発明の一実施形態によるゲート電極構造をトリミングする処理ツールを示した概略図である。処理ツール８００は、例えば、日本国赤坂の東京エレクトロン株式会社のUnityMeエッチングツールとすることができる。処理ツール８００は、各基材載置チャンバ８１０，８２０と、処理システム８３０−８６０と、ロボット搬送システム８７０と、コントローラ８８０とを備えている。本発明の一実施例では、フォトレジスト層１０８、ARC層１０６、ゲート電極層１０４（例えば図１参照）、及び金属含有層１０３（例えば図３参照）のプラズマエッチングは、処理システム８４０内で行うことができる。本発明の一実施例では、反応ガスに対してゲート電極構造を暴露することによって反応層を形成する工程は、処理システム８５０にて行うことができ、また、エッチングガスに暴露することによって反応層１０４ｂを除去する工程は、処理システム８６０にて行うことができる。
反応層１０４ｂの形成および除去は、上述のように単一の処理システムで実行することができ、または、異なる複数の処理システムにて実行できる。次に続くガスへの暴露のために処理システムから排気することが困難な腐食性ガス状反応物をトリミング処理が含む際には、トリミングサイクルを実行するために複数の処理システムを用いることは有利となる。腐食性ガス状反応物を含む高いバックグランド圧力（background pressure）によって、ゲート電極層との反応が継続し、また、半導体基材を腐食させるおそれがある。
本発明の一実施例では、処理システム８３０は、ゲート電極構造の寸法を決定するための分析チャンバとして使用することができる。計測した寸法に基づいて、同一の又は他のトリミングレシピを用いてさらにトリミングサイクルを行うか、あるいは、トリミング処理を停止するかについて、決定がなされる。処理システム８３０は、例えば、米国カリフォルニア州サンタクララのティンバー・テクノロジー社（TIMBRE Technologies）の光学デジタル断面形状測定（Optical Digital Profiling: ODPTM）を用いることができる。
処理ツール８００は、コントローラ８８０によって制御される。コントローラ８８０は、各基材設置チャンバ８１０，８２０、各処理システム８３０−８６０、及びロボット搬送システム８７０に接続可能とされ、かつ情報交換可能となっている。例えば、コントローラ８８０のメモリ内に格納されたプログラムは、所望のプロセスに応じて上述の処理ツール８００の各構成機器を制御し、プロセスをモニタする機能を実行するために利用することができる。コントローラ８８０の一例としては、米国テキサス州オースチンのデル社から入手可能なデル製PRECISION WORKSTATION 610TMが挙げられる。
図９は、本発明を実行するために使用されるコンピュータシステムを示した概略図である。コンピュータシステム１２０１は、図８のコントローラとして、又は、上述した機能のいくつか又は全てを実行するために使用することができる類似のコントローラとして使用することができる。コンピュータシステム１２０１は、バス１２０２又は情報通信を行う他の通信機構と、バス１２０２に接続されて情報を処理するプロセッサ１２０３とを備えている。コンピュータシステム１２０１は、さらに、バス１２０２に接続され、情報およびプロセッサ１２０３により実行される指令を保存するための、ランダム・アクセス・メモリ（RAM）又は他の動的記憶デバイス（例えば動的RAM（DRAM），静的RAM（SRAM）、同期DRAM（SDRAM））といったメインメモリ１２０４を備えている。また、メインメモリ１２０４は、複数の一時変数や、プロセッサ１２０３による指令を実行する間の他の中間情報を記憶するために使用することができる。コンピュータシステム１２０１は、さらに、バス１２０２に接続され、静的情報およびプロセッサ１２０３のための指令を保存する、リード・オンリー・メモリ（ROM）１２０５又は他の静的記憶デバイス（例えば、プログラマブルROM（PROM）、消去可能PROM（EPROM）、電気的に消去可能なPROM（EEPROM））を備えている。
コンピュータシステム１２０１は、また、バス１２０２に接続されて、情報および各命令を保存する磁気ハードディスク１２０７およびリムーバブルメディアドライブ１２０８（例えば、フロッピー（登録商標）ディスク、読み取り専用CDドライブ、読み書き可能CDドライブ、CDジュークボックス、テープドライブ、リムーバブル磁気光学ドライブ）といった一又は複数の記憶デバイスを制御するディスクコントローラ１２０６を備えている。記憶デバイスは、適切なデバイスインターフェース（例えば、SCSI（small computer
system interface）、IDE（integrated device electronics）、エンハンスドIED（E-IDE）、DMA（direct memory access）、ウルトラDMA（ultra-DNA））を用いてコンピュータシステム１２０１に増設してもよい。
コンピュータシステム１２０１は、また、特別目的のロジックデバイス（例えば、ASIC（application
specific integrated circuits））、又は、コンフィギュラブル（configurable）ロジックデバイス（例えば、SPLD（simple programmable logic device）、CPLD（complex programmable logic device）、FPGA（field
programmable gate arrays））を備えても良い。コンピュータシステムは、さらに、テキサスインスツルメンツ社のTMS320シリーズのチップ、モトローラ社のDSP56000，DSP56100，DSP56300，DSP56600及びDSP96000シリーズのチップ、ルーセントテクノロジーズ社のDSP1600及びDSP3200シリーズ、アナログデバイス社のADSP2100及びADSP21000シリーズといった一又は二以上のデジタルシグナルプロセッサ（DSP）を備えても良い。
コンピュータシステム１２０１は、また、バス１２０２に接続され、情報をコンピュータユーザに表示するためのCRT（cathode ray
tube）といったディスプレイ１２１０を制御するディスプレイコントローラ１２０９を備えてもよい。コンピュータシステムは、コンピュータユーザとの入出力を行いプロセッサ１２０３に情報を提供するためのキーボード１２１１およびポインティングデバイス１２１２といった入力デバイスを備えている。ポインティングデバイス１２１２は、例えば、方向の情報および命令の選択をプロセッサ１２０３に対して通信するための、また、ディスプレイ１２１０上のカーソルの移動をコントロールするための、マウス、トラックボール又はポインティングスティックとすることができる。また、コンピュータシステム１２０１によって保存および／または生成されたデータのリストをプリントするプリンタを備えても良い。
コンピュータシステム１２０１は、メインメモリ１２０４といったメモリ内に含まれる一又は二以上の命令の一又は二以上のシーケンスを実行するプロセッサ１２０３に応えて、一部分または全ての本発明の処理ステップを実行する。各命令は、ハードディスク１２０７またはリムーバブルメディアドライブ１２０８といった他のコンピュータ読み込み可能な媒体からメインメモリ１２０４内に読み込まれる。メインメモリ１２０４内に含まれる各命令のシーケンスを実行するために、マルチ処理構成とされた一又は二以上のプロセッサを採用しても良い。他の実施例では、ソフトウェアの命令に代えて又はこれと共に、ハードワイヤードの回路を用いても良い。つまり、各実施例は、ハードウェア回路およびソフトウェアの特定の組合せに限定されるものではない。
上述のように、コンピュータシステム１２０１は、本発明の教示に従ってプログラムされた各命令を保持し、データ構造、テーブル、記録または本明細書中で説明された他のデータを保存するための少なくとも一つのコンピュータ読み込み可能な媒体またはメモリを備えている。コンピュータ読み込み可能な媒体としては、例えば、コンパクトディスク、ハードディスク、フロッピー（登録商標）ディスク、テープ、磁気光学ディスク、PROM（EPROM，EEPROM，フラッシュEPROM）、DRAM、SRAM、SDRAM、または他の磁気媒体、コンパクトディスク（例えばCD-ROM）又は他の光学媒体、パンチカード、紙テープ又は穴のパターンを有する他の物理的媒体、搬送波（以下に説明する）又はコンピュータが読み込み可能な他の媒体が挙げられる。
本発明は、本発明を実行するための一又は複数のデバイスを駆動し、また、コンピュータシステム１２０１がユーザ（例えばプリント製造作業者）とやりとりすることができるためのコンピュータシステム１２０１を制御するソフトウェアを備えており、いずれか一つのコンピュータ読込み可能な媒体またはこれらの組合せに保存されている。このようなソフトウェアは、限定されるものではないが、複数のデバイスドライバ、複数のオペレーティングシステム、複数の現像ツール、及び複数のアプリケーションソフトウェアを含む。このようなコンピュータ読み取り可能な媒体は、さらに、本発明を実現する際に実行される処理の全部または一部分（処理が分散されている場合）を実行するための、本発明のコンピュータプログラム製品を備えている。
本発明のコンピュータコードデバイスは、限定されるものではないが、スクリプト（scripts）、解釈可能なプログラム（interpretable
programs）、ダイナミック・リンク・ライブラリ（DLL）、JAVA（登録商標）クラス、及び完全に実行可能なプログラム（complete executable programs）を含む何らかの解釈可能な又は実行可能なコードメカニズムとすることができる。さらに、本発明を処理する各パーツは、より良い性能、信頼性、及び／又はコストのため、分散させることができる。
本明細書で用いられる“コンピュータ読み取り可能な媒体”という用語は、実行のためにプロセッサ１２０３に対して命令を提供することを備えた媒体を意味する。コンピュータ読み取り可能な媒体は、多様な形態をとるものであり、限定するものではないが、不揮発媒体、揮発媒体、及び通信媒体を含むものである。不揮発媒体としては、例えば、ハードディスク１２０７又はリムーバブルメディアドライブ１２０８のように、光学ディスク、磁気ディスク、及び磁気光学ディスクを挙げることができる。揮発媒体としては、メインメモリ１２０４のように動的メモリを挙げることができる。通信メディアとしては、バス１２０２を構成するワイヤを含む、同軸ケーブル、銅線、及び光ファイバを挙げることができる。通信媒体は、さらに、電波および赤外線データ通信の際に生成されるような音波または光波の形態をとることもできる。
コンピュータ読み取り可能な媒体の様々な形態には、実行するためのプロセッサ１２０３に対する一又は二以上の命令の一又は二以上のシーケンスを実行することを含ませることができる。例えば、各命令は、リモートコンピュータの磁気ディスク上で最初は実行させても良い。このリモートコンピュータは、本発明の全て又は一部分を遠隔的に動的メモリに組み込むための命令を読み込み、モデムを用いて電話回線を介して各命令を送信することができる。コンピュータシステム１２０１に局在したモデムは、電話回線を介してデータを受け取ることができ、また、データを赤外線信号に変換する赤外変換器を使用することができる。バス１２０２に接続された赤外線検出器は、赤外線信号によって搬送されたデータを受け取ることができ、また、バス１２０２上にデータを渡すことができる。バス１２０２はデータをメインメモリ１２０４へと送り、該メインメモリ１２０４からプロセッサ１２０３が読み出して各命令を実行する。メインメモリ１２０４によって受け取られた各命令は、プロセッサ１２０３による実行前または実行後に、保存デバイス１２０７又は１２０８上に選択的に保存される。
コンピュータシステム１２０１は、また、バス１２０２に接続された通信インターフェース１２１３を備えている。通信インターフェース１２１３は、例えばローカルエリアネットワーク（LAN）１２１５に対して、又はインターネットのような他の通信ネットワーク１２１６に対して接続されたネットワークリンク１２１４に接続された双方向データ通信を提供する。例えば、通信インターフェース１２１３は、何らかのパケット交換LANに接続されるネットワークインターフェースカードとすることができる。他の例としては、通信インターフェース１２１３は、通信回線の形式に応じてデータ通信接続を提供するための、ADSL（asymmetrical
digital subscriber line）カード、ISDN（integrated services digital network）カード、又はモデムとすることができる。また、ワイヤレスリンクを用いることもできる。このような構成により、通信インターフェース１２１３は、種々の情報を表すデジタルデータストリームを搬送する電気的、電磁気的または光学的な信号を送信しかつ受信する。
ネットワークリンク１２１４は、典型的には、他のデータデバイスに対して一又は二以上のネットワークを介してデータ通信を提供する。例えば、ネットワークリンク１２１４は、ローカルネットワーク１２１５（例えばLAN）を介して、又は、サービスプロバイダによる操作される装置を介して、他のコンピュータとの接続を提供し、通信ネットワーク１２１６を介して通信サービスを提供する。ローカルネットワーク１２１４及び通信ネットワーク１２１６は、例えば、デジタルデータストリームを搬送する電気的、電磁気的または光学的な信号、及び関連する物理層（例えばCAT5ケーブル、同軸ケーブル、光ファイバ等）を使用する。コンピュータシステム１２０１に対するデジタルデータ及びコンピュータシステム１２０１からのデジタルデータを搬送する種々のネットワークを介した信号、及び、ネットワークリンク１２１４上および通信インターフェース１２１３を介した信号は、ベースバンド信号または搬送波信号内に構成されていても良い。ベースバンド信号は、複数のデジタルデータビットのストリームの記述とされた変調されていない（unmodulated）電気パルスとしてデジタルデータを搬送する。ここで、“ビット”という用語は、シンボルを意味するものとして幅広く解釈され、各シンボルは、少なくとも一つ又は二以上の情報ビットを搬送する。また、デジタルデータは、振幅、位相および／または位相をシフトするキーとなる信号といったように、搬送波を変調するために使用することができる。このような信号は、導電性媒体を伝搬し、又は伝播媒体を介して電磁波として伝送される。したがって、デジタルデータは、“ワイヤード（wired）”通信チャンネルを介して未変調のベースバンドデータとして送信され、および／または、搬送波を変調することによりベースバンドとは異なる予め決定された周波数バンド内で送信される。コンピュータシステム１２０１は、ネットワーク１２１５，１２１６、ネットワークリンク１２１４、及び通信インターフェース１２１３を介して、プログラムコードを含むデータを伝送しかつ受信することができる。さらに、ネットワークリンク１２１４は、ＬＡＮ１２１５を介して、PDA（personal
digital assistant）、ラップトップコンピュータ、又は携帯電話といったモバイルデバイス１２１７に対する接続を提供することができる。
本発明を実施する際に本発明の種々の改良および変形が採用され得ることは理解されるところである。したがって、特許請求の範囲内で、本発明は、本明細書中で具体的に説明した以外の事項をも含むものであることは理解されるべきである。
本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態による反応層厚さを反応ガス露出時間に対して示したグラフである。 本発明の他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明のさらに他の実施形態によるゲート電極構造をトリミングする処理フローの１ステップを示した概略断面図である。 本発明の一実施形態によるゲート電極構造のトリミングを示したフローチャートである。 本発明の一実施形態によるゲート電極構造のトリミングを示したフローチャートである。 本発明の一実施形態によるゲート電極構造をトリミングする処理ツールを示した概略図である。 本発明を実行するために使用される汎用コンピュータを示した概略図である。

Claims (33)

  1. ゲート電極構造をトリミングするゲート電極トリミング方法であって、
    トリミング前の前記ゲート電極構造の最初の幅として測定される第１限界寸法を有するゲート電極構造を設置し、
    前記ゲート電極構造の限界寸法を、前記第１限界寸法から、トリミング後の前記ゲート電極構造の最終の幅として測定される第２限界寸法へ所定のトリミング量だけ減少させるトリミングレシピを選択し、
    前記ゲート電極構造との反応によって反応層を自己制限的なプロセスにて形成し、
    化学エッチングによって、前記ゲート電極構造の未反応部分から前記反応層を選択的に除去し、これにより、前記第１限界寸法よりも小さい前記第２限界寸法を有するトリミングされたゲート電極構造が、前記所定のトリミング量を実現する前記トリミングレシピを用いることによって形成され、
    前記反応層の選択的な除去は、
    前記ゲート電極構造をＨＦおよびＮＨ３ガスに晒し、熱処理を行うことにより、または
    前記ゲート電極構造をＮＦ３およびＮＨ３ガスに晒し、熱処理を行うことにより行われる、ゲート電極トリミング方法。
  2. 前記ゲート電極構造は、ゲート電極層を備えている請求項１記載のゲート電極トリミング方法。
  3. 前記ゲート電極層は、シリコン含有層および金属含有層のうち少なくとも一つを備えている請求項２記載のゲート電極トリミング方法。
  4. 前記ゲート電極層は、アモルファスシリコン、ポリシリコン又はSiGeを含むシリコン含有層を備えている請求項３記載のゲート電極トリミング方法。
  5. 前記ゲート電極層は、金属、金属窒化物または金属酸化物のうち少なくとも一つを含む金属含有層を備えている請求項３記載のゲート電極トリミング方法。
  6. 前記ゲート電極層は、TaN，TiN，TaSiN，Ru，及びRuO2のうち少なくとも一つを含む金属含有層を備えている請求項３記載のゲート電極トリミング方法。
  7. 前記ゲート電極構造は、ARC層を備えている請求項２記載のゲート電極トリミング方法。
  8. 前記ARC層は、有機ARC層または無機ARC層を備えている請求項７記載のゲート電極トリミング方法。
  9. 前記ARC層は、SiNを含む請求項７記載のゲート電極トリミング方法。
  10. 前記反応層を形成する工程は、熱処理またはプラズマ処理における反応ガスに対して前記ゲート電極構造を暴露する工程を含む請求項１記載のゲート電極トリミング方法。
  11. 前記反応ガスは、励起酸素含有ガスを含む請求項１０記載のゲート電極トリミング方法。
  12. 前記反応層を形成する工程は、湿式酸化処理に対して前記ゲート電極構造を暴露する工程を含む請求項１記載のゲート電極トリミング方法。
  13. 前記反応層を除去する工程は、エッチングガスに対して前記ゲート電極構造を暴露する工程を含む請求項１記載のゲート電極トリミング方法。
  14. 前記反応層を除去する工程は、HF（aq）に対して前記ゲート電極構造を暴露する工程を含む請求項１記載のゲート電極トリミング方法。
  15. 前記反応層を除去する工程は、HF及びNH3ガスに対して前記ゲート電極構造を暴露する工程と、その後に熱処理を行う工程とを含む請求項１記載のゲート電極トリミング方法。
  16. 前記反応層を除去する工程は、リモートプラズマ中のHF及びNH3ガスに対して前記ゲート電極構造を暴露する工程と、その後に熱処理を行う工程とを含む請求項１記載のゲート電極トリミング方法。
  17. 前記反応層を除去する工程は、湿式プロセスに対して前記ゲート電極構造を暴露する工程を含む請求項１記載のゲート電極トリミング方法。
  18. 前記反応層を除去する工程と前記ゲート電極構造を暴露する工程は、単一の処理システム内で行われる請求項１記載のゲート電極トリミング方法。
  19. 前記反応層を形成する工程および前記反応層を除去する工程は、複数の処理システム内で行われる請求項１記載のゲート電極トリミング方法。
  20. 前記第１限界寸法は、リソグラフィによる寸法とされている請求項１記載のゲート電極トリミング方法。
  21. 前記ゲート電極構造の第１限界寸法および第２限界寸法のうち少なくとも一つを計測する請求項１記載のゲート電極トリミング方法。
  22. 前記トリミングレシピを選択する工程、前記反応層を形成する工程、及び前記反応層を選択的に除去する工程のうちいずれか一つを繰り返し行う請求項１記載のゲート電極トリミング方法。
  23. トリミングされた前記ゲート電極層を、異方性エッチングのマスク層として使用する請求項2記載のゲート電極トリミング方法。
  24. 前記反応層を形成する工程は、前記ゲート電極の表面上に酸化層を形成する工程を含む請求項2記載のゲート電極トリミング方法。
  25. プロセッサ上で実行される命令のプログラムを備えたコンピュータ読み取り可能な媒体であって、
    前記プロセッサにより実行されたときに、処理ツールに対して請求項１記載の各工程を行わせるコンピュータ読み取り可能な媒体。
  26. 請求項１記載のゲート電極トリミング方法によって形成されたトリミングされたゲート電極構造を備えている半導体デバイス。
  27. トリミング前のゲート電極構造の最初の幅として測定される第１限界寸法を有する前記ゲート電極構造を備えた基材を設置しかつ取り外すように構成された基材設置チャンバと、
    処理ツール内で前記基材を搬送する搬送システムと、
    前記搬送システムから前記基材を受け取るように配置される処理システムと、
    前記処理システムと結合して、前記ゲート電極構造の限界寸法を、前記第１限界寸法から、トリミング後の前記ゲート電極構造の最終の幅として測定される第２限界寸法へ所定のトリミング量だけ減少させるトリミングレシピを選択し、かつ、前記第1限界寸法よりも小さい前記第２限界寸法を有する前記ゲート電極構造を形成するための前記トリミングレシピに従い当該処理ツールを制御するコントローラと、
    を備える処理ツールであって、
    前記トリミングレシピは、
    前記ゲート電極構造と反応ガスとの反応によって反応層を形成する工程であって、前記反応層は自己制限的に形成される、工程；及び
    化学エッチングにより前記ゲート電極構造の未反応部分から前記反応層を選択的に除去する工程；
    によって前記所定のトリミング量を実現することで、前記第1限界寸法よりも小さな前記第2限界寸法を有するトリミングされたゲート電極構造が形成され、
    前記の反応層を選択的に除去する工程は：
    前記ゲート電極構造をＨＦおよびＮＨ３ガスに晒し、熱処理を行う工程；または
    前記ゲート電極構造をＮＦ３およびＮＨ３ガスに晒し、熱処理を行う工程；
    を有する、
    処理ツール。
  28. 前記反応層を形成する際に、熱処理またはプラズマ処理における反応ガスに対して前記ゲート電極構造を暴露する請求項２７記載の処理ツール。
  29. 前記反応層を除去する際に、エッチングガスに対して前記ゲート電極構造を暴露する請求項２７記載の処理ツール。
  30. プラズマエッチングを行う処理システムを備えている請求項２７記載の処理ツール。
  31. 前記処理システムは、RIEを行うように構成されている請求項３０記載の処理ツール。
  32. 少なくとも一つの前記処理システムが湿式プロセスを行うように構成されている請求項２７記載の処理ツール。
  33. 前記ゲート電極層の前記第１限界寸法および前記第２限界寸法のうち少なくとも一つを計測する処理システムを備えている請求項２７記載の処理ツール。
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Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US20060246217A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Electroless deposition process on a silicide contact
US7514353B2 (en) * 2005-03-18 2009-04-07 Applied Materials, Inc. Contact metallization scheme using a barrier layer over a silicide layer
JP2007173527A (ja) * 2005-12-22 2007-07-05 Sony Corp 半導体装置及びその製造方法
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US8394724B2 (en) * 2006-08-31 2013-03-12 Globalfoundries Singapore Pte. Ltd. Processing with reduced line end shortening ratio
JP2008124399A (ja) * 2006-11-15 2008-05-29 Toshiba Corp 半導体装置の製造方法
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US8187486B1 (en) 2007-12-13 2012-05-29 Novellus Systems, Inc. Modulating etch selectivity and etch rate of silicon nitride thin films
JP5374039B2 (ja) * 2007-12-27 2013-12-25 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
US7981763B1 (en) 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
US8058179B1 (en) 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US9093389B2 (en) * 2013-01-16 2015-07-28 Applied Materials, Inc. Method of patterning a silicon nitride dielectric film
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
US9425041B2 (en) 2015-01-06 2016-08-23 Lam Research Corporation Isotropic atomic layer etch for silicon oxides using no activation
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
WO2017079470A1 (en) 2015-11-03 2017-05-11 Tokyo Electron Limited Method of corner rounding and trimming of nanowires by microwave plasma
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) * 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
JPWO2018230377A1 (ja) * 2017-06-14 2020-04-09 東京エレクトロン株式会社 基板処理方法
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
WO2019226341A1 (en) 2018-05-25 2019-11-28 Lam Research Corporation Thermal atomic layer etch with rapid temperature cycling
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
EP3821457A4 (en) 2018-07-09 2022-04-13 Lam Research Corporation ETCHING ATOMIC LAYER ETCHING USING ELECTRON EXCITATION
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
JP7169866B2 (ja) * 2018-12-14 2022-11-11 東京エレクトロン株式会社 基板処理方法
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61154077A (ja) * 1984-12-27 1986-07-12 Toshiba Corp Ｍｏｓｆｅｔの製造方法
US4749440A (en) * 1985-08-28 1988-06-07 Fsi Corporation Gaseous process and apparatus for removing films from substrates
EP0313683A1 (en) * 1987-10-30 1989-05-03 International Business Machines Corporation Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element
JP2981243B2 (ja) * 1988-12-27 1999-11-22 株式会社東芝 表面処理方法
JPH0330336A (ja) * 1989-06-27 1991-02-08 Fuji Electric Co Ltd Ｌｄｄ構造を備えた半導体装置の製造方法
JPH0410535A (ja) * 1990-04-27 1992-01-14 Sony Corp 残渣除去方法
JP3086719B2 (ja) * 1991-06-27 2000-09-11 株式会社東芝 表面処理方法
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
JPH06177148A (ja) * 1992-12-08 1994-06-24 Sony Corp 絶縁ゲート型電界効果トランジスタの製法
TW297142B (ja) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JPH07326626A (ja) * 1994-05-31 1995-12-12 Sony Corp 半導体装置の製造方法
JPH098042A (ja) * 1995-06-23 1997-01-10 Nippon Steel Corp 半導体装置の製造方法
US5776821A (en) * 1997-08-22 1998-07-07 Vlsi Technology, Inc. Method for forming a reduced width gate electrode
US6204130B1 (en) * 1997-08-29 2001-03-20 Advanced Micro Devices, Inc. Semiconductor device having reduced polysilicon gate electrode width and method of manufacture thereof
US6087238A (en) * 1997-12-17 2000-07-11 Advanced Micro Devices, Inc. Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof
US6759315B1 (en) * 1999-01-04 2004-07-06 International Business Machines Corporation Method for selective trimming of gate structures and apparatus formed thereby
JP2000236091A (ja) * 1999-02-16 2000-08-29 Nkk Corp ポリゲート電極の形成方法
US6287918B1 (en) * 1999-04-12 2001-09-11 Advanced Micro Devices, Inc. Process for fabricating a metal semiconductor device component by lateral oxidization
JP2000299367A (ja) * 1999-04-15 2000-10-24 Tokyo Electron Ltd 処理装置及び被処理体の搬送方法
JP3535416B2 (ja) * 1999-06-30 2004-06-07 株式会社東芝 製造プロセス制御装置、製造プロセス制御方法、製造プロセス制御プログラムを格納したコンピュータ読み取り可能な記録媒体、および半導体装置
US6794279B1 (en) * 2000-05-23 2004-09-21 Advanced Micro Devices, Inc. Passivating inorganic bottom anti-reflective coating (BARC) using rapid thermal anneal (RTA) with oxidizing gas
US6461878B1 (en) * 2000-07-12 2002-10-08 Advanced Micro Devices, Inc. Feedback control of strip time to reduce post strip critical dimension variation in a transistor gate electrode
US6372657B1 (en) * 2000-08-31 2002-04-16 Micron Technology, Inc. Method for selective etching of oxides
US6891235B1 (en) * 2000-11-15 2005-05-10 International Business Machines Corporation FET with T-shaped gate
US6541351B1 (en) * 2001-11-20 2003-04-01 International Business Machines Corporation Method for limiting divot formation in post shallow trench isolation processes

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TWI260098B (en) 2006-08-11
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